專(zhuān)利名稱：一種集成電路的制作方法及結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本申請(qǐng)是為一種集成電路的制作方法及結(jié)構(gòu)，特別是一種同時(shí)制造渠溝式元件和平面式元件的方法及所獲得的結(jié)構(gòu)。
背景技術(shù)：
功率元件金氧半場(chǎng)效電晶體(MOSFET、MOS)具有高輸入阻抗(inputimpedance)，因此特別容易受到靜電放電脈沖(ESD pulse)的損害。另外，現(xiàn)今的集成電路制程中為了可獲得具有較低起始電壓(Vt)的MOS，其柵極氧化物層(gate oxide)的厚度多需變的較薄，在這樣的需求下，只要在制程中使用15-20V左右的電壓，那么柵極氧化物層就容易受到傷害，進(jìn)而造成漏電等情形。因此，在功率元件MOS的應(yīng)用上，加上一靜電放電(ESD)防護(hù)電路是必要的。
既有的技術(shù)中，在集成電路的制作中，常是先制造功率元件MOS后，才加上一ESD防護(hù)電路。以NMOS為例，在傳統(tǒng)渠溝式雙擴(kuò)散電晶體(trench-DMOS)的制作上，首先于具有渠溝的多晶硅半導(dǎo)體材質(zhì)表面上形成氧化物層，在氧化物層形成之后，以一層具有摻雜的多晶硅層(dopedpolysilicon)填滿渠溝，接著蝕刻露出渠溝表面的多晶硅層以形成功率元件MOS的柵極。在完成MOS柵極的制造后，進(jìn)行第二次的多晶硅層沉積，即在渠溝表面沉積一層未摻雜的多晶硅并全面性植入P型離子(P+)，接下來(lái)以光阻把周邊及ESD防護(hù)電路所需要的多晶硅層保留，再進(jìn)行第二次多晶硅層的蝕刻以形成ESD防護(hù)電路所需要的多晶硅層。
請(qǐng)參考圖1，其為一具有ESD防護(hù)電路的傳統(tǒng)渠溝式雙擴(kuò)散電晶體(trench-DMOS)示意圖。多晶硅epi的半導(dǎo)體材質(zhì)上具有渠溝14，半導(dǎo)體材質(zhì)表面上是氧化物層12，氧化物層12可同時(shí)作為柵極氧化物層以及ESD保護(hù)電路的介電層，氧化物層12之上分別是渠溝式MOS15及ESD保護(hù)電路17。其中，渠溝式MOS15的柵極11及ESD保護(hù)電路17的多晶硅層13分別于第一次及第二次蝕刻后形成。上述的兩次蝕刻，以及蝕刻后在酸槽中的清洗，會(huì)使渠溝上方的角落氧化物層121容易受到離子及氫氟酸(HF)的侵蝕，造成柵極氧化物層漏電。此外，為了因應(yīng)電性需求而要將柵極氧化物層變薄時(shí)，勢(shì)必也會(huì)讓漏電情況變得更加嚴(yán)重。
由于既有的技術(shù)或知識(shí)中，是在制造功率元件MOS之后，才加上一ESD防護(hù)電路，其使用了兩次多晶硅層的沉積及蝕刻的制程，極易造成柵極氧化物層漏電，因此，本申請(qǐng)?zhí)峁┮环N同時(shí)制造渠溝式元件和平面式元件的方法及所得的結(jié)構(gòu)，其可解決漏電的問(wèn)題、降低生產(chǎn)成本以及提升良率。

發(fā)明內(nèi)容
本申請(qǐng)是為一種集成電路的制作方法及所得的結(jié)構(gòu)，用于同時(shí)制造渠溝式元件和平面式元件，其顯然的進(jìn)步包括只使用一次多晶硅層的沉積及蝕刻的制程即可同時(shí)形成渠溝式元件的柵極和平面式元件的多晶硅層，由于對(duì)于渠溝上方的柵極氧化物層只經(jīng)過(guò)一次離子蝕刻，所以本申請(qǐng)的柵極氧化物層可耐更高的電壓、并減少漏電問(wèn)題的發(fā)生，尤其在薄柵極氧化物層的產(chǎn)品應(yīng)用上，可提升耐壓。
本申請(qǐng)的內(nèi)容將敘述于實(shí)施例，包括同時(shí)制造渠溝式元件和平面式元件的方法及結(jié)構(gòu)。本申請(qǐng)是由申請(qǐng)專(zhuān)利范圍所定義。


圖1習(xí)知具有ESD防護(hù)電路的傳統(tǒng)渠溝式雙擴(kuò)散電晶體(trench-DMOS)示意圖。
圖2(a)至(e)本申請(qǐng)集成電路的制作方法的流程示意圖。
圖3根據(jù)本申請(qǐng)方法所得其中的一具有ESD防護(hù)電路的渠溝式雙擴(kuò)散電晶體(trench-DMOS)示意圖。
元件符號(hào)說(shuō)明11柵極12氧化物層121角落氧化物層
13ESD保護(hù)電路的多晶硅層 14渠溝15渠溝式MOS17ESD保護(hù)電路21渠溝式MOS的柵極22氧化物層 221角落氧化物層23多晶硅層231渠溝區(qū)域的多晶硅層233平面區(qū)域的多晶硅層23’ESD保護(hù)電路的多晶硅層24渠溝 25渠溝區(qū)域251單元區(qū)域 252柵極總線區(qū)域26平面區(qū)域31柵極 32絕緣層321角落氧化物層33’ESD保護(hù)電路的多晶硅層34半導(dǎo)體材質(zhì)的渠溝區(qū)域35渠溝式雙擴(kuò)散電晶體36半導(dǎo)體材質(zhì)的平面區(qū)域37ESD防護(hù)電路 epi多晶硅ox氧化物層SiN(Si3N4)氮化硅層PR光阻 P+P型離子N+N型離子 D漏極S源極具體實(shí)施方式
為了有效改善既有技術(shù)中使用兩次多晶硅層的沉積及蝕刻的制程，以及此既有制程所易造成的柵極氧化物層漏電問(wèn)題，本申請(qǐng)?zhí)岢鲆环N新穎的集成電路制作方法及結(jié)構(gòu)來(lái)解決上述問(wèn)題。
根據(jù)本申請(qǐng)的一實(shí)施例，本申請(qǐng)集成電路的制作方法是可以圖2(a)至(e)所示的流程作說(shuō)明。
請(qǐng)參考圖2(a)，多晶硅epi的半導(dǎo)體材質(zhì)上具有渠溝24，半導(dǎo)體材質(zhì)表面上是氧化物層22，氧化物層22上沉積未摻雜的多晶硅層23，此多晶硅層23區(qū)分為渠溝區(qū)域25的多晶硅層231及平面區(qū)域26的多晶硅層233，其中渠溝區(qū)域25又進(jìn)一步區(qū)分成單元區(qū)域251(cell area)與柵極總線區(qū)域252(gate bus area)，柵極總線區(qū)域252的渠溝功用在于，其渠溝可將單元區(qū)域251渠溝中的多晶硅拉出集中至柵極襯墊(gate pad)處。本申請(qǐng)的流程圖是為一橫切剖面示意圖，因而會(huì)隨著不同的橫切位置存有不同的差異，例如，本申請(qǐng)可由另一橫切剖面位置，僅示出單元區(qū)域251的渠溝。
同樣參考本申請(qǐng)圖2(a)，首先于多晶硅層23植入P型離子(P+)，并藉由加溫多晶硅層23的表面，形成氧化物層ox。進(jìn)一步地，在氧化物層ox之上沉積氮化硅層SiN(Si3N4)，并在氮化硅層SiN上形成一光阻PR。此光阻PR覆蓋至柵極總線區(qū)域252的渠溝開(kāi)口近一半處，目的在于防止多晶硅蝕刻時(shí)微渠溝效應(yīng)(micro trenching effect)的產(chǎn)生。此效應(yīng)即是在光阻完成顯影之后，對(duì)多晶硅層進(jìn)行離子蝕刻時(shí)，于光阻覆蓋及光阻未覆蓋的界面處會(huì)有垂直往下及由側(cè)壁反彈的離子，這些離子會(huì)對(duì)界面下方的柵極氧化物層產(chǎn)生不預(yù)期的過(guò)度蝕刻，進(jìn)而傷及柵極氧化物層。
請(qǐng)接著參考圖2(b)，在光阻PR形成后，進(jìn)行氮化硅層的蝕刻以去掉未被光阻PR保護(hù)的氮化硅層SiN。此氮化硅層蝕刻，停止于氧化物層ox，目的在形成一掩膜層M。此掩膜層M是由未被蝕刻的氮化硅層SiN及平面區(qū)域26的氧化物層ox所組成，并且用以保留平面區(qū)域26的多晶硅層233。圖2(b)中，未被掩膜層M覆蓋的渠溝區(qū)域25的多晶硅層231的表面是被植入摻質(zhì)。
根據(jù)本實(shí)施例，植入摻質(zhì)的方式為離子植入，此摻質(zhì)子為N型離子(N+)，例如磷離子。盡管本實(shí)施例以NMOS作為說(shuō)明，本實(shí)施方式也同樣適用于其他功率元件MOS的制作。
植入摻質(zhì)之后，將光阻PR移除，藉由高溫?cái)U(kuò)散方式將N型離子均勻驅(qū)入渠溝區(qū)域25的多晶硅層231。至此，如圖2(c)所示，渠溝區(qū)域25的多晶硅層231已呈現(xiàn)具有N型的多晶硅層，換言之，多晶硅層231的電性已由P型轉(zhuǎn)成N型。
為了同時(shí)獲得渠溝式MOS的柵極以及ESD防護(hù)電路的多晶硅層，本申請(qǐng)利用前述形成的掩膜層M作為硬式罩幕，進(jìn)行多晶硅干式蝕刻，其結(jié)果如圖2(d)所示，該掩膜層M保留了ESD防護(hù)電路所需要的多晶硅層23’。此外，由于本制程僅需進(jìn)行一次的多晶硅層蝕刻，因此，角落氧化物層221不會(huì)一再地被侵蝕、損失，因而容易維持均勻的厚度。
接著，將掩膜層M移除，則渠溝式MOS的柵極21以及ESD保護(hù)電路的多晶硅層23’便分別形成。如圖2(e)所示，形成的渠溝式MOS的柵極21為N型多晶硅，而形成的ESD保護(hù)電路的多晶硅層23’則為P型多晶硅，而當(dāng)然此ESD防護(hù)電路的多晶硅層23’可依所需要的ESD防護(hù)電路需求，進(jìn)一步定義其P型多晶硅層中的N型區(qū)域，例如定義成NPN或NPNPN等的多晶硅層。另外，由于掩膜層M是由氮化硅層及氧化物層組成，因此可分別利用磷酸及氫氟酸將之移除。
根據(jù)上述圖2(a)至(e)的流程示意圖，依順序可實(shí)行本申請(qǐng)的方法，并據(jù)以獲得一結(jié)構(gòu)。請(qǐng)參考圖3，其是根據(jù)本申請(qǐng)方法所得其中之一具有ESD防護(hù)電路的渠溝式雙擴(kuò)散電晶體(trench-DMOS)示意圖。
本申請(qǐng)的集成電路制作方法及結(jié)構(gòu)是以NMOS為例作說(shuō)明，然而，本申請(qǐng)的方法及結(jié)構(gòu)也同樣適用于PMOS及CMOS的制程。
請(qǐng)參考圖3的結(jié)構(gòu)，本申請(qǐng)的集成電路結(jié)構(gòu)具有半導(dǎo)體材質(zhì)的多晶硅epi，該半導(dǎo)體材質(zhì)具有渠溝區(qū)域34及平面區(qū)域36，半導(dǎo)體材質(zhì)的表面覆蓋以絕緣層32。渠溝區(qū)域34的絕緣層上為渠溝式雙擴(kuò)散電晶體35，其具有源極S、漏極D及柵極31。平面區(qū)域36的絕緣層上為ESD防護(hù)電路37，其中ESD保護(hù)電路的多晶硅層23’定義成NPN的多晶硅層。其中，絕緣層32具有一均勻的厚度，且其位于渠溝區(qū)域34的絕緣層可作為渠溝式雙擴(kuò)散電晶體35的柵極氧化物層，而位于該平面區(qū)域36的絕緣層32可作為ESD防護(hù)電路37的介電層。
根據(jù)本申請(qǐng)方法所得的上述結(jié)構(gòu)，同樣參考圖3，因其具有厚度均勻的絕緣層32、來(lái)源相同的渠溝式雙擴(kuò)散電晶體的柵極31以及ESD保護(hù)電路的多晶硅層33’，使得本申請(qǐng)的方法具有顯然的進(jìn)步。該柵極31及多晶硅層33’是來(lái)自同一多晶硅層的一次沉積及一次蝕刻，可大為簡(jiǎn)化功率元件的制程、降低生產(chǎn)成本。也因?yàn)榻^緣層32只經(jīng)過(guò)一次蝕刻，特別是在渠溝上方的角落絕緣層321可維持均勻厚度，當(dāng)其作為柵極氧化物層時(shí)，可以有效解決漏電的問(wèn)題，提升功率元件的合格率。
綜上所述，使用本申請(qǐng)的集成電路制作方法及結(jié)構(gòu)，可同時(shí)制造渠溝式元件和平面式元件，具體改善了使用兩次多晶硅層的沉積及蝕刻的制程，也因?yàn)榍仙戏降慕锹浣^緣層只經(jīng)過(guò)一次蝕刻，所以可以減少柵極氧化物層漏電的問(wèn)題，并提升功率元件的合格率。因此，本申請(qǐng)具有突出的技術(shù)特征及顯然的進(jìn)步，且因達(dá)成發(fā)展本申請(qǐng)的目的，而具有產(chǎn)業(yè)利用價(jià)值。
本申請(qǐng)實(shí)施例所敘述的方法或結(jié)構(gòu)僅是舉例，而不應(yīng)限制本申請(qǐng)的發(fā)明思想，本申請(qǐng)得由熟悉本技藝的人士任施匠思而為諸般修飾，然皆不脫如附的權(quán)利要求所欲保護(hù)者。
權(quán)利要求
1.一種集成電路的制作方法，其是包括(a)在一具有渠溝的半導(dǎo)體材質(zhì)上形成一第一氧化物層；(b)形成一多晶硅層于該第一氧化物層之上，其中該多晶硅層區(qū)分為一渠溝區(qū)域的多晶硅層及一平面區(qū)域的多晶硅層；以及(c)蝕刻部分該多晶硅層，以同時(shí)形成一渠溝式元件的一柵極及一平面式元件的一多晶硅層。
2.如權(quán)利要求1所述的方法，其中(c)蝕刻部分該多晶硅層之前，更包括植入一第一摻質(zhì)于該渠溝區(qū)域的多晶硅層；以及利用一掩膜層覆蓋該平面區(qū)域的多晶硅層。
3.如權(quán)利要求2所述的方法，其中(c)蝕刻部分該多晶硅層之后，更包括移除該掩膜層；以及定義該平面式元件的該多晶硅層。
4.如權(quán)利要求2所述的方法，其中是利用一離子植入的方式植入該第一摻質(zhì)，而該離子植入的方式是藉由高溫?cái)U(kuò)散來(lái)趨入。
5.如權(quán)利要求2或3所述的方法，其中該掩膜層包含一第二氧化物層及一氮化硅層。
6.如權(quán)利要求1所述的方法，其中該第一氧化物層具有一均勻的厚度。
7.如權(quán)利要求1所述的方法，其中該多晶硅層具有第二摻質(zhì)。
8.如權(quán)利要求1所述的方法，其中該渠溝式元件為一渠溝式雙擴(kuò)散電晶體(DMOS)；及/或該平面式元件為一靜電放電(ESD)防護(hù)電路。
9.一種根據(jù)權(quán)利要求1的制作方法所得的集成電路結(jié)構(gòu)，其是包括一半導(dǎo)體材質(zhì)，其具有一渠溝區(qū)域及一平面區(qū)域；一絕緣層覆蓋于該半導(dǎo)體材質(zhì)之上；一渠溝式元件，設(shè)置于該渠溝區(qū)域的絕緣層上；以及一平面式元件，設(shè)置于該平面區(qū)域的絕緣層上。
10.如權(quán)利要求9所述的結(jié)構(gòu)，其中該絕緣層具有一均勻的厚度；位于該渠溝區(qū)域的絕緣層可作為該渠溝式元件的一柵極氧化物層；及/或位于該平面區(qū)域的絕緣層可作為該平面式元件的一介電層。
全文摘要
本申請(qǐng)是為一種集成電路的制作方法及結(jié)構(gòu)，其使用一次多晶硅層的沉積及蝕刻即可同時(shí)形成渠溝式元件的柵極及平面式元件的多晶硅層。本申請(qǐng)的方法及結(jié)構(gòu)克服了柵極氧化物層漏電的問(wèn)題，并且有效提升耐壓、降低生產(chǎn)成本及提升良率。本申請(qǐng)于功率元件的技術(shù)領(lǐng)域中具有突出的技術(shù)特征。
文檔編號(hào)H01L27/02GK1753165SQ20041008264
公開(kāi)日2006年3月29日 申請(qǐng)日期2004年9月22日 優(yōu)先權(quán)日2004年9月22日
發(fā)明者謝興煌, 張建平, 曾茂松, 袁天民 申請(qǐng)人:臺(tái)灣茂矽電子股份有限公司