專利名稱：高能esd結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及集成電路保護結(jié)構(gòu)，尤其涉及一種用于保護集成電路不受極端ESD條件的靜電釋放(ESD)結(jié)構(gòu)以及一種制造方法。
背景技術(shù)：
ESD是集成電路(IC)制造和使用方面一個已知的且有記載的問題。當來自靜電的大電壓脈沖施加到集成電路的I/O墊上時，ESD發(fā)生。ESD電壓尖脈沖可能引起對絕緣層和導電互連以及集成半導體器件的損壞，這可能導致短路和/或斷路故障和過熱。另外，這種尖脈沖可能損壞結(jié)區(qū)域，導致交叉擴散和熔化。
ESD保護已經(jīng)形成為某些高頻應(yīng)用例如射頻(RF)，數(shù)字和混合信號集成電路中的主要設(shè)計挑戰(zhàn)。對于所有IC應(yīng)用，較高故障電壓和用于將ESD結(jié)構(gòu)布置在IC上的較小可用面積是ESD性能指標的驅(qū)動要素。另外，ESD負載經(jīng)常支配寄生電容，這在較高工作頻率時變成重要問題。ESD器件相關(guān)寄生電容減慢信號，引起大的反射，并限制芯片至芯片的信號帶寬。結(jié)果，信號的有效部分可能通過ESD電路而丟失，這使得它們成為高速操作的主要障礙。
一些行業(yè)，例如汽車、計算和個人通信行業(yè)，現(xiàn)在需要高達20kV的ESD測試和檢定，這對ESD結(jié)構(gòu)提出更高的要求和應(yīng)力。特別地，這種應(yīng)力在將凸起結(jié)構(gòu)并入I/O墊上的IC技術(shù)中是麻煩的，其中這種應(yīng)用可能導致器件退化或故障。
因此，需要可以承受≥15kV空氣和接觸放電事件，并且具有機械魯棒性和長期可靠性的ESD結(jié)構(gòu)和方法。另外，這種結(jié)構(gòu)和方法容易集成到典型IC工藝流程，以便特別是對于高頻應(yīng)用具有減小的寄生效應(yīng)，并且占用最小空間將是有利的。


圖1是根據(jù)本發(fā)明的ESD結(jié)構(gòu)的頂視圖；圖2是沿著參考線2-2而獲得的圖1的ESD結(jié)構(gòu)的放大橫截面視圖；以及圖3-8說明形成根據(jù)本發(fā)明的ESD結(jié)構(gòu)的優(yōu)選工藝流程。
為了容易理解，附圖中的單元不一定按照比例繪制，并且貫穿各個圖，在適當?shù)那闆r下，使用相同的元素編號。另外，說明書和權(quán)利要求書中的術(shù)語第一、第二、第三等，如果存在的話，用于區(qū)分元素而不一定用于描述順序或時間次序。應(yīng)當理解，如此使用的術(shù)語在適當環(huán)境下可互換并且這里描述的本發(fā)明的實施方案能夠以這里描述或說明的其它順序操作。
具體實施例方式
一般地，本發(fā)明提供一種用于保護集成電路器件不受極端電壓放電事件(也就是，≥15kV空氣和接觸放電事件)的環(huán)形、環(huán)紋、環(huán)狀、同心環(huán)、同心圓、圓形或類似環(huán)狀的ESD結(jié)構(gòu)。ESD器件包括與浮動隱埋層耦連在一起的隱埋表面下的背對背二極管。兩個二極管之間的絕緣區(qū)域使得兩個二極管之間的任何電流注入或SCR作用達到最小。根據(jù)本發(fā)明的ESD器件表現(xiàn)出低導通電阻，皮安培漏泄電流電平，改進的熱能耗散，減小的I/O凸起應(yīng)力敏感度，以及低輸入電容。而且，描述一種制造該ESD結(jié)構(gòu)的方法。
可以通過參考圖1-8以及下面附圖的詳細描述更好地理解本發(fā)明。附圖中所示的優(yōu)選實施方案是適合于集成到雙極型集成電路流程中的ESD結(jié)構(gòu)。這并不打算限制，并且根據(jù)本發(fā)明的ESD結(jié)構(gòu)可以合并到CMOS或BICMOS集成電流工藝流程中。
圖1顯示根據(jù)本發(fā)明的環(huán)形、環(huán)紋、圓形、同心環(huán)或同心圓ESD結(jié)構(gòu)或器件10的放大頂視圖，其形成在半導體區(qū)域或外延層27上或作為其一部分。為了容易理解，鈍化和導電層已經(jīng)從圖1的結(jié)構(gòu)10中移除，但是在圖2中顯示。結(jié)構(gòu)10包括外側(cè)絕緣環(huán)或區(qū)域11，外側(cè)或第一絕緣或擴散區(qū)域或環(huán)或溝槽隔離區(qū)域14，第一區(qū)域或環(huán)16，第二絕緣或擴散區(qū)域或環(huán)形溝槽隔離區(qū)域17，第二區(qū)域或環(huán)19，以及內(nèi)側(cè)或第三絕緣或圓形擴散或摻雜區(qū)域或溝槽隔離區(qū)域21。與隱埋區(qū)域26(圖2中所示)一起，第一和第二區(qū)域構(gòu)成根據(jù)本發(fā)明的背對背二極管結(jié)構(gòu)。
在所示的實施方案中，外側(cè)絕緣環(huán)11以及第一和第二二極管區(qū)域16和19構(gòu)成第一導電型(例如p型)。第一、第二和第三區(qū)域14，17和21構(gòu)成第二導電型(例如n型)，當這些區(qū)域由擴散絕緣區(qū)域組成時。區(qū)域14，16，17，19和21的導電型可以反轉(zhuǎn)。第一，第二和第三區(qū)域14，17和21備選地包括電介質(zhì)填充溝槽并且使用常規(guī)溝槽隔離技術(shù)形成。結(jié)構(gòu)10構(gòu)成同心環(huán)和/或圓形以使得ESD性能達到最大并且使得與凸起的I/O墊相關(guān)的機械應(yīng)力達到最小。
根據(jù)本發(fā)明，區(qū)域17用來減小、限制或消除第一和第二區(qū)域16和19之間的SCR作用或電流注入，這增加結(jié)構(gòu)10的魯棒性。優(yōu)選地，深區(qū)域17摻雜使得在它形成之后，它具有大約1.0×1018原子/立方厘米的表面摻雜濃度。更優(yōu)地，表面摻雜濃度大于大約4.0×1018原子/立方厘米。這產(chǎn)生在使得操作期間電流注入或SCR作用達到最小方面優(yōu)選的摻雜分布。
第一導電型的高摻區(qū)域或接觸區(qū)域或環(huán)166以及第二導電型的高摻區(qū)域或接觸區(qū)域或環(huán)167在第一區(qū)域16中形成。另外，第一導電型的高摻區(qū)域或接觸區(qū)域或環(huán)196以及第二導電型的高摻或接觸區(qū)域或環(huán)197在第二區(qū)域19中形成。更多或更少的接觸區(qū)域可以使用。更多的接觸區(qū)域與更寬的二極管區(qū)域一起使用，用于更高能量(電壓)ESD需求。這里所示的優(yōu)選實施方案適合于大于20kV的需求或檢定。在備選實施方案中，區(qū)域166，167，196和/或197是不連續(xù)區(qū)域以便考慮到尤其是路由選擇。
圖2顯示沿著圖1中所示參考線2-2獲得的結(jié)構(gòu)10的放大部分橫截面視圖。結(jié)構(gòu)10在半導體襯底、晶片或區(qū)域23上、內(nèi)或作為其一部分而形成。襯底23包括例如具有大約3.0×1015原子/立方厘米摻雜濃度的摻硼襯底。浮動或隱埋層或區(qū)域26在襯底23的一部分上形成，并且外延層27在襯底23和隱埋區(qū)域26上形成。在所示實施方案中，隱埋區(qū)域26包括具有優(yōu)選地大約4.0×1019～8×1019原子/立方厘米峰值摻雜濃度的高摻n型層，尤其使得電阻達到最小。優(yōu)選地，隱埋區(qū)域26包括圓形或環(huán)形。
隱埋區(qū)域26優(yōu)選地包括摻砷層。作為選擇，隱埋區(qū)域26包括摻磷或銻層。外延層27優(yōu)選地包括具有大約1.0×1016～5.0×1016原子/立方厘米摻雜濃度以及大約0.5～1.1微米或更大厚度的摻砷層。作為選擇，層27包括摻磷或銻層。隱埋區(qū)域26和外延層27使用常規(guī)處理技術(shù)形成。
如圖2中所示，第一、第二和第三深區(qū)域14，17和21優(yōu)選地延伸通過外延層27以接觸或耦連到隱埋區(qū)域26。作為選擇，區(qū)域14，17和21延伸得足夠遠以至于使得相鄰區(qū)域或器件之間的任何SCR作用或電流注入達到最小。而且，第一和第二區(qū)域16和19延伸通過外延層27以接觸隱埋層26而形成二極管結(jié)區(qū)域，或p/n結(jié)或n/p結(jié)。外側(cè)絕緣環(huán)11所示為擴散p型絕緣區(qū)域，其例如通過在生長外延層27之前使用常規(guī)遮蔽和摻雜技術(shù)在襯底23的一部分中選擇性地形成p型向上區(qū)域來形成。例如，大約1.0×1013～4.0×1013原子/平方厘米的硼注入用來形成該向上區(qū)域。在外延層27生長之后，另外的p型摻雜物使用常規(guī)遮蔽和摻雜技術(shù)擴散以完成外側(cè)絕緣環(huán)11。作為選擇，外側(cè)絕緣環(huán)11包括溝槽隔離，電介質(zhì)隔離，及其組合等。
場隔離區(qū)域32在外延層27上選擇性地形成，保持暴露部分在第一和第二區(qū)域16和19上，或者第一和第二區(qū)域16和19隨后通過其形成。場隔離區(qū)域32包括電介質(zhì)材料例如氧化硅，并且使用例如硅的局部氧化(LOCOS)技術(shù)或其變體，或者淺槽來形成。優(yōu)選地，場隔離區(qū)域32具有大約7,000～10,000埃的厚度。雖然第一和第二區(qū)域16和19的邊緣顯示在場隔離區(qū)域32下，邊緣可以在由場隔離區(qū)域32確定的有效區(qū)域內(nèi)側(cè)或內(nèi)部終止。在該備選實施方案中，邊緣隨后使用介電層(例如下面描述的ILD 71)鈍化。
接觸區(qū)域166和167在第一區(qū)域16中形成，并且接觸區(qū)域196和197在第二區(qū)域19中形成。例如，接觸區(qū)域166和196包括使用硼離子注入和常規(guī)遮蔽技術(shù)形成的高摻p型區(qū)域。接觸區(qū)域167和197包括使用砷或磷離子注入和常規(guī)遮蔽技術(shù)形成的高摻n型區(qū)域。作為選擇，如下面將更詳細說明的，接觸區(qū)域166和196使用p型多晶半導體層作為擴散源而形成，而接觸區(qū)域167和197使用n型多晶半導體層作為擴散源而形成。
在適合于大于20kV ESD保護的優(yōu)選實施方案中，第二區(qū)域19優(yōu)選地包括三環(huán)p型接觸區(qū)域196，n型接觸環(huán)197介于一對p型接觸區(qū)域196之間。另外，第一區(qū)域16優(yōu)選地包括兩環(huán)p型接觸區(qū)域166，n型接觸環(huán)167介于其間。更多或更少的接觸區(qū)域可以使用。
另外，優(yōu)選地，這些區(qū)域與隱埋層26的分界面(也就是結(jié))處第一和第二區(qū)域16和19的面積基本上相等。而且優(yōu)選地，對于大于20kV的ESD器件，第一和第二區(qū)域16和19的面積每個應(yīng)當大約為20,000平方微米。對于大于15kV的ESD器件，面積優(yōu)選地大約為15,000平方微米。該關(guān)系同樣對于其它電壓可按比例伸縮。也就是，如果X對應(yīng)于以伏特為單位的期望ESD指標，那么第一區(qū)域16和第二區(qū)域19在與隱埋層26的分界面處具有基本上等于X平面微米的面積。
例如，p型接觸區(qū)域166和196使用大約1.0×1015到大約5.0×1015原子/平方厘米范圍內(nèi)的硼注入劑量而形成，并且n型接觸區(qū)域167和197使用大約1.0×1016到大約2.0×1016原子/平方厘米范圍內(nèi)的砷注入劑量而形成。優(yōu)選地，接觸區(qū)域166，196，167和197的面積被選擇，使得當一個結(jié)在正向偏壓下而另一個結(jié)在雪崩中時，接觸區(qū)域支持近似相等數(shù)目的載流子(也就是空穴和電子)。這提供尤其較低的導通電阻，因為輸送電流因分別區(qū)域167和197的存在而維持在區(qū)域16和19中。更特別地，區(qū)域167和197維持或啟動結(jié)構(gòu)10中的少數(shù)載流子輸送電流。沒有這種區(qū)域，少數(shù)載流子電流將變成復(fù)合電流，這將減慢結(jié)構(gòu)10。因為雪崩條件產(chǎn)生相等數(shù)目的空穴和電子，區(qū)域166，167，196和197的摻雜濃度和面積(也就是電阻)在正或負ESD觸發(fā)事件期間支持基本上相等數(shù)目的載流子是重要的。
另外，器件10的ESD觸發(fā)電壓是一個二極管的雪崩電壓加上取決于觸發(fā)事件是正還是負的另一個二極管的VBE。因為雪崩溫度系數(shù)是正的而VBE溫度系數(shù)是負的，ESD觸發(fā)電壓隨著溫度的變化被補償，這為器件10提供增強的溫度補償或穩(wěn)定性。而且，因為觸發(fā)電壓由雪崩和VBE電壓確定，結(jié)構(gòu)10較不易受加工偏差影響，因此與其它ESD結(jié)構(gòu)相比較更穩(wěn)定。
在優(yōu)選實施方案中，區(qū)域166和196的外圍或擴散面積是區(qū)域167和197的外圍面積的大約兩倍。也就是，166/167和196/197的外圍面積比優(yōu)選地大約為2∶1以便為結(jié)構(gòu)10提供更優(yōu)化的電流能力。換句話說，區(qū)域167和197的電阻大約為區(qū)域166和196的電阻的兩倍。
結(jié)構(gòu)10還包括介電層或?qū)娱g介電(ILD)層71，其包括例如氧化物、氮化物或其組合。在優(yōu)選實施方案中，介電層71包括覆蓋在大約500～700埃厚的氧化硅層上的大約300～600埃厚的氮化硅層。常規(guī)光刻技術(shù)用來對ILD層71形成圖案以在第一和第二區(qū)域16和19上形成接觸開口。第一接觸結(jié)構(gòu)41在襯底23上面或上方形成，并且通過接觸區(qū)域166和167耦連到第一區(qū)域16。第二接觸結(jié)構(gòu)43在襯底23上面或上方形成，并且通過區(qū)域196和197耦連到第二區(qū)域19。
在雙極型集成電路流程中，第一和第二接觸結(jié)構(gòu)41和43包括例如位于接觸區(qū)域166和196之上、與其相鄰或覆蓋在其上具有第一導電型的第一多晶半導體(例如多晶硅)層72，以及位于接觸區(qū)域167和197之上、與其相鄰或覆蓋在其上具有第二導電型的第二多晶半導體層(例如多晶硅)76?？蛇x的介電隔板74分開多晶硅層72和76。優(yōu)選地，接觸結(jié)構(gòu)41和43包括另外的導電層，其將在下面更詳細地描述。接觸結(jié)構(gòu)41將接觸區(qū)域166和167短接在一起，而接觸結(jié)構(gòu)43將接觸區(qū)域196和197短接在一起以在器件10的表面有效地短接由接觸區(qū)域形成的pn結(jié)。垂直雙極型晶體管由區(qū)域167，16和26形成。晶體管區(qū)域167和16由接觸結(jié)構(gòu)41通過區(qū)域166短接。類似地，垂直雙極型晶體管由區(qū)域197，19和26形成。晶體管區(qū)域197和19由接觸結(jié)構(gòu)43通過區(qū)域196短接。該特征尤其提供與減少的少數(shù)載流子存儲相關(guān)的減小的寄生電容。另外，該特征能夠在操作期間獲得更理想的雪崩特性。
圖3-8說明結(jié)構(gòu)10的放大橫截面視圖，以顯示形成多晶層72和76以及接觸區(qū)域196和197的優(yōu)選步驟。為了簡化僅第二區(qū)域19顯示。使用類似的步驟在第一區(qū)域16中形成接觸區(qū)域166和167。圖3顯示第二區(qū)域19在層27中形成以及ILD層71形成之后的結(jié)構(gòu)10。開口771使用常規(guī)光刻和刻蝕技術(shù)在ILD層71中形成。
接下來，多晶半導體層72沉積在ILD 71和開口771上。例如，層72包括大約3,000～4,000埃厚的多晶硅層。層72或者在沉積期間摻雜p型，或者無摻雜而隨后使用例如離子注入或沉積技術(shù)摻雜。例如，使用大約1.0×1015～4.0×1015原子/平方厘米的注入劑量的硼注入是足夠的。
此后，如圖4中所示，層72形成圖案，并且第二ILD層77形成或沉積在層72以及ILD層71的部分上。例如，ILD層77包括氧化物、氮化物或其組合。優(yōu)選地，ILD層77包括第一層氮化硅，繼之以第二層氧化硅。大約250～500埃的氮化硅層繼之以大約6,000～7,000埃的氧化硅層是足夠的。
圖5顯示進一步處理之后的結(jié)構(gòu)10。特別地，光刻和刻蝕步驟用來在ILD層77和層72上形成開口777。接下來，常規(guī)介電隔板處理用來沿著層72的側(cè)壁區(qū)域形成介電隔板74。隔板74優(yōu)選地包括氧化硅，并且用來電絕緣層72的端部。第二多晶半導體層76然后在結(jié)構(gòu)10上和開口777內(nèi)形成，如圖6中所示。優(yōu)選地，層76包括多晶硅，并且大約2,500～4,000埃厚。層76或者在沉積期間摻雜n型，或者無摻雜而隨后使用例如離子注入或沉積技術(shù)摻雜。例如，使用大約1.0×1016～2.0×1016原子/平方厘米的注入劑量的砷注入(等)是足夠的。
接下來，結(jié)構(gòu)10暴露于升高的溫度以形成接觸區(qū)域196和197，如圖7中所示。例如，結(jié)構(gòu)10暴露于大約1,000～1,100攝氏度長達大約20～50秒。在高溫處理期間，層72中的p型摻雜物和層76中的n型摻雜物擴散到二極管區(qū)域19中以形成p型區(qū)域196和n型區(qū)域197。層76然后平面化或回蝕，并且ILD層77使用常規(guī)光刻和刻蝕技術(shù)刻蝕以提供結(jié)構(gòu)10，如圖8中所示。
現(xiàn)在返回參考圖2，第一金屬或?qū)щ妼?1然后在結(jié)構(gòu)10上形成。第一導電層81包括例如硅化鉑等。在一種實施方案中，鉑沉積在結(jié)構(gòu)10上，然后在氮環(huán)境中退火以形成硅化鉑，其中第一導電層81與多晶半導體層72和76接觸。第二金屬或?qū)щ妼?3然后沉積在第一導電層81上。第二導電層83包括例如鈦層，繼之以氮化鈦阻擋層，繼之以鋁銅合金層等。層83和81然后都使用常規(guī)技術(shù)形成圖案。一旦形成圖案，包括層72，76，81和84部分的接觸結(jié)構(gòu)41形成。
接下來，第三ILD層86在結(jié)構(gòu)10上形成。ILD層86包括例如使用四乙基原硅酸鹽(TEOS)源沉積的氧化硅，并且具有大約15,000～20,000埃的厚度。開口或通孔然后在第二區(qū)域19上ILD層86中形成以提供到那里的接觸開口。第三金屬或接觸層91然后在結(jié)構(gòu)10上形成并且形成圖案以完成接觸結(jié)構(gòu)43，其包括層72，76，81，84和91的部分。第三接觸層91包括例如鋁銅合金層，并且具有大約14,000～16,000埃的厚度?？蛇x的最后鈍化層(沒有顯示)沉積在結(jié)構(gòu)10上并且優(yōu)選地包括摻雜氧化物(例如PSG)，氮化物或其組合。開口然后在最后鈍化層中形成，并且另外的導電層或結(jié)構(gòu)(例如凸起)形成。在IEC 4級接觸放電下，結(jié)構(gòu)10顯示大于25,000伏特的能力。
在操作期間，根據(jù)本發(fā)明的結(jié)構(gòu)10提供最小的寄生效應(yīng)。更具體地說，器件10吸收非常少的電流，并且與現(xiàn)有技術(shù)ESD結(jié)構(gòu)相比較具有最小的電容效應(yīng)。而且，結(jié)構(gòu)10對于正和負ESD事件而保護。對于正ESD觸發(fā)事件，相對于接觸結(jié)構(gòu)41正電壓施加到接觸結(jié)構(gòu)43。由區(qū)域19和26形成的二極管被正向偏壓；但是，沒有電流流動直到由區(qū)域16和26形成的二極管雪崩。一旦雪崩發(fā)生，相等數(shù)目的空穴和電子在區(qū)域16和26的結(jié)處產(chǎn)生。空穴經(jīng)由區(qū)域166流出結(jié)構(gòu)10。電子流過隱埋層26以提供由區(qū)域19和26形成的二極管的正向偏壓電流，并且主要通過區(qū)域197流出結(jié)構(gòu)10。
在負ESD觸發(fā)事件下，相對于接觸結(jié)構(gòu)41負電壓施加到接觸結(jié)構(gòu)43。由區(qū)域16和26形成的二極管被正向偏壓；但是，沒有電流流動直到由區(qū)域19和26形成的二極管雪崩。一旦雪崩發(fā)生，相等數(shù)目的空穴和電子在區(qū)域19和26的結(jié)處產(chǎn)生?？昭ń?jīng)由區(qū)域196流出結(jié)構(gòu)10。電子流過隱埋層26以提供由區(qū)域16和26形成的二極管的正向偏壓電流，并且主要通過區(qū)域167流出結(jié)構(gòu)10。
結(jié)構(gòu)10的另一個優(yōu)點在于雪崩區(qū)域(也就是由區(qū)域16和26或者區(qū)域19和26確定的區(qū)域)隱埋在半導體區(qū)域內(nèi)(也就是區(qū)域23和27內(nèi))，并且遠離漏泄電流可能產(chǎn)生的外表面。這使得操作期間的電壓漂移達到最小并且提供更穩(wěn)定的器件。
總之，結(jié)構(gòu)10包括用于極端ESD事件的環(huán)形、環(huán)紋、同心圓和/或環(huán)的ESD器件，其包括隱埋表面下的背對背二極管結(jié)構(gòu)。隱埋表面下的結(jié)構(gòu)消除或減小擊穿電壓漂移并且提供低導通電阻以更好地保護ESD敏感電路。改變第一和第二區(qū)域16和19的摻雜分布方便地控制結(jié)構(gòu)10的雪崩擊穿電壓。例如，離子注入劑量或沉積濃度改變以修改第一和第二區(qū)域16和19的摻雜分布。而且，環(huán)形結(jié)構(gòu)對流過區(qū)域26的電流提供減小的串聯(lián)電阻。
結(jié)構(gòu)10包括浮動隱埋區(qū)域26和絕緣區(qū)域17以使得任何SCR作用達到最小。而且，隱埋區(qū)域26和外側(cè)絕緣環(huán)14提供改進的外界器件絕緣。另外，浮動隱埋區(qū)域26和內(nèi)側(cè)絕緣區(qū)域21提供改進的電流鎮(zhèn)流和電勢均衡，這尤其使得熱點形成達到最小。另外，器件10的圓形/環(huán)形結(jié)構(gòu)提供最優(yōu)的電場分布和電流整形。圓形/環(huán)形結(jié)構(gòu)也占用較少空間并且考慮到機械應(yīng)力的均勻分布以提高凸起I/O墊的可靠性。此外，結(jié)構(gòu)10因第一和第二區(qū)域16和19的串聯(lián)而具有低輸入電容。而且，背對背二極管結(jié)構(gòu)提供擊穿或ESD觸發(fā)電壓的溫度補償或者在寬溫度范圍內(nèi)的穩(wěn)定性。
因此顯然，根據(jù)本發(fā)明，已經(jīng)提供一種用于極端ESD條件的ESD結(jié)構(gòu)。另外，用于形成該ESD結(jié)構(gòu)的優(yōu)選方法已經(jīng)提供。
雖然本發(fā)明已經(jīng)參考其具體實施方案描述和說明，本發(fā)明并不打算局限于這些說明性實施方案。例如，接觸區(qū)域166，167，196和197可以由直接離子注入或沉積到第一和第二區(qū)域16和19中而形成。另外，絕緣區(qū)域14，17和21可以包括擴散絕緣、溝槽隔離及其組合等。而且，場絕緣區(qū)域32可以在形成絕緣區(qū)域14，17和21之前形成。在這種實施方案中，開口使用常規(guī)技術(shù)在場絕緣區(qū)域32中形成。絕緣區(qū)域14，17和21然后通過開口形成。在這種實施方案中，ILD層71在絕緣區(qū)域14，17和21上提供鈍化。本領(lǐng)域技術(shù)人員將認識到，可以進行修改和變化而不背離本發(fā)明的本質(zhì)。因此，本發(fā)明打算包括落入附加權(quán)利要求范圍內(nèi)的所有這種變化和修改。
權(quán)利要求
1.一種半導體ESD結(jié)構(gòu)，包括具有第一導電型的半導體襯底，其包括具有第二導電型和第一摻雜濃度的第一區(qū)域；在第一區(qū)域中形成、具有第二導電型的隱埋區(qū)域；在第一區(qū)域中形成并接觸隱埋層、具有第一導電型的第二區(qū)域；在第一區(qū)域中形成并接觸隱埋層、具有第一導電型的第三區(qū)域；在第二和第三區(qū)域之間的第一區(qū)域中形成的第一絕緣區(qū)域；在第二區(qū)域中形成的第一對相反摻雜區(qū)域；以及在第三區(qū)域中形成的第二對相反摻雜區(qū)域。
2.根據(jù)權(quán)利要求1的結(jié)構(gòu)，其中第二和第三區(qū)域以及第一絕緣區(qū)域在第一區(qū)域中形成同心環(huán)。
3.根據(jù)權(quán)利要求1的結(jié)構(gòu)，其中第一絕緣區(qū)域包括具有大于第一摻雜濃度的第二摻雜濃度的擴散區(qū)域。
4.根據(jù)權(quán)利要求3的結(jié)構(gòu)，其中第一絕緣區(qū)域具有大于大約1.0×1018原子/立方厘米的表面摻雜濃度。
5.根據(jù)權(quán)利要求1的結(jié)構(gòu)，其中第一對相反摻雜區(qū)域和第二對相反摻雜區(qū)域中的一個短接在一起以提供減小電容的器件。
6.一種半導體器件，包括具有第一導電型的第一環(huán)形區(qū)域，其在具有第二導電型的一層半導體材料中形成并且具有第一摻雜濃度；在該層半導體材料中形成的具有第一導電型的第二環(huán)形區(qū)域；具有第二導電型的第一摻雜區(qū)域，其位于該層半導體材料中并且耦連到第一和第二環(huán)形區(qū)域；以及包括第一和第二環(huán)形區(qū)域之間的絕緣區(qū)域的第三環(huán)形區(qū)域。
7.根據(jù)權(quán)利要求6的器件，其中第三環(huán)形接觸第一摻雜區(qū)域。
8.一種形成半導體器件的方法，包括如下步驟在具有第二導電型的一層半導體材料中形成具有第一導電型的第一環(huán)形區(qū)域并且具有第一摻雜濃度；在該層半導體材料中形成具有第一導電型的第二環(huán)形區(qū)域；形成具有第二導電型的第一摻雜區(qū)域，其位于該層半導體材料中并且耦連到第一和第二環(huán)形區(qū)域；以及在第一和第二環(huán)形區(qū)域之間形成具有第二導電型的第三環(huán)形區(qū)域，其中第三環(huán)形區(qū)域具有大于第一摻雜濃度的第二摻雜濃度。
9.根據(jù)權(quán)利要求8的方法，其中形成第三環(huán)形的步驟包括形成耦連到第一摻雜區(qū)域的第三環(huán)形。
10.根據(jù)權(quán)利要求8的方法，還包括步驟在第一環(huán)形區(qū)域中形成具有第一導電型的第二摻雜區(qū)域；在第一環(huán)形區(qū)域中形成具有第二導電型的第三摻雜區(qū)域；在第二環(huán)形區(qū)域中形成具有第一導電型的第四摻雜區(qū)域；以及在第二環(huán)形區(qū)域中形成具有第二導電型的第五摻雜區(qū)域。
全文摘要
一種同心環(huán)ESD結(jié)構(gòu)(10)包括在一層半導體材料(27)中形成的第一p型區(qū)域(16)和第二p型區(qū)域(19)。兩個p型區(qū)域(16，19)使用浮動n型隱埋層(26)耦連在一起。第一和第二p型區(qū)域(16，19)與浮動n型隱埋層(26)一起形成背對背二極管結(jié)構(gòu)。一對短接的n型(167，197)和p型(166，196)接觸區(qū)域在第一和第二區(qū)域(16，19)的每個中形成。絕緣區(qū)域(17，32)在第一和第二p型區(qū)域(16，19)之間形成。
文檔編號H01L27/02GK1894794SQ200480037827
公開日2007年1月10日 申請日期2004年11月26日 優(yōu)先權(quán)日2004年1月2日
發(fā)明者彼得·J.·贊德貝爾, 迪安·M.·陶 申請人:半導體元件工業(yè)有限責任公司