專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有溝槽MIS(Metal-Insulator-Semiconductor)柵極結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
一直以來，在半導(dǎo)體基板中形成溝槽(trench)并在此溝槽內(nèi)埋入柵電極而形成的溝槽柵極結(jié)構(gòu)，被應(yīng)用于IGBT(Insulated Gate BipolarTransistor)或MISFET(Field Effect Transistor)等半導(dǎo)體裝置中，特別是在電力用等用途中，該結(jié)構(gòu)是非常有益的結(jié)構(gòu)。例如具有溝槽柵極結(jié)構(gòu)的IGBT，同時具有MISFET的高輸入阻抗特性和雙極晶體管的低飽和電壓特性，被廣泛地應(yīng)用于無停電電源裝置和各種電動機驅(qū)動裝置等中。
圖8表示特許文獻1中所公開的具有以往溝槽MOS柵極結(jié)構(gòu)的半導(dǎo)體裝置的立體圖。如圖所示，以往的半導(dǎo)體裝置備有在硅基板上形成的N型基層101、在N型基層101上設(shè)置的P型基層102、在P型基層102內(nèi)選擇性地形成的N型源區(qū)域103、在溝槽T的內(nèi)壁面上形成的柵極絕緣膜104、被埋入在溝槽T內(nèi)的柵電極105、在溝槽T內(nèi)的柵電極105上形成的絕緣膜106、在絕緣膜106的上方設(shè)置的發(fā)射極107、在N型基層101的下面設(shè)置的P型集電層108、與P型集電層108接觸的集電極109。此外，在溝槽T側(cè)壁的溝道(channel)部中形成有P型溝道層112。
這樣獲得的具有溝槽MIS柵極結(jié)構(gòu)的半導(dǎo)體裝置(MISFET)，能夠降低通態(tài)電阻并可實現(xiàn)高集成化。特開2003-17699(摘要)但是，如果伴隨著半導(dǎo)體集成電路裝置微細化的發(fā)展而柵極長度變小，則為使溝道長度變小而需要設(shè)法降低阱(well)注入的低加速電壓，并且為抑制擴散長度而需要設(shè)法降低阱注入時的劑量。此外，為抑制沖擊離子(impaction)化現(xiàn)象和降低外加在溝槽底部的柵極絕緣膜上的電場強度，需要進一步降低阱注入時的劑量。其結(jié)果，在具有以往的溝槽柵極結(jié)構(gòu)的半導(dǎo)體裝置中會產(chǎn)生如果降低穿通耐壓則閥電壓Vt的控制范圍縮小的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供具有以下溝槽柵極結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法，其中，溝槽柵極結(jié)構(gòu)的特征是，在不產(chǎn)生沖擊離子化現(xiàn)象并且不必提高施加在溝槽底部的柵極絕緣膜上的電場強度的條件下，可提高元件的穿通耐壓、并使閥電壓的控制范圍擴大。
本發(fā)明的半導(dǎo)體裝置是以這樣的半導(dǎo)體裝置作為前提，即，該半導(dǎo)體裝置在基板的背面區(qū)域形成第1導(dǎo)電型的第1半導(dǎo)體區(qū)域、在基板內(nèi)的第1半導(dǎo)體區(qū)域的上方形成第2導(dǎo)電型的第2半導(dǎo)體區(qū)域、在基板內(nèi)的第2半導(dǎo)體區(qū)域上形成第1導(dǎo)電型的第3半導(dǎo)體區(qū)域，同時形成通過第2和第3半導(dǎo)體區(qū)域而到達第1半導(dǎo)體區(qū)域的溝槽，在溝槽內(nèi)形成了柵極絕緣膜和柵電極。此外，在溝槽側(cè)方的電流流動的第2半導(dǎo)體區(qū)域和第3半導(dǎo)體區(qū)域之間，設(shè)置了含有的第2導(dǎo)電型雜質(zhì)的峰值濃度比第2半導(dǎo)體區(qū)域更高的口袋(pocket)區(qū)域。
由此，電流流動區(qū)域的雜質(zhì)峰值濃度以針尖狀(pin point)增大，電流流動區(qū)域的勢壘變高，即使在第1半導(dǎo)體區(qū)域和第3半導(dǎo)體區(qū)域之間施加高電壓的情況下，也難以產(chǎn)生穿通，從而可以提高穿通耐壓。此外，由于能夠根據(jù)口袋區(qū)域的峰值濃度來控制閥電壓，因此能夠擴大閥電壓的控制范圍的自由度。此外，口袋區(qū)域由于不影響第2、3半導(dǎo)體區(qū)域之間的PN結(jié)部的雜質(zhì)分布，因此其對PN結(jié)部耗盡層的擴散沒有影響。因此，可以提供在不產(chǎn)生沖擊離子化現(xiàn)象并且不必提高施加在溝槽底部的柵極絕緣膜上的電場強度的條件下，能提高元件的穿通耐壓、擴大閥電壓的控制范圍的半導(dǎo)體裝置。
優(yōu)選在溝槽內(nèi)還備有覆蓋柵電極的絕緣膜。
通過口袋區(qū)域僅形成在離溝槽的壁面近的區(qū)域，僅在離溝槽的壁面近的部分存在第2導(dǎo)電型雜質(zhì)的峰值濃度部。
通過口袋區(qū)域形成在第2、第3半導(dǎo)體區(qū)域之間的整體區(qū)域上，可獲得第2導(dǎo)電型雜質(zhì)均勻地分布在與主面平行的方向上的結(jié)構(gòu)。
本發(fā)明的半導(dǎo)體裝置的制造方法如下對從背面?zhèn)纫来涡纬闪说?導(dǎo)電型的第1半導(dǎo)體區(qū)域和第2導(dǎo)電型的第2半導(dǎo)體區(qū)域的半導(dǎo)體基板選擇性地挖掘，而形成溝槽，在溝槽內(nèi)形成柵極絕緣膜和柵電極之后，采用離子注入法，在第2半導(dǎo)體區(qū)域的上部形成第1導(dǎo)電型的第3半導(dǎo)體區(qū)域，并且在第2半導(dǎo)體區(qū)域和上述第3半導(dǎo)體區(qū)域之間形成峰值濃度高于第2半導(dǎo)體區(qū)域的口袋區(qū)域。
根據(jù)該方法，可以容易地制造出如上述那樣的可提高穿通耐壓、并可擴大閥電壓的控制范圍的半導(dǎo)體裝置。
口袋區(qū)域可以利用從溝槽的側(cè)面傾斜地注入離子的方法而僅在離溝槽的側(cè)面近的區(qū)域形成，也可以利用向基板整體注入離子而在第2、第3半導(dǎo)體區(qū)域之間的整體區(qū)域上形成。
此外，優(yōu)選還包括在溝槽內(nèi)的柵電極上方埋入絕緣膜的工序。
在使用傾斜離子注入法的情況下，離子注入方向相對于與基板面垂直的方向的傾斜角度優(yōu)選在7°～45°范圍，并優(yōu)選進行2、4或8步驟的離子注入。
根據(jù)本發(fā)明的半導(dǎo)體裝置或其制造方法，可以提供可提高穿通耐壓、可擴大閥電壓的控制范圍的半導(dǎo)體裝置。


圖1(a)、(b)是表示實施方式1的具有溝槽柵極結(jié)構(gòu)的半導(dǎo)體裝置結(jié)構(gòu)的立體圖，以及表示沿著I-I線所示的斷面的雜質(zhì)濃度分布的圖。
圖2是表示硅基板S內(nèi)的沿著溝槽側(cè)壁的深度方向上的即圖1(a)的II-II線所示斷面上的雜質(zhì)濃度分布的圖。
圖3(a)～(c)是表示實施方式1的半導(dǎo)體裝置制造工序的前半部分的斷面圖。
圖4(a)～(c)是表示實施方式1的半導(dǎo)體裝置制造工序的后半部分的斷面圖。
圖5(a)～(c)是僅表示實施方式2的半導(dǎo)體裝置制造工序的后半部分的斷面圖。
圖6(a)、(b)是表示本發(fā)明實施方式2的具有溝槽柵極結(jié)構(gòu)的半導(dǎo)體裝置的結(jié)構(gòu)的立體圖，以及沿著VI-VI線所示斷面的雜質(zhì)濃度分布的圖。
圖7是表示硅基板S內(nèi)的沿著溝槽側(cè)壁的深度方向上的即在圖6(a)的VII-VII線所示斷面上的雜質(zhì)濃度分布。
圖8是表示具有以往的溝槽MIS柵極結(jié)構(gòu)的半導(dǎo)體裝置的結(jié)構(gòu)的立體圖。
圖中1-低濃度P型漏區(qū)域(EPI)，2-高濃度P型漏區(qū)域，3-N型基板區(qū)域，4-柵極絕緣膜，5-柵電極，6-N型口袋區(qū)域，6B-N型口袋區(qū)域，7-埋入絕緣膜，8-高濃度P型源區(qū)域，9-高濃度N型基板區(qū)域，10-硅化物區(qū)域，11-掩模氧化膜，T-溝槽，S-硅基板。
具體實施例方式
下面，參照

本發(fā)明的各實施方式的半導(dǎo)體裝置及其制造方法。此外，在以下所示的各實施方式中，作為一例將例舉具有縱型溝槽柵極結(jié)構(gòu)的MISFET，但本發(fā)明可以適用于具有縱型溝槽IGBT、縱型溝槽MISFET、橫型溝槽MISFET等溝槽MIS柵極結(jié)構(gòu)的所有半導(dǎo)體裝置中。并且，在以下的說明中，作為一例，將第1導(dǎo)電型設(shè)為P型，將第2導(dǎo)電型設(shè)為N型，但也可以是第1導(dǎo)電型為N型、第2導(dǎo)電型為P型。
(實施方式1)—半導(dǎo)體裝置的制造—圖1(a)、(b)是表示實施方式1的具有溝槽柵極結(jié)構(gòu)的半導(dǎo)體裝置結(jié)構(gòu)的立體圖，以及表示沿著I-I線所示的斷面的雜質(zhì)濃度分布的圖。此外，在圖1(a)中，為容易看見結(jié)構(gòu)而省略了對圖4(c)所示硅化物層10的表示。
如圖1(a)所示，本實施方式的半導(dǎo)體裝置備有在硅基板S形成的高濃度P型漏區(qū)域2、設(shè)置在高濃度P型漏區(qū)域2上的低濃度P型漏區(qū)域(EPI)1、在低濃度漏區(qū)域1的上方形成的高濃度P型源區(qū)域8、在高濃度P型源區(qū)域8和低濃度P型漏區(qū)域(EPI)1之間形成的N型基板區(qū)域3。此外，選擇性地形成有用于形成柵電極的溝槽T，在溝槽T內(nèi)部形成有柵極絕緣膜4和柵電極5。此外，在該柵電極5上堵塞溝槽T而形成埋入絕緣膜7。此外，在硅基板S的表面區(qū)域中在除溝槽T和高濃度P型源區(qū)域8以外的區(qū)域中，形成有高濃度N型基板區(qū)域9。此外，雖在圖1(a)中未圖示，但如圖4(c)所示，在高濃度P型源區(qū)域8的表面上形成有由硅化物膜形成的源電極10。
在本實施方式中，在沿著溝槽T的側(cè)壁的區(qū)域中，在N型基板區(qū)域3和高濃度P型源區(qū)域8之間形成有N型口袋區(qū)域6。即，本實施方式的半導(dǎo)體裝置與圖8中所示的以往的溝槽柵極結(jié)構(gòu)半導(dǎo)體裝置不同，其特征之一是具有N型口袋區(qū)域6。
圖1(b)表示硅基板S內(nèi)的在與溝槽深度方向垂直的方向上通過N型口袋區(qū)域6和高濃度P型源區(qū)域8的斷面上的雜質(zhì)分布。如圖1(b)所示，N型口袋區(qū)域6的雜質(zhì)濃度的峰值部接近柵極絕緣膜4。
圖2是表示硅基板S內(nèi)的在沿著溝槽側(cè)壁的深度方向上的即圖1(a)的II-II線所示斷面上的雜質(zhì)濃度分布的圖。圖2的橫軸表示從圖1(a)中的硅基板S的上面沿著溝槽T的側(cè)壁向下方深入的深度，縱軸表示雜質(zhì)濃度。此外，在圖2中，Ps表示高濃度P型源區(qū)域8的P型雜質(zhì)濃度分布，Nsub表示N型基板區(qū)域3的N型雜質(zhì)濃度分布，Pd表示低濃度P型漏區(qū)域(EPI)1的P型雜質(zhì)濃度分布。即，對于P型雜質(zhì)的濃度和N型雜質(zhì)的濃度共同來說，越靠近圖2的上方濃度越高。此外，圖2的N型基板區(qū)域3中的虛線表示本實施方式的N型口袋區(qū)域6的N型雜質(zhì)濃度分布，點線表示沒有形成N型口袋區(qū)域6時的N型基板區(qū)域3中的N型雜質(zhì)濃度分布。即，圖2的點線部分在圖8所示的以往半導(dǎo)體裝置中相當于P型溝道區(qū)域112中的P型雜質(zhì)濃度分布。
從圖2可知，相對于圖8所示的具有以往的溝槽柵極結(jié)構(gòu)的半導(dǎo)體裝置，本實施方式的半導(dǎo)體裝置通過形成有N型口袋區(qū)域6，使與N型基板區(qū)域3的溝道區(qū)域相當?shù)牟糠值碾s質(zhì)峰值濃度以針尖狀增大。
因此，根據(jù)本實施方式的半導(dǎo)體裝置，通過形成N型口袋區(qū)域6，如圖2所示，在源·漏極之間的溝道區(qū)域的勢壘增大，即使對漏極外加高電壓的情況下，也難以發(fā)生穿通，可提高穿通耐壓。
此外，可以根據(jù)圖2的虛線所示的N型口袋區(qū)域6的峰值濃度來控制閥電壓Vt，因此可擴大閥電壓Vt的控制范圍的自由度。
另外，N型口袋區(qū)域6不影響低濃度漏區(qū)域1-N型基板區(qū)域3之間PN結(jié)部的雜質(zhì)分布，因此，對低濃度漏區(qū)域1-N型基板區(qū)域3之間PN結(jié)部的耗盡層的擴展沒有影響。
因此，根據(jù)本實施方式的具有溝槽結(jié)構(gòu)的半導(dǎo)體裝置，在不產(chǎn)生沖擊離子化現(xiàn)象且不必提高外加在溝槽底部的柵極絕緣膜4上的電場強度的條件下，可提高MISFET的穿通耐壓，可擴大閥電壓的控制范圍，也可實現(xiàn)二極管的微細化。
—制造工序—圖3(a)～(c)是表示實施方式1的半導(dǎo)體裝置制造工序的前半部分的斷面圖。圖4(a)～(c)是表示實施方式1的半導(dǎo)體裝置制造工序的后半部分的斷面圖。
首先，在圖3(a)所示的工序中，形成含有濃度為約3×1019cm-3的P型雜質(zhì)的高濃度P型漏區(qū)域2(厚度100nm)和含有濃度為約3×1016cm-3的P型雜質(zhì)的低濃度P型漏區(qū)域1(厚度5nm)之后，利用離子注入法，在注入能量600keV、劑量1.5×1013cm-2條件下，在低濃度P型漏區(qū)域1的上部離子注入N型雜質(zhì)，形成深度為1μm的N型基板區(qū)域3。然后，形成溝槽部開口用的掩模氧化膜11，接著利用干蝕刻法，形成貫通N型基板區(qū)域3而到達P型漏區(qū)域1的1.3μm深度部位的溝槽T(寬度250nm)。
然后在圖3(b)所示的工序中，為了平滑化溝槽T的壁面，在溝槽T的壁面上形成犧牲氧化膜之后，通過濕蝕刻除去犧牲氧化膜。之后，根據(jù)熱氧化法，在溝槽T的壁面上形成厚度30nm的柵極絕緣膜4。
接著，在圖3(c)所示的工序中，在基板上沉積成為柵電極5的厚度400nm的聚硅膜(未圖示)之后，向聚硅膜注入P型雜質(zhì)離子。之后深蝕刻(etch back)聚硅膜，從而在除溝槽T的上部以外的部分埋入聚硅膜，形成柵電極5。此時，從硅基板的上面至柵電極5的上面的高低差優(yōu)選在約200～500nm的范圍。
接著，在圖4(a)所示的工序中，形成溝槽T的上方開口的由硅氧化膜等構(gòu)成的注入掩模11之后，利用硅基板和柵電極5的高低差，按照從溝槽T的側(cè)壁通過柵極絕緣膜4而進入硅基板S的內(nèi)部、且穿透柵電極5的上部和柵極絕緣膜4而進入硅基板S內(nèi)部的方式，從傾斜方向注入N型雜質(zhì)(砷或磷)的離子，形成N型口袋區(qū)域6。此時，離子注入方向相對于與基板面垂直的方向的傾斜角度優(yōu)選在7°～45°的范圍。此外，為了避免形成不對稱的雜質(zhì)分布，優(yōu)選2步或4步或8步注入。在磷的情況下，優(yōu)選進行注入能量為400keV、劑量為2×1013cm-2、注入角為20°的4旋轉(zhuǎn)注入。該工序可以在以下圖4(b)所示的工序之后進行，但在本實施方式中需要在形成絕緣膜7之前進行。
接著，在圖4(b)所示的工序中，沉積BPSG膜之后，進行熱處理(850℃)，使BPSG回流(reflow)。之后，深蝕刻BPSG膜，在溝槽T內(nèi)的柵電極5上形成埋入絕緣膜7，將其作為蓋。然后，雖未在圖4(b)的斷面中表示出，但使用光刻膠掩模，并根據(jù)離子注入法選擇性地形成圖1(a)中所示的高濃度N型基板區(qū)域9。
之后，在圖4(c)所示的工序中，使用覆蓋高濃度N型基板區(qū)域9的光刻膠掩模，在注入能量為60keV、劑量為4×1015cm-2的條件下，注入硼離子，選擇性地形成高濃度P型源區(qū)域8。此外，覆蓋高濃度P型源區(qū)域8和高濃度N型基板區(qū)域9而形成硅化物區(qū)域10(在圖1(a)中未圖示)。
雖然省略了對之后工序的圖示，但使用公知技術(shù)在基板上形成層間絕緣膜、連接插頭(contact plug)、與連接插頭連接的配線。
根據(jù)本實施方式的制造工序，在圖4(a)所示的工序中，利用溝槽T壁部的臺階差，從傾斜方向進行離子注入，從而可僅在極其有限的范圍內(nèi)形成N型口袋區(qū)域6。因此，可以提供穿通耐壓提高、閥電壓Vt的控制范圍擴大、適合于微細化的半導(dǎo)體裝置的制造方法。
(實施方式2)—半導(dǎo)體裝置的結(jié)構(gòu)—圖6(a)、(b)是表示本發(fā)明實施方式2的具有溝槽柵極結(jié)構(gòu)的半導(dǎo)體裝置的結(jié)構(gòu)的立體圖，以及沿著VI-VI線所示斷面的雜質(zhì)濃度分布的圖。此外，在圖6(a)中為容易看見結(jié)構(gòu)，省略了對圖5(c)所示的硅化物層10的表示。本實施方式的半導(dǎo)體裝置的結(jié)構(gòu)，除了N型口袋區(qū)域6，結(jié)構(gòu)基本上與實施方式1(參照圖1(a))相同，因此對具有相同結(jié)構(gòu)的部分省略了說明。
如圖6(a)所示，本實施方式的半導(dǎo)體裝置，在N型基板區(qū)域3和高濃度P型源區(qū)域8之間的整體區(qū)域形成有N型口袋區(qū)域6B。即，在本實施方式的半導(dǎo)體裝置中，與圖1(a)所示的實施方式1的半導(dǎo)體裝置不同，其特征之一是具有在基板主面平行延伸的平板狀N型口袋區(qū)域6B。
圖6(b)表示硅基板S內(nèi)的從與溝槽深度方向垂直的方向通過N型口袋區(qū)域6B的斷面上的雜質(zhì)分布。如圖6(b)所示，在本實施方式中N型口袋區(qū)域6B的雜質(zhì)濃度實質(zhì)上恒定。
圖7是表示硅基板S內(nèi)的沿著溝槽側(cè)壁的深度方向上的即在圖6(a)的VII-VII線所示斷面上的雜質(zhì)濃度分布。圖7的橫軸表示從圖6(a)中的硅基板S的上面沿著溝槽T的側(cè)壁向下方深入的深度，縱軸表示雜質(zhì)濃度。此外，在圖7中，Ps表示高濃度P型源區(qū)域8的P型雜質(zhì)濃度分布，Nsub表示N型基板區(qū)域3的N型雜質(zhì)濃度分布，Pd表示低濃度P型漏區(qū)域(EPI)1的P型雜質(zhì)濃度分布。即，P型雜質(zhì)濃度和N型雜質(zhì)濃度，均越向圖7的上方濃度越高。此外，圖7的N型基板區(qū)域3中的虛線表示本實施方式的N型口袋區(qū)域6B的N型雜質(zhì)濃度分布，點線表示沒有形成N型口袋區(qū)域6B時的N型基板區(qū)域3中N型雜質(zhì)濃度分布。即，圖7的點線部分在圖8所示的以往的半導(dǎo)體裝置中相當于P型溝道區(qū)域112中的P型雜質(zhì)濃度分布。
由圖7可知，相對于圖8所示的以往的具有溝槽柵極結(jié)構(gòu)的半導(dǎo)體裝置，本實施方式的半導(dǎo)體裝置，通過形成有N型口袋區(qū)域6B，使相當于N型基板區(qū)域3的溝道區(qū)域的部分的雜質(zhì)峰值濃度以針尖狀增大。
因此，根據(jù)本實施方式的半導(dǎo)體裝置，通過形成N型口袋區(qū)域6B，如圖7所示，源·漏之間的溝道區(qū)域的勢壘變高，即使對溝槽施加高電壓的情況下，也難以發(fā)生穿通，可以提高穿通耐壓。
此外，由于能夠根據(jù)圖7的虛線所示的N型口袋區(qū)域6B的峰值濃度來控制閥電壓Vt，因此可以擴大閥電壓Vt的控制范圍的自由度。
此外，N型口袋區(qū)域6B由于不影響低濃度漏區(qū)域1-N型基板區(qū)域3之間的PN結(jié)部的雜質(zhì)分布，因此對低濃度漏區(qū)域1-N型基板區(qū)域3之間的PN結(jié)部的耗盡層的擴散沒有影響。
因此，根據(jù)本實施方式的具有溝槽結(jié)構(gòu)的半導(dǎo)體裝置，與實施方式1同樣，不會產(chǎn)生沖擊離子化現(xiàn)象并且不必提高施加在溝槽底部的柵極絕緣膜4上的電場強度，并且可提高MISFET的穿通耐壓、可擴大閥電壓的控制范圍，并可實現(xiàn)二極管的微細化。
—制造工序—圖5(a)～(c)是僅表示實施方式2的半導(dǎo)體裝置的制造工序的后半部分的斷面圖。在本實施方式中，制造工序的前半部分與實施方式1的圖3(a)～(c)中所示的相同，因此省略了圖示和說明。
在圖5(a)所示的工序中，沉積BPSG膜之后，進行熱處理(850℃)，將BPSG回流。之后，深蝕刻BPSG膜，在溝槽T內(nèi)的柵電極5上形成埋入絕緣膜7以作為蓋。
之后，在圖5(b)所示的工序中，向硅基板S的幾乎全面從近似垂直的方向注入N型雜質(zhì)(砷或磷)的離子，使離子進入硅基板的內(nèi)部，而形成N型口袋區(qū)域6B。此時，離子注入方向相對于與基板面垂直的方向的傾斜角度優(yōu)選在5°以下的范圍。在磷的情況下，優(yōu)選注入能量為400keV、劑量為8×1013cm-2、注入角為0°。此外，該工序可以在以下所示的圖5(c)所示的工序之后進行。
然后，雖未在圖5(b)的斷面中表示出，但使用光刻膠掩模，根據(jù)離子注入法選擇性地形成圖6(a)中所示的高濃度N型基板區(qū)域9。
然后，在圖5(c)所示的工序中，使用覆蓋高濃度N型基板區(qū)域9的光刻膠掩模，在注入能量為60keV、劑量為4×1015cm-2的條件下，注入硼離子，選擇性地形成高濃度P型源區(qū)域8。此外，以覆蓋高濃度P型源區(qū)域8和高濃度N型基板區(qū)域9的方式形成硅化物區(qū)域10(在圖6(a)中未圖示)。
雖然省略了對之后工序的圖示，但可以使用公知技術(shù)，在基板上形成層間絕緣膜、連接插頭、與連接插頭連接的配線。
根據(jù)本實施方式的制造工序，通過在高濃度P型源區(qū)域8的形成前后實施N型口袋區(qū)域6B的形成，可以不必進行用于將成為埋入絕緣膜7的BPSG膜回流的熱處理，因此與實施方式1相比可以抑制由N型口袋區(qū)域6B的擴散導(dǎo)致的擴寬。從而，能夠以更急劇地方式形成N型口袋區(qū)域6B的峰值。因此，可以提供穿通耐壓提高、閥電壓Vt的控制范圍擴大、適合于微細化的半導(dǎo)體裝置的制造方法。
在上述實施方式1和實施方式2中說明了將本發(fā)明適用于P溝道型MISFET的結(jié)構(gòu)的例子，但本發(fā)明也可以適用于N溝道型MISFET中，還可以適用于IGBT中。
本發(fā)明的半導(dǎo)體裝置特別是可以作為在電力等用途中所使用的具有高耐壓溝槽MIS柵極結(jié)構(gòu)的MISFET、IGBT等的半導(dǎo)體裝置而利用。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括半導(dǎo)體基板、在所述半導(dǎo)體基板的背面區(qū)域形成的包含第1導(dǎo)電型雜質(zhì)的第1半導(dǎo)體區(qū)域、形成于所述半導(dǎo)體基板基板內(nèi)的所述第1半導(dǎo)體區(qū)域的上方且包含第2導(dǎo)電型雜質(zhì)的第2半導(dǎo)體區(qū)域、在所述半導(dǎo)體基板內(nèi)的所述第2半導(dǎo)體區(qū)域之上形成并包含第1導(dǎo)電型雜質(zhì)的第3半導(dǎo)體區(qū)域、通過所述第2和第3半導(dǎo)體區(qū)域而到達所述第1半導(dǎo)體區(qū)域的溝槽、沿著所述溝槽的壁面所形成的柵極絕緣膜、在所述柵極絕緣膜上，于所述溝槽內(nèi)形成的柵電極、在所述溝槽側(cè)方，于第2半導(dǎo)體區(qū)域和第3半導(dǎo)體區(qū)域之間形成、并含有比所述第2半導(dǎo)體區(qū)域更高峰值濃度的第2導(dǎo)電型雜質(zhì)的口袋區(qū)域。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中所述柵電極在除所述溝槽上部以外的部分形成，且還備有覆蓋所述溝槽上部的絕緣膜。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中所述口袋區(qū)域僅在離所述溝槽的壁面近的區(qū)域形成。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中所述口袋區(qū)域在所述第2半導(dǎo)體區(qū)域和第3半導(dǎo)體區(qū)域之間的整體區(qū)域形成。
5.一種半導(dǎo)體裝置的制造方法，包括在半導(dǎo)體基板的背面區(qū)域形成含有第1導(dǎo)電型雜質(zhì)的第1半導(dǎo)體區(qū)域的工序(a)；在所述半導(dǎo)體基板內(nèi)的所述第1半導(dǎo)體區(qū)域的上方形成含有第2導(dǎo)電型雜質(zhì)的第2半導(dǎo)體區(qū)域的工序(b)；將所述半導(dǎo)體基板選擇性地挖掘，而形成貫通所述第2半導(dǎo)體區(qū)域到達所述第1半導(dǎo)體區(qū)域的溝槽的工序(c)；沿著所述溝槽的壁面形成柵極絕緣膜的工序(d)；在所述溝槽內(nèi)埋入導(dǎo)體膜，而在所述柵極絕緣膜上形成柵電極的工序(e)；向所述第2半導(dǎo)體區(qū)域的上部導(dǎo)入第1導(dǎo)電型雜質(zhì)，形成第3半導(dǎo)體區(qū)域的工序(f)；在所述工序(e)之后并且在所述工序(f)之前或之后，通過第2導(dǎo)電型雜質(zhì)的離子注入，在所述第2半導(dǎo)體區(qū)域和所述第3半導(dǎo)體區(qū)域之間形成峰值濃度比所述第2半導(dǎo)體區(qū)域更高的口袋區(qū)域的工序(g)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其中在所述工序(e)中，在除所述溝槽上部以外的部分形成所述柵電極，在所述工序(g)中，在形成覆蓋所述半導(dǎo)體基板中除溝槽以外的區(qū)域的注入掩模之后，從相對垂直于半導(dǎo)體基板主面的方向傾斜的方向，離子注入第2導(dǎo)電型雜質(zhì)，從而僅在離所述溝槽的壁面近的區(qū)域形成所述口袋區(qū)域。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其中在所述工序(g)之后且在所述工序(f)之前或之后，還包括在所述溝槽內(nèi)的所述柵電極上方埋入絕緣膜的工序。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其中在所述工序(g)中，離子注入方向相對于與基板面垂直的方向的傾斜角度在7°～45°范圍。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其中在所述工序(g)中，進行2、4、8步驟的離子注入。
10.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其中在所述工序(e)中，在除所述溝槽上部以外的部分形成所述柵電極，在所述工序(f)和所述工序(g)之前或之后，或者在所述工序(f)和所述工序(g)之間，還包括在所述溝槽內(nèi)的所述柵電極上方埋入絕緣膜的工序，在所述工序(g)中，通過向所述半導(dǎo)體基板整體進行第2導(dǎo)電型雜質(zhì)的離子注入，在所述第2半導(dǎo)體區(qū)域和第3半導(dǎo)體區(qū)域之間的整體區(qū)域上，形成所述口袋區(qū)域。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其中在所述工序(e)之后且在所述工序(f)之前或之后，還包括在所述溝槽內(nèi)的所述柵電極的上方埋入絕緣膜的工序。
全文摘要
一種半導(dǎo)體裝置及其制造方法，所述半導(dǎo)體裝置備有在硅基板S上形成的P型漏區(qū)域、低濃度P型漏區(qū)域(EPI)(1)、在低濃度漏區(qū)域(1)的上方形成的高濃度P型源區(qū)域(8)、在高濃度P型源區(qū)域(8)和低濃度P型漏區(qū)域(EPI)(1)之間形成的N型基板區(qū)域(3)、溝槽T、在溝槽T內(nèi)部形成的柵極絕緣膜(4)和柵電極(5)、堵塞溝槽T的絕緣膜(7)、在N型基板區(qū)域(3)和高濃度P型源區(qū)域(8)之間形成的N型口袋區(qū)域(6)。由此，能提供穿通耐壓高、閥電壓Vt的控制范圍廣的溝槽柵極結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法。
文檔編號H01L21/331GK1658400SQ20051000403
公開日2005年8月24日 申請日期2005年1月10日 優(yōu)先權(quán)日2004年2月16日
發(fā)明者宮口里江, 溝口修二 申請人:松下電器產(chǎn)業(yè)株式會社