專利名稱：一種小面積高性能疊層結(jié)構(gòu)差分電感的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬微電子技術(shù)領(lǐng)域，具體涉及一種用標(biāo)準(zhǔn)集成電路工藝設(shè)計(jì)的小面積高性能片上疊層結(jié)構(gòu)差分驅(qū)動(dòng)對(duì)稱電感。
背景技術(shù)：
半導(dǎo)體工藝迅猛發(fā)展，單片集成電路已經(jīng)成為可能。由于單片集成電路固有的低功耗、高性能、低成本、高成品率等一系列的優(yōu)點(diǎn)，使得原來(lái)的片外元件(如電感等)片內(nèi)實(shí)現(xiàn)成為一個(gè)研究的熱點(diǎn)。
標(biāo)準(zhǔn)集成電路的片上電感是采用多層金屬互連線纏繞而成的。電感的研究主要集中在提高電感的品質(zhì)因素(Q)和自激振蕩頻率(fsR)以及模型的建立。
電感的品質(zhì)因素的基本定義是電感在一個(gè)周期內(nèi)存儲(chǔ)能量和損耗能量的比值 最廣泛的Q定義為QL(ω)=-Im(y11)Re(y11)=2ω·(Emav-Eeav)Plav---(2)]]>其中，Emav，Eeav，Plav分別表示一個(gè)周期內(nèi)電感的平均存儲(chǔ)的磁能、電能和損耗。電感的自激振蕩頻率(fSR)定義為電感Q的第二個(gè)定義中，Q為時(shí)候的電感工作頻率fSR=(2πLeqCeq)-1---(3)]]>其中Leq和Ceq分別為等效的電感值和電容值。
從(2)和(3)可見(jiàn)只要降低電感的寄生電容就能提高電感的Q和fSR。
隨著工藝的不斷進(jìn)步，元件的尺寸在按比例縮小，然而電感的面積十分龐大，不能按比例縮小，同時(shí)性能也不是很好。主要的原因之一是平面電感的不同線圈之間的耦合系數(shù)十分低，意味著磁場(chǎng)存能和串聯(lián)電阻造成的損耗，隨著電感圈數(shù)的增加而降低。但是為了實(shí)現(xiàn)相對(duì)大的電感的同時(shí)節(jié)省一定的面積，人們不得不采用多圈的電感形式，而不是單圈的大半徑結(jié)構(gòu)形式。
隨著工藝的進(jìn)步，互連線的層數(shù)逐漸增多，而且不同的金屬層之間的連接的通孔也采用與互連線相同的金屬，這樣降低了通孔的電阻。為此設(shè)計(jì)了疊層的電感，就是不同層之間的電感是串連結(jié)構(gòu)，但是這樣的結(jié)構(gòu)都是單端的，就是電感的一個(gè)端口對(duì)于交流信號(hào)而言是接地的，另一端接交流信號(hào)。不適合差分電路的需要，不得不采用兩個(gè)單端的電感，這樣造成了浪費(fèi)芯片的面積。針對(duì)射頻集成電的設(shè)計(jì)，為了抑制直流失調(diào)和信號(hào)隔離而普遍采用差分電路拓?fù)浣Y(jié)構(gòu)，人們想出將兩個(gè)差分電感合并的方法，利用多層金屬互連線設(shè)計(jì)了差分電感，就是電感的兩個(gè)端口輸入的信號(hào)的大小相等幅度相反，而電感是中心對(duì)稱的，在電感線圈的幾何中心就是虛擬的地，這樣差分電感就是兩個(gè)獨(dú)立的單端電感的拼湊，即節(jié)省了面積也降低了電感對(duì)襯底的寄生電容。平面的差分電感在差分使用時(shí)候的電容為電感單端使用時(shí)候的四分之一。
Plav包括襯底損耗和電感的金屬串連損耗。其中襯底損耗包括襯底渦流損耗和襯底電場(chǎng)耦合損耗。在小半徑的電感相對(duì)于大半徑的電感，襯底的穿透深度比較淺，這意味著襯底的損耗也就低。而采用疊層電感，由于耦合系數(shù)比較大，電感的半徑也就比較小，相應(yīng)的襯底損耗也就低。但是疊層的差分電感還沒(méi)有見(jiàn)到報(bào)導(dǎo)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種用標(biāo)準(zhǔn)集成電路工藝設(shè)計(jì)的高性能片上疊層結(jié)構(gòu)差分驅(qū)動(dòng)對(duì)稱電感。
本發(fā)明提出的用標(biāo)準(zhǔn)集成電路工藝設(shè)計(jì)的高性能電感，采用疊層差分驅(qū)動(dòng)對(duì)稱結(jié)構(gòu)形式，其中，在同一金屬互連層采用單圈的電感結(jié)構(gòu)，不同層之間采用串連連接形式。
本發(fā)明中，上下兩層的連接處采用Z字形開(kāi)槽，槽的寬度滿足設(shè)計(jì)規(guī)則要求。Z字的兩橫基本垂至于線圈的邊緣；Z字的斜杠基本平行于線圈的邊緣，位于線圈寬度的中心位置。上下兩互連層的Z字的橫杠開(kāi)槽方向相反，確保不同電感線圈電流方向的一致性。Z字部分通過(guò)通孔與上下兩層連接。這里所謂標(biāo)準(zhǔn)集成電路工藝是一種標(biāo)準(zhǔn)COMS多層金屬互連線工藝。
疊層電感是通過(guò)提高電感線圈之間的耦合系數(shù)，增大電感值和金屬線圈串連電阻的比值的方法，提高電感的性能。垂直疊層串連連接的電感之間的耦合系數(shù)大約在0.9左右，在每圈電感值相同的情況下，電感值近似等于疊層電感的層數(shù)(n)的平方，而在忽略臨近效應(yīng)的情況下，電感的串連電阻近似等于每一層電感線圈串聯(lián)電阻的和，與n成正比，就是說(shuō)電感值是n2倍增加，而電阻值n倍增加。進(jìn)而增大電感的性能。
由于相同層的相鄰線圈之間的耦合系數(shù)較小，差分結(jié)構(gòu)中，相鄰線圈之間的電壓差比較大，造成電感的寄生電容比較大。本發(fā)明中，電感同一金屬層上采用單圈結(jié)構(gòu)，然后通過(guò)不同金屬層之間的通孔向下連接，直到最底層；也可以是相鄰的層之間并聯(lián)連接，再次與其他的并聯(lián)層或者單層串連，這樣降低單圈金屬的串連寄生電阻；也可以是跳過(guò)某些層串連連接，比如金屬層5的單圈電感與金屬層3和金屬層1串連，中間的金屬層2和金屬層4跳過(guò)，進(jìn)而增大相鄰疊層之間的距離，降低臨近金屬線圈的寄生電容。
疊層結(jié)構(gòu)，原本電感線圈和襯底之間的電容變成不同互連線金屬層電感線圈之間的寄生電容和最低層線圈與襯底之間的電容的串連連接的結(jié)構(gòu)。而且最低層的線圈的中心部分是差分驅(qū)動(dòng)的兩個(gè)單端電感交流電的零電位結(jié)合處，也就是說(shuō)，該種結(jié)構(gòu)的最低層電感線圈的電位和常規(guī)接地襯底之間的電位差最小，從平板電容的角度考慮，意味著該層線圈與襯底之間的寄生電容非常小?？傮w而言這樣的底層電感的寄生電容非常小。與平面電感相比，相同的電感值下，疊層電感具有小的半徑，意味著小的面積，小的寄生電容。而這種垂直疊層串連結(jié)構(gòu)降低了電感之間以及電感與襯底之間的寄生電容，進(jìn)而提高電感的品質(zhì)因數(shù)和自激振蕩頻率。


圖1為四層金屬互連線的標(biāo)準(zhǔn)CMOS層次關(guān)系；圖2為第四層金屬電感線圈串連到第一層金屬電感線圈的差分電感；圖3為圖2中電感第四層金屬的電感線圈；圖4為圖2中電感第三層金屬的電感線圈；圖5為圖2中電感第二層金屬的電感線圈；圖6為圖2中電感第一層金屬的電感線圈；圖7為圖2中電感第四層金屬的電感線圈和第三層金屬的電感線圈的串連；圖8為圖2中電感第三層金屬的電感線圈和第二層金屬的電感線圈的串連；圖9為圖2中電感第二層金屬的電感線圈和第一層金屬的電感線圈的串連；圖中標(biāo)號(hào)11為電感的襯底層，12為外延層，13為場(chǎng)氧化層，14為有源區(qū)，15為多晶硅，30為金屬層④，40為金屬層③，50為金屬層②，60為金屬層①；1-8為表示電流方向的虛線。
具體實(shí)施例方式
下面結(jié)合附圖進(jìn)一步具體描述本發(fā)明。
單片電感是利用金屬互連線纏繞而成的，圖1為四層金屬互連線的標(biāo)準(zhǔn)CMOS層次關(guān)系，其從上往下依次為襯底11、外延層12、場(chǎng)氧化層13和有源區(qū)14、多晶硅15、場(chǎng)氧化層①、金屬層①、……場(chǎng)氧化層④和金屬層④。不同的金屬層次可以通過(guò)通孔連接。下面就以這個(gè)工藝為例介紹設(shè)計(jì)單圈的小面積高性能差分電感的方法。
圖2是第四層金屬電感線圈串連到第一層金屬電感線圈的差分電感框圖。下面詳細(xì)的說(shuō)明每一次金屬線圈的形狀和連接關(guān)系。圖3是圖2中電感第四層金屬的電感線圈。其中30表示第四層金屬互連線，31為差分電感的兩個(gè)端口，32是線圈的Z字形縫隙，將第四層金屬線圈分成兩部分。圖4是圖2中電感第三層金屬的電感線圈。其中40表示第三層金屬互連線。41和42是兩個(gè)倒向的Z字形縫隙將金屬線圈3分成兩部分。圖3中的33和34部分分別和圖4的43和44部分通過(guò)通孔連接。圖5是圖2中電感第二層金屬的電感線圈。其中50表示第二層金屬互連線。51和52是兩個(gè)倒向的Z字形縫隙將金屬線圈2分成兩部分。圖4中的46和46部分分別和圖5的55和56部分通過(guò)通孔連接。圖6是圖2中電感第一層金屬的電感線圈。其中60表示第一層金屬互連線。61為Z字形縫隙。圖5中的53和54部分分別和圖6的62和63部分通過(guò)通孔連接。在相鄰層的Z字形縫隙的兩橫方向是相反的，以保證上下兩層之間的串連連接。
圖7是圖2中電感第四層金屬的電感線圈和第三層金屬的電感線圈的串連，其中70是連接第四層金屬互連線和第三層金屬互連線的通孔。圖8是圖2中電感第三層金屬的電感線圈和第二層金屬的電感線圈的串連，其中80是連接第三層金屬互連線和第二層金屬互連線的通孔。圖9是圖2中電感第二層金屬的電感線圈和第一層金屬的電感線圈的串連，其中90是連接第二層金屬互連線和第一層金屬互連線的通孔。
圖3-6中帶箭頭的虛線1-8表示電流的方向或者反方向。這樣的Z字形縫隙在保證了將同一層線圈分開(kāi)的同時(shí)保證了上下兩層的串連連接，而且電流是相同的方向。
最后所應(yīng)說(shuō)明的是，以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本發(fā)明技術(shù)方案的精神和范圍，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
權(quán)利要求
1.一種用標(biāo)準(zhǔn)集成電路工藝設(shè)計(jì)的小面積高性能疊層結(jié)構(gòu)差分電感，其特征在于在同一金屬互連層采用單圈的電感結(jié)構(gòu)，不同層之間采用串連連接形式。
2.根據(jù)權(quán)利要求1所述的電感，其特征在于上下兩層的連接處采用Z字形開(kāi)槽，Z字的兩橫基本垂至于線圈的邊緣；Z字的斜杠基本平行于線圈的邊緣，位于線圈寬度的中心位置；上下兩互連層的Z字的橫杠開(kāi)槽方向相反。
全文摘要
本發(fā)明屬于微電子技術(shù)領(lǐng)域，具體涉及一種用標(biāo)準(zhǔn)集成電路工藝片設(shè)計(jì)的高性能疊層結(jié)構(gòu)差分驅(qū)動(dòng)的對(duì)稱電感。本發(fā)明通過(guò)通孔實(shí)現(xiàn)單圈的不同金屬互連線線圈之間的串連連接，而保持電感兩個(gè)信號(hào)端口的對(duì)稱性，實(shí)現(xiàn)高性能而面積小的差分電感。本發(fā)明的電感，其疊層串連線圈之間的耦合系數(shù)大于平面螺旋電感之間的耦合系數(shù)，使小的面積就可以實(shí)現(xiàn)大的電感。疊層結(jié)構(gòu)線圈之間的寄生電容是串連關(guān)系，以及最底層的線圈的交流電壓最低，與襯底之間的電壓差最小，意味著進(jìn)一步降低了電感的寄生電容。
文檔編號(hào)H01L27/00GK1665018SQ20051002353
公開(kāi)日2005年9月7日 申請(qǐng)日期2005年1月24日 優(yōu)先權(quán)日2005年1月24日
發(fā)明者菅洪彥, 王俊宇, 唐長(zhǎng)文, 閔昊 申請(qǐng)人:復(fù)旦大學(xué)