專利名稱：電可擦編程只讀存儲器單元的制造方法
技術領域：
本發(fā)明涉及一種電可擦編程只讀存儲器(EEPROM)單元的制造方法，且更具體地，本發(fā)明涉及一種EEPROM單元的制造方法，其使用改進的工藝形成隧道氧化物層以提高EEPROM單元的寫/擦效率。
背景技術：
典型EEPROM單元包括浮動柵極(floating gate)、選擇柵極、隧道氧化物層、耦合氧化物層、控制柵極和位線。浮動柵極存儲電子形式的電荷，且在浮動柵極上形成選擇柵極以控制浮動柵極。隧道氧化物層作為在寫或擦操作期間基于Fowler-Nordheim隧道(F-N隧道)機理的電子移動的通道。耦合氧化物層將施加于選擇柵極的電壓傳輸至浮動柵極。在寫或擦操作期間，所述控制柵極傳輸位線電壓。位線傳輸數據。
在讀或寫操作期間，控制柵極將數據從位線傳輸至單元或將數據從單元傳輸至位線。由于該控制柵極連接到幾個正交于位線的單元，且包括一個或多個字，因此它被稱為字線。形成于浮動柵極上的耦合氧化物層在擦操作期間與施加于選擇柵極的電壓耦合以提高浮動柵極的電勢。在典型的EEPROM單元中，氧化物-氮化物-氧化物(ONO)層用作耦合氧化物層。在浮動柵極下，設置厚氧化物區(qū)和薄氧化物區(qū)(即，隧道氧化物區(qū))。厚氧化物區(qū)減小在施加自位線的電壓和浮動柵極電壓之間的耦合比率以維持它們之間大的電勢。此外，薄氧化物區(qū)作為在寫或擦操作期間基于F-N隧道機理的電子移動的通道。
下文，將參考圖1至圖5描述制造傳統(tǒng)EEPROM單元的方法。
請參考圖1，在硅襯底10上生長厚氧化物層11至大約250的厚度。
請參考圖2，形成第一光致抗蝕劑掩模12以在預定區(qū)域中暴露襯底10和厚氧化物層11。將雜質離子13注入所暴露的部分，因而在襯底10中形成浮動結14。然后，去除第一光致抗蝕劑掩模12。
請參考圖3，在厚氧化物層11上形成第二光致抗蝕劑掩模16來界定隧道氧化物層形成區(qū)15。使用第二光致抗蝕劑掩模16作為蝕刻掩模，濕法蝕刻在隧道氧化物層形成區(qū)15中的厚氧化物層11，以暴露浮動結14。然后，去除第二光致抗蝕劑掩模16。
此后，在隧道氧化物層形成區(qū)域15中生長薄氧化物層，因此形成如圖4所示的隧道氧化物層17。在其上形成了隧道氧化物層17的襯底10之上，形成浮動柵極的第一多晶硅層18。在其上形成耦合氧化物層19，例如ONO層，且形成第二多晶硅層20至一合適的厚度。
使用光刻工藝對第二多晶硅層20、ONO層19和第一多晶硅層18構圖。因此，請參考圖5，形成選擇晶體管S和控制晶體管C。選擇晶體管S具有柵極疊層，其包括選擇柵極20a、ONO圖案19a和浮動柵極18a?？刂凭w管C具有柵極疊層，其包括控制柵極20b、ONO圖案19b和浮動柵極18b。然后，進行合適的離子注入工藝以形成單元源極結21和位線結22。因此，完成EEPROM單元。
但是，在傳統(tǒng)的EEPROM單元中，使用濕法蝕刻從襯底10去除一部分厚氧化物層11，在該部分襯底10上形成隧道氧化物層17。因此，實際上隧道氧化物層17沒有形成為與由第二光致抗蝕劑掩模16界定的隧道氧化物層形成區(qū)15同樣的尺寸和預定的厚度。這是因為在濕法蝕刻厚氧化物層11之后，不只蝕刻了在隧道氧化物層形成區(qū)域15中的暴露部分，而且可能過蝕刻鄰近的區(qū)域，或可能形成底切。如圖6所示，其為圖5所示的選擇晶體管S的分解視圖，所得到的隧道氧化物層17具有的尺寸B大于在圖5中界定的隧道氧化物層形成區(qū)15的尺寸A。而且，通過濕法蝕刻厚氧化物層11獲得的蝕刻輪廓為傾斜的，使得隧道氧化物層17靠近邊緣部分的厚度大于中心部分的厚度。因此，減小了耦合比率，這可以惡化EEPROM單元的寫/擦效率。
一般地，耦合比率是決定在寫或擦操作期間施加于隧道氧化物層17的電壓的因子。寫操作期間施加于隧道氧化物層17的電壓(即，Vtun(write))和擦操作期間施加于隧道氧化物層17的電壓(即，Vtun(erase))如等式1和2所示表達。
Vtun(write)＝Vfg+Kw×Vbl(1)Vtun(erase)＝Vfg+Ke×Vsl(2)
這里，Vfg指施加于浮動柵極18a的電壓，Kw指寫操作期間的耦合比率，Vbl指位線電壓，Ke指擦操作期間的耦合比率，且Vsl是施加于選擇柵極20a的電壓。Kw和Ke如等式3所示表達。
Kw＝1-Ctun/(Cono+Cgox+Ctun)Ke＝Cono/(Cono+Cgox+Ctun)(3)這里，Cono指ONO圖案19a的電容，Cgox指厚氧化物層11的電容，且Ctun指隧道氧化物層17的電容。
從等式1、2和3可以看出，耦合比率依賴于構成選擇晶體管S的電容器的電容。當電容Ctun增加時，Kw和Ke都減小，降低了寫/擦效率。為了避免該問題，需要形成為小尺寸和厚度的隧道氧化物層17。但是，在使用濕法蝕刻的傳統(tǒng)方法中，形成相對較大的尺寸和厚度的隧道氧化物層17，減小了耦合比率。因此，惡化了寫/擦效率。
而且，當形成大尺寸的隧道氧化物層17時，在隧道氧化物層17和浮動結14之間的重疊邊緣減少，使得不能夠充分地減小所得到的單元的尺寸。另外，如果由于小重疊邊緣浮動結14的邊界設置在隧道氧化物層17之下，EEPROM單元由于能帶至能帶(band to band)隧道效應(BTBT)而變得不可靠。

發(fā)明內容
本發(fā)明提供了一種制造電可擦編程只讀存儲器(EEPROM)單元的方法，其改進了形成隧道氧化物層的方法以提高EEPROM單元的寫/擦效率。
依據本發(fā)明的一方面，提供了一種制造EEPROM單元的方法。該方法包括在半導體襯底上生長第一氧化物層；在第一氧化物層上形成第一導電層；通過構圖第一導電層和第一氧化物層形成第一導電圖案和隧道氧化物層，隧道氧化物層位于第一導電圖案之下；在第一導電圖案的側壁和襯底上形成柵極氧化物層，且在第一導電圖案的兩側形成第二導電圖案；通過電連接第一導電圖案和第二導電圖案形成浮動柵極的導電層；在用于浮動柵極的導電層上形成耦合氧化物層；在耦合氧化物層上形成第三導電層；和通過構圖第三導電層、耦合氧化物層和用于浮動柵極的導電層形成選擇晶體管和控制晶體管，其中選擇晶體管從控制晶體管隔開，其中在隧道氧化物層上形成選擇晶體管，且該選擇晶體管包括由選擇柵極、第一耦合氧化物圖案和第一浮動柵極形成的柵極疊層，以及其中控制晶體管包括由控制柵極、第二耦合氧化物圖案和第二浮動柵極形成的柵極疊層。
在一個實施例中，第一導電圖案和隧道氧化物層的形成包括在第一導電層上形成掩模層，掩模層界定隧道氧化物層形成區(qū)；使用掩模層作為氧化掩模在隧道氧化物層形成區(qū)中選擇性地生長掩模氧化物層；去除掩模層，和使用掩模氧化物層作為蝕刻掩模通過蝕刻第一導電層形成第一導電圖案；和通過濕法蝕刻設置在第一導電圖案上的掩模氧化物層以及設置在襯底上的第一氧化物層，形成第一導電圖案之下的隧道氧化物層。
在另一個實施例中，該方法還包括在襯底中形成浮動結，其中在相應于浮動結的位置處界定隧道氧化物層形成區(qū)，且該方法還包括在選擇晶體管中相對于浮動結的襯底部分中形成單元源極結；在控制晶體管的區(qū)域中的襯底中形成輕度摻雜位線結；在選擇晶體管和控制晶體管中每一個的柵極疊層的側壁上形成隔離片；以及在輕度摻雜的位線結中相對于浮動結的襯底部分中形成重度摻雜位線結。
在另一個實施例中，掩模氧化物層形成至大約50至300的厚度。
在另一個實施例中，柵極氧化物層和第二導電圖案的形成包括在其中形成了隧道氧化物層的所得到的結構上形成第二氧化物層；在第二氧化物層上形成第二導電層；通過平坦化第二導電層直至暴露設置于第一導電圖案上的第二氧化物層，在第一導電圖案的兩側形成第二導電圖案；和通過濕法蝕刻在第一導電圖案上所暴露的第二氧化物層，在第二導電圖案和第一導電圖案之間形成柵極氧化物層。
在另一個實施例中，柵極氧化物層的形成包括在第二導電圖案和第一導電圖案之間形成柵極氧化物層，以及通過從第一導電圖案的頂表面和上側壁的部分去除第二氧化物層，來暴露第一導電圖案的頂表面和上側壁的部分。
在另一個實施例中，第一氧化物層形成至大約30至100的厚度，第一導電層形成至大約300至1000的厚度，第二導電圖案形成至大約1000至2000的厚度，且柵極氧化物層形成至大約100至300的厚度。
在另一個實施例中，該方法還包括形成附加的導電層至大約500至1500的厚度以電連接第一導電圖案和第二導電圖案。
在另一個實施例中，掩模層由氮化硅形成。
在另一個實施例中，第一導電層、第二導電圖案和第三導電層中每一個都由選自包括摻雜多晶硅，硅化物和其組合構成的組中的一種形成。
依據本發(fā)明的另一方面，提供了一種制造EEPROM的方法。該方法包括在半導體襯底上生長第一氧化物層；在第一氧化物層上形成第一導電層；通過構圖第一導電層和第一氧化物層形成第一導電圖案和隧道氧化物層，隧道氧化物層位于第一導電圖案之下；在第一導電圖案的側壁上和襯底上形成柵極氧化物層；通過在柵極氧化物層上形成第二導電層，形成用于浮動柵極的導電層，第二導電層與第一導電圖案電連接；在浮動柵極的導電層上形成耦合氧化物層；在耦合氧化物層上形成第三導電層；和通過構圖第三導電層、耦合氧化物層和用于浮動柵極的導電層形成選擇晶體管和控制晶體管，其中選擇晶體管從控制晶體管隔開，其中在隧道氧化物層上形成選擇晶體管，且該選擇晶體管包括由選擇柵極、第一耦合氧化物圖案和第一浮動柵極形成的柵極疊層，以及其中控制晶體管包括由控制柵極、第二耦合氧化物圖案和第二浮動柵極形成的柵極疊層。
在一個實施例中，第一導電圖案和隧道氧化物層的形成包括在第一導電層上形成掩模層；在掩模層上形成光致抗蝕劑圖案以覆蓋隧道氧化物層形成區(qū)；使用光致抗蝕劑圖案作為蝕刻掩模，通過蝕刻該掩模層和第一導電層形成掩模圖案和第一導電圖案；去除光致抗蝕劑圖案；和通過濕法蝕刻在襯底上所暴露的第一氧化物層，形成在第一導電圖案之下的隧道氧化物層。
在另一個實施例中，該方法還包括在襯底中形成浮動結，其中在相應于浮動結的位置界定隧道氧化物層形成區(qū)，且該方法還包括在選擇晶體管中相對于浮動結的襯底部分中形成單元源極結；在控制晶體管的區(qū)域中的襯底中形成輕度摻雜位線結；在選擇晶體管和控制晶體管中每一個的柵極疊層的側壁上形成隔離物；以及在輕度摻雜的位線結中相對于浮動結的襯底部分中形成重度摻雜位線結。
在另一個實施例中，通過熱氧化第一導電圖案的側壁和襯底進行柵極氧化物層的形成。
在另一個實施例中，第一氧化物層形成至大約30至100的厚度，第一導電層形成至大約200至1000的厚度，掩模圖案形成至大約500至1000的厚度，柵極氧化物層形成至大約100至300的厚度，且第二導電層形成至大約500至1500的厚度。
在另一實施例中，掩模層由氮化硅形成。
在另一實施例中，第一導電層、第二導電層和第三導電層中每一個都由選自包括摻雜多晶硅，硅化物和其組合構成的組中的一種形成。


通過參考附圖詳細描述本發(fā)明的示范性實施例，本發(fā)明的上述和其它特征和優(yōu)點將變得更加清晰，其中圖1至圖5是圖示傳統(tǒng)EEPROM單元的制造工藝的剖面視圖；圖6是圖5所示的傳統(tǒng)EEPROM單元的選擇晶體管的分解視圖；圖7至圖15是圖示本發(fā)明的一個實施例的EEPROM單元的制造工藝的剖面視圖；以及圖16至圖21是圖示本發(fā)明的另一個實施例的EEPROM單元的制造工藝的剖面視圖；具體實施方式
現在將參考附圖更加全面地描述本發(fā)明，其中示出了本發(fā)明的示范性實施例。但是該發(fā)明可以以不同的形式體現而且不應解釋為限于這里闡述的實施例。相反，提供這些實施例來使得本公開徹底和完整，且完全地將本發(fā)明的范圍傳達給本領域的技術人員。為了有利于理解，如果可能則使用了同樣的標記以表示附圖中共有的同樣的元件。
圖7至圖15是圖示根據本發(fā)明實施例的EEPROM單元的制造工藝的剖面視圖。
請參考圖7，在例如p型硅襯底的半導體襯底100上進行適當的淺溝槽隔離(STI)工藝(未示出)。此后，在襯底100上熱生長緩沖氧化物層105至大約50至150的厚度。在緩沖氧化物層105上形成光致抗蝕劑掩模110使得在預定區(qū)域中暴露襯底100和緩沖氧化物層105。使用光致抗蝕劑掩模110作為離子注入掩模來摻雜雜質離子，例如n型雜質離子115，從而在襯底100中形成浮動結120。
請參考圖8，去除光致抗蝕劑掩模110，然后從襯底100去除緩沖氧化物層105。例如使用以1∶5-1000的比例混合HF和去離子水(DIW)的稀釋HF(DHF)或緩沖氧化物蝕刻劑(BOE)，可以去除緩沖氧化物層105。在襯底100上生長第一氧化物層125至大約30至100的厚度，優(yōu)選為50至100，且在其上形成第一導電層130至大約300至1000的厚度。第一導電層130例如可以由摻雜多晶硅形成。在第一導電層130上形成掩模層135至大約1000的厚度。然后，使用光刻工藝蝕刻掩模層135，由此界定隧道氧化物層形成區(qū)140。這里，在相應于浮動結120的位置處界定隧道氧化物層形成區(qū)140。
第一導電層130可以由除摻雜多晶硅以外的硅化物或摻雜多晶硅與硅化物的組合(即，多晶硅硅化物)形成。為使用摻雜多晶硅形成第一導電層130，可以同時原位沉積和摻雜多晶硅層?？商鎿Q地，可以沉積未摻雜的多晶硅層且然后在晚些時候用雜質離子摻雜。這里，可以在大約30KeV的能量、大約2.7×1014離子/cm2的劑量下，使用比如磷(P)離子的n型雜質離子摻雜多晶硅層?？梢允褂美迷赟iH4和NH3之間反應的低壓CVD(LPCVD)，在大約500至850℃的溫度下，由氮化硅形成掩模層135。為了界定隧道氧化物層形成區(qū)140，可以使用氟碳基氣體蝕刻由氮化硅形成的掩模層135，例如使用CxFy氣體和CaHbFc氣體，比如CF4、CHF3、C2F6、C4F8、CH2F2、CH3F、CH4、C2H2、C4F6和它們的任意混合物。此外，可以使用Ar氣作為氣氛氣體。
請參考圖9，通過使用掩模層135作為氧化掩模，選擇性地在隧道氧化物層形成區(qū)140中生長掩模氧化物層145至大約50至300的厚度。
請參考圖10，去除掩模層135，且使用掩模氧化物層145作為蝕刻掩模蝕刻第一導電層130，由此形成第一導電圖案130a。可以使用磷酸(H3PO4)剝離(strip)去除由氮化硅形成的掩模層135。而且，可以使用HBr、He、O2、N2和CF4的氣體混合物蝕刻由例如摻雜的多晶硅形成的第一導電層130。這里，可以向襯底100施加偏壓以定向蝕刻氣體的方向。
請參考圖11，使用DHF或BOE濕法蝕刻設置于第一導電圖案130a上的掩模氧化物層145和設置于襯底100上的第一氧化物層125。然后，只在第一導電圖案130a下形成有隧道氧化物層125a。隧道氧化物層125a形成至期望的均勻厚度。如上所述，在傳統(tǒng)的方法中，因為通過濕法蝕刻界定隧道氧化物層形成區(qū)，所以形成了底切，其可能增加所得到的隧道氧化物層的寬度。但是，在本發(fā)明的情況中，可以在沒有這樣的缺點的情況下減小單元的尺寸。而且，在本實施例中，因為通過由濕法蝕刻形成的各向同性的蝕刻輪廓沒有增加隧道氧化物層的電容，所以由于耦合比率增加，可以將寫/擦效率維持在高水平。然后，在襯底100的整個表面形成第二氧化物層150至大約100至300的厚度，優(yōu)選為150至300，且在其上形成第二導電層155至大約1000至2000的厚度。第二導電層155可以由例如摻雜的多晶硅形成。可以使用CVD、亞常壓CVD(sub atmospheric CVDSACVD)、LPCVD或等離子體增強CVD(PECVD)沉積，或使用熱氧化作用生長第二氧化物層150。
當使用CVD形成第二氧化物層150時，可以使用SiH4氣體(或Si2H6氣體)和N2O氣體作為反應氣體選擇性地形成中溫氧化物(MTO)層。第二導電層155可以由除了摻雜多晶硅以外的硅化物或摻雜多晶硅及硅化物的組合(即，多晶硅硅化物)形成。第二導電層155可以由與第一導電層130相同的材料形成或由不同于第一導電層130的材料形成。
請參考圖12，使用化學機械拋光(CMP)平坦化第二導電層155，直至在第一導電圖案130a上暴露第二氧化物層150，由此在第一導電圖案130a的兩側形成第二導電圖案155a。
請參考圖13，將暴露的第二氧化物層150濕法蝕刻以去除設置于第一導電圖案130a的頂表面和上側壁的第二氧化物層150部分。因此，在第二導電圖案155a和第一導電圖案130a之間形成柵極氧化物層150a，且暴露部分的第一導電圖案130a的頂表面和上側壁的部分。柵極氧化物層150a在界定隧道氧化物層125a的第一導電圖案130a的側壁上形成，可以減輕由于隧道電容減小和因能帶至能帶隧道(BTBT)效應引起的性能退化而導致的問題。
然后，在所得到的結構上形成導電層160(例如，摻雜的多晶硅層)厚約500至1500，以電連接第一導電圖案130a和第二導電圖案155a。因此，完成用于浮動柵極的導電層165。然后在用于浮動柵極的導電層165上形成耦合氧化物層170(例如，氧化物-氮化物-氧化物(ONO)層)，且在其上形成第三導電層175至合適的厚度。第三導電層175可以由摻雜多晶硅、硅化物或其組合形成。第三導電層175也可以由與第一導電層130、第二導電層155和/或導電層160相同的材料形成或與其不同的材料形成。
使用光刻工藝構圖第三導電層175、耦合氧化物層170和用于浮動柵極的導電層165。因此，請參考圖15，選擇晶體管S’在隧道氧化物層125a上形成，并具有包括選擇柵極175a、第一耦合氧化物圖案170a和第一浮動柵極165a的柵極疊層。同時，控制晶體管C’從選擇晶體管S’隔開形成，并具有包括控制柵極175a、第二耦合氧化物圖案170b和第二浮動柵極165b的柵極疊層。然后，以大約1.0×1015至1.0×1016離子/cm2的劑量摻雜高濃度雜質離子，例如，n型雜質離子。因此，在選擇晶體管S’中相對于浮動結120的襯底100部分中形成單元源極結180。而且，進行預定的掩模工藝，由此形成相應于控制晶體管C’的襯底100中的輕度摻雜位線結185。在得到的結構上形成薄絕緣層，且使用反應離子蝕刻(RIE)在選擇晶體管S’和控制晶體管C’的柵極層疊的側壁上形成隔離物190。而且，進行高濃度n型離子注入，由此在輕度摻雜位線結185中相對于浮動結120形成重度摻雜位線結195。
如上所述，在本發(fā)明中，在界定隧道氧化物層125a之后，形成柵極氧化物層150a。因此，可以形成隧道氧化物層125a至期望的尺寸和厚度。
圖16至圖21是圖示本發(fā)明的另一實施例的EEPROM單元的制造方法的剖面視圖。
請參考圖16，在例如p型硅襯底的半導體襯底200上進行STI工藝，且在得到的結構上熱生長緩沖氧化物層205。緩沖氧化物層205形成至大約50至200的厚度，優(yōu)選為50至150。在緩沖氧化物層205上形成光致抗蝕劑掩模210，使得在預定區(qū)域中暴露襯底200和緩沖氧化物層205。通過使用光致抗蝕劑掩模210作為離子注入掩模，摻雜雜質離子，例如，n型雜質離子215，由此在襯底200中形成浮動結220。
請參考圖17，去除光致抗蝕劑掩模210，且使用DHF或BOE也去除在襯底200上形成的緩沖氧化物層205。在襯底200上生長第一氧化物層225至大約30至100的厚度，優(yōu)選為50至100，且在其上形成第一導電層230至大約200至1000的厚度。在第一導電層230上，形成掩模層235至大約500至1000的厚度。然后，形成光致抗蝕劑圖案240以覆蓋隧道氧化物層形成區(qū)。掩模層235可以由例如氮化硅形成。
請參考圖18，使用光致抗蝕劑圖案240作為蝕刻掩模層235和第一導電層230。因此，形成掩模圖案235a和第一導電圖案230a，且去除光致抗蝕劑圖案240。使用DHF或BOE濕法蝕刻在襯底200上暴露的第一氧化物層225，使得在第一導電圖案230a下形成隧道氧化物層225a。如上所述，在傳統(tǒng)方法中，當通過濕法蝕刻界定隧道氧化物層形成區(qū)時，形成了底切，其可能增加所得到的隧道氧化物層的尺寸。但是，在該情況下，可以在沒有這樣的限制下減小單元的尺寸。而且，因為通過由濕法蝕刻形成的各向同性的蝕刻輪廓沒有增加隧道氧化物層的電容，所以由于耦合比率增加可以將寫/擦效率維持在高水平。
請參考圖19，在第一導電圖案230a的側壁上和暴露的襯底200部分上生長柵極氧化物層250。柵極氧化物層250可以形成至大約100至300的厚度。柵極氧化物層250在界定隧道氧化物層225a的第一導電圖案230a的側壁上形成，可以減輕由于隧道電容的減小和因BTBT引起的性能退化所導致的問題。
請參考圖20，濕法蝕刻掩模圖案235a以使暴露第一導電圖案230a的頂表面，且在其上形成第二導電層255至大約500至1500的厚度以電連接第一導電圖案230a和第二導電層255。因此，形成用于浮動柵極的導電層265。在所得到的結構上，形成耦合氧化物層270，例如ONO層，和具有合適厚度的第三導電層275。第一導電層230、第二導電層255和第三導電層275中每個可以由摻雜多晶硅、硅化物或其組合物形成。
通過光刻工藝構圖第三導電層275、耦合氧化物層270和用于浮動柵極的導電層265。因此，請參考圖21，選擇晶體管S”在隧道氧化物層225a上形成，并具有包括選擇柵極275a、第一耦合氧化物圖案270a和第一浮動柵極265a的柵極疊層。同時，控制晶體管C”從選擇晶體管S”隔開形成，并具有包括控制柵極275b、第二耦合氧化物圖案270b和第二浮動柵極265b的柵極疊層。然后，摻雜高濃度雜質離子，例如n型雜質離子，以在襯底200中形成單元源極結280。然后，進行預定的掩模工藝以在襯底200中形成輕度摻雜位線結285。在得到的結構上形成絕緣層，且使用干法RIE在選擇晶體管S”和控制晶體管C”的柵極疊層上形成隔離物290。而且，摻雜高濃度n型雜質離子以在輕度摻雜位線結285中形成重度摻雜位線結295。
如上所述，與通過濕法蝕刻界定隧道氧化物層形成區(qū)時形成底切的傳統(tǒng)方法不同，在本發(fā)明中，因為沒有增加隧道氧化物層的尺寸，所以可以可靠地在尺度上減小單元。而且，依據本發(fā)明，因為通過由濕法蝕刻形成的各向同性的蝕刻輪廓沒有增加隧道氧化物層的電容，所以由于耦合比率增加可以改進寫/擦效率。
另外，在界定隧道氧化物層形成區(qū)的多晶硅層的側壁上生長的厚氧化物層可以減輕這樣的問題，即另外由于隧道電容的減小和因BTBT引起的性能退化導致的問題。
雖然參考本發(fā)明的示范性實施例已經具體地示出和描述了本發(fā)明，然而本領域的技術人員應當理解，在不背離本發(fā)明的權利要求所界定的精神和范圍，可作各種形式和細節(jié)上的改變。
本發(fā)明要求于2004年4月30日在韓國專利局申請的韓國專利申請第2004-30473號的優(yōu)先權，在此，將其全體內容引入作為參考。
權利要求
1.一種制造電可擦編程只讀存儲器單元的方法。所述方法包括在半導體襯底上生長第一氧化物層；在所述第一氧化物層上形成第一導電層；通過構圖所述第一導電層和所述第一氧化物層形成第一導電圖案和隧道氧化物層，所述隧道氧化物層位于所述第一導電圖案之下；在所述襯底上和所述第一導電圖案的側壁上形成柵極氧化物層，且在所述第一導電圖案的兩側形成第二導電圖案；通過電連接所述第一導電圖案和所述第二導電圖案形成用于浮動柵極的導電層；在所述浮動柵極的導電層上形成耦合氧化物層；在所述耦合氧化物層上形成第三導電層；和通過構圖所述第三導電層、所述耦合氧化物層和所述用于浮動柵極的導電層形成選擇晶體管和控制晶體管，其中所述選擇晶體管從所述控制晶體管隔開，其中在所述隧道氧化物層上形成選擇晶體管，且所述選擇晶體管包括由選擇柵極、第一耦合氧化物圖案和第一浮動柵極形成的柵極疊層，以及其中控制晶體管包括由控制柵極、第二耦合氧化物圖案和第二浮動柵極形成的柵極疊層。
2.如權利要求1所述的方法，其中所述第一導電圖案和所述隧道氧化物層的形成包括在所述第一導電層上形成掩模層，所述掩模層界定隧道氧化物層形成區(qū)；使用所述掩模層作為氧化掩模，在所述隧道氧化物層形成區(qū)中選擇性地生長掩模氧化物層；去除所述掩模層，并使用所述掩模氧化物層作為蝕刻掩模通過蝕刻所述第一導電層形成第一導電圖案；和通過濕法蝕刻設置在所述第一導電圖案上的掩模氧化物層以及設置在襯底上的所述第一氧化物層，在所述第一導電圖案之下形成隧道氧化物層。
3.如權利要求2所述的方法，還包括在襯底中形成浮動結，其中在相應于所述浮動結的位置處界定所述隧道氧化物層形成區(qū)，且所述方法還包括在所述選擇晶體管中相對于浮動結的所述襯底部分中形成單元源極結；在所述控制晶體管的區(qū)域中的襯底中形成輕度摻雜位線結；在選擇晶體管和控制晶體管中每一個的柵極疊層的側壁上形成隔離物；和在所述輕度摻雜的位線結中相對于浮動結的襯底部分中形成重度摻雜位線結。
4.如權利要求2所述的方法，其中所述掩模氧化物層形成至大約50至300的厚度。
5.如權利要求1所述的方法，其中所述柵極氧化物層和所述第二導電圖案的形成包括在其中形成了所述隧道氧化物層的所得到的結構上形成第二氧化物層；在所述第二氧化物層上形成第二導電層；通過平坦化所述第二導電層直至暴露設置于所述第一導電圖案上的第二氧化物層，在第一導電圖案的兩側形成第二導電圖案；和通過濕法蝕刻在第一導電圖案上所暴露的第二氧化物層，在第二導電圖案和第一導電圖案之間形成柵極氧化物層。
6.如權利要求5所述的方法，其中所述柵極氧化物層的形成包括在所述第二導電圖案和所述第一導電圖案之間形成柵極氧化物層，和通過從第一導電圖案的頂表面和上側壁的部分去除所述第二氧化物層，以暴露第一導電圖案的頂表面和上側壁的部分。
7.如權利要求1所述的方法，其中所述第一氧化物層形成至大約30至100的厚度，所述第一導電層形成至大約300至1000的厚度，所述第二導電圖案形成至大約1000至2000的厚度，以及所述柵極氧化物層形成至大約100至300的厚度。
8.如權利要求1所述的方法，還包括形成附加的導電層至大約500至1500的厚度以電連接所述第一導電圖案和所述第二導電圖案。
9.如權利要求1所述的方法，其中所述掩模層由氮化硅形成。
10.如權利要求1所述的方法，其中所述第一導電層、所述第二導電圖案和所述第三導電層中每一個都由選自包括摻雜多晶硅，硅化物和其組合構成的組中的一種形成。
11.一種制造電可擦編程只讀存儲器單元的方法，所述方法包括在半導體襯底上生長第一氧化物層；在所述第一氧化物層上形成第一導電層；通過構圖所述第一導電層和所述第一氧化物層形成第一導電圖案和隧道氧化物層，所述隧道氧化物層位于所述第一導電圖案之下；在所述第一導電圖案的側壁上和所述襯底上形成柵極氧化物層；通過在所述柵極氧化物層上形成第二導電層形成用于浮動柵極的導電層，所述第二導電層與所述第一導電圖案電連接；在所述用于浮動柵極的導電層上形成耦合氧化物層；在所述耦合氧化物層上形成第三導電層；和通過構圖所述第三導電層、所述耦合氧化物層和所述用于浮動柵極的導電層形成選擇晶體管和控制晶體管，其中所述選擇晶體管從所述控制晶體管隔開，其中在所述隧道氧化物層上形成所述選擇晶體管，且所述選擇晶體管包括由選擇柵極、第一耦合氧化物圖案和第一浮動柵極形成的柵極疊層，以及其中控制晶體管包括由控制柵極、第二耦合氧化物圖案和第二浮動柵極形成的柵極疊層。
12.如權利要求11所述的方法，其中所述第一導電圖案和所述隧道氧化物層的形成包括在所述第一導電層上形成掩模層；在所述掩模層上形成光致抗蝕劑圖案以覆蓋所述隧道氧化物層形成區(qū)；使用所述光致抗蝕劑圖案作為蝕刻掩模，通過蝕刻所述掩模層和所述第一導電層形成掩模圖案和第一導電圖案；去除所述光致抗蝕劑圖案；和通過濕法蝕刻在襯底上所暴露的所述第一氧化物層，形成在所述第一導電圖案下的隧道氧化物層。
13.如權利要求12所述的方法，還包括在襯底中形成浮動結，其中在相應于所述浮動結的位置界定所述隧道氧化物層形成區(qū)，且所述方法還包括在所述選擇晶體管中相對于所述浮動結的襯底部分中形成單元源極結；在所述控制晶體管的區(qū)域中的襯底中形成輕度摻雜位線結；在所述選擇晶體管和所述控制晶體管中每一個的柵極疊層的側壁上形成隔離物；和在輕度摻雜的位線結中相對于浮動結的襯底部分中形成重度摻雜位線結。
14.如權利要求11所述的方法，其中通過熱氧化所述第一導電圖案的側壁和所述襯底進行所述柵極氧化物層的形成。
15.如權利要求11所述的方法，其中所述第一氧化物層形成至大約30至100的厚度，所述第一導電層形成至大約200至1000的厚度，所述掩模圖案形成至大約500至1000的厚度，所述柵極氧化物層形成至大約100至300的厚度，且所述第二導電層形成至大約500至1500的厚度。
16.如權利要求11所述的方法，其中所述掩模層由氮化硅形成。
17.如權利要求11所述的方法，其中所述第一導電層、所述第二導電層和所述第三導電層中每一個都由選自包括摻雜多晶硅，硅化物和其組合構成的組中的一種形成。
全文摘要
本發(fā)明公開了一種制造EEPROM單元的方法，該方法包括在半導體襯底上生長第一氧化物層；在第一氧化物層上形成第一導電層；通過構圖第一導電層和第一氧化物層形成第一導電圖案和隧道氧化物層，隧道氧化物層位于第一導電圖案下；在第一導電圖案的側壁上形成柵極氧化物層且在第一導電圖案的兩側形成第二導電圖案；通過電連接第一和第二導電圖案形成浮動柵極的導電層；在浮動柵極的導電層上形成耦合氧化物層；在耦合氧化物層上形成第三導電層；和通過構圖第三導電層、耦合氧化物層和浮動柵極的導電層形成彼此隔開的選擇晶體管和控制晶體管，其中在隧道氧化物層上形成包括柵極疊層的選擇晶體管，且控制晶體管包括柵極疊層。
文檔編號H01L29/792GK1694243SQ20051006890
公開日2005年11月9日 申請日期2005年4月27日 優(yōu)先權日2004年4月30日
發(fā)明者田喜錫, 尹勝范, 金龍?zhí)?申請人:三星電子株式會社