專利名稱：具有分層結(jié)構(gòu)的位線的半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置。更詳細(xì)地說是涉及具有分層的位線的半導(dǎo)體存儲(chǔ)器的布局方法。
背景技術(shù)：
最近，隨著在半導(dǎo)體存儲(chǔ)器中金屬氧化半導(dǎo)體(以下稱為“MOS”)晶體管尺寸的縮小，來自位線的泄漏電流增大的問題日益突出。因此采用以下對(duì)策，即在對(duì)位線進(jìn)行分層、讀寫時(shí)，通過縮小電連接在1根位線上的存儲(chǔ)單元的數(shù)量范圍，降低來自位線的泄漏電流(參考例如日本特開平7-326186號(hào)公報(bào))。另外，一旦對(duì)位線進(jìn)行分層，則位線的電容量降低，因此具有存儲(chǔ)器的存取時(shí)間快的優(yōu)點(diǎn)。
但是，一旦對(duì)位線進(jìn)行分層，則需要有選擇地使分層的位線相互連接用的選擇傳輸門。因此產(chǎn)生整個(gè)布局面積的縮小率相對(duì)于MOS晶體管的縮小率減小的問題。
以下對(duì)位線的分層進(jìn)行具體說明。通常將位線分層為通過整個(gè)1個(gè)縱列地被配置，與讀出放大器連接的全局位線、以及配置在每一個(gè)存儲(chǔ)單元陣列的局部位線。上述全局位線與上述局部位線通過根據(jù)地址選擇信號(hào)導(dǎo)通的選擇傳輸門連接。上述選擇傳輸門由一對(duì)MOS晶體管(NMOS開關(guān)晶體管和PMOS開關(guān)晶體管)組成。NMOS開關(guān)晶體管是在將數(shù)據(jù)寫入存儲(chǔ)單元時(shí)，將低電位(基準(zhǔn)電位)可靠地傳輸?shù)皆摯鎯?chǔ)單元所需要的。PMOS開關(guān)晶體管是在從存儲(chǔ)單元讀出數(shù)據(jù)時(shí)，讀出位線在電源電位附近的細(xì)微的電位變化所需要的。
上述局部位線和上述全局位線通常是由全局位線在上層，局部位線在下層的不同分層的金屬配線形成。另外，按照存儲(chǔ)單元的大小，在上述局部位線與上述全局位線之間形成相當(dāng)狹小的間隔。
在形成上述位線分層結(jié)構(gòu)的情況下，使存儲(chǔ)單元在半導(dǎo)體襯底上的存儲(chǔ)單元陣列區(qū)域形成。構(gòu)成選擇傳輸門的PMOS開關(guān)晶體管在半導(dǎo)體襯底上的N阱區(qū)域形成。構(gòu)成選擇傳輸門的NMOS開關(guān)晶體管在半導(dǎo)體襯底的P阱區(qū)域形成。
即選擇傳輸門由NMOS開關(guān)晶體管和PMOS開關(guān)晶體管組成。因此需要將各區(qū)域劃分，使NMOS開關(guān)晶體管在P阱區(qū)域形成，PMOS開關(guān)晶體管在N阱區(qū)域形成。這時(shí)，為了使NMOS開關(guān)晶體管與PMOS開關(guān)晶體管之間電氣絕緣，需要在P阱區(qū)域及N阱區(qū)域的各個(gè)邊界到在P阱區(qū)域或者N阱區(qū)域上形成的MOS晶體管的終端之間保持某一程度的距離。使NMOS開關(guān)晶體管與PMOS開關(guān)晶體管絕緣所需要的距離，對(duì)于構(gòu)成存儲(chǔ)器的MOS晶體管的尺寸逐年的縮小，已經(jīng)不太能夠縮小。因此，隨著MOS晶體管尺寸的縮小，形成NMOS開關(guān)晶體管和PMOS開關(guān)晶體管所需要的P阱區(qū)域及N阱區(qū)域的面積相對(duì)變大。其結(jié)果是，與MOS晶體管尺寸的縮小率相比，總布局面積的縮小率變小。
另外，使構(gòu)成選擇傳輸門的NMOS開關(guān)晶體管及PMOS開關(guān)晶體管在不同的阱區(qū)域形成的情況下，通常依次將P阱區(qū)域或者N阱區(qū)域配置在存儲(chǔ)單元陣列的單側(cè)。即分別將P阱區(qū)域和N阱區(qū)域的一方配置在靠近存儲(chǔ)單元陣列的一側(cè)，將P阱區(qū)域和N阱區(qū)域的另一方配置在遠(yuǎn)離存儲(chǔ)單元陣列的一側(cè)。在這種情況下，將局部位線和全局位線并行地設(shè)置在靠近存儲(chǔ)單元陣列一側(cè)配置的MOS開關(guān)晶體管的上方。因此，使該MOS開關(guān)晶體管的源極/漏極與上層的全局位線連接時(shí)，必需使下層的局部位線不成為障礙。即在迫切需要擴(kuò)大位線的間隔的情況下，總布局面積顯著增大。
這樣，在已有技術(shù)中，存在著總布局面積受到阱區(qū)域的面積和位線間隔的限制，而與MOS晶體管的尺寸的縮小率無關(guān)的問題。

發(fā)明內(nèi)容
本發(fā)明的第1方面提供一種具有包含上層分層的位線和下層分層的位線的分層結(jié)構(gòu)的位線的半導(dǎo)體裝置，該裝置具備；包含連接所述下層分層的位線的至少1個(gè)存儲(chǔ)單元陣列、以及使所述下層分層的位線與所述上層分層的位線連接用的，具有NMOS開關(guān)晶體管和PMOS開關(guān)晶體管的選擇傳輸門，所述選擇傳輸門，其所述NMOS開關(guān)晶體管以及所述PMOS開關(guān)晶體管以沿列方向夾著所述至少1個(gè)存儲(chǔ)單元陣列的狀態(tài)配置在相反的兩側(cè)。
本發(fā)明的第2方面提供一種半導(dǎo)體裝置，該裝置具備至少在列方向上設(shè)置的多個(gè)存儲(chǔ)單元陣列；具有包含分別與所述多個(gè)存儲(chǔ)單元陣列連接的多條局部位線和共同連接所述多條局部位線的，比所述多條局部位線高層次的上層分層的1條全局位線的分層結(jié)構(gòu)的位線；以及分別設(shè)置在所述1條全局位線與所述多條局部位線之間且將所述多條局部位線的任意1條與所述1條全局位線連接用的，具有NMOS開關(guān)晶體管及PMOS開關(guān)晶體管的多個(gè)選擇傳輸門，所述選擇傳輸門，其所述NMOS開關(guān)晶體管及所述PMOS開關(guān)晶體管以沿列方向夾著分別對(duì)應(yīng)的存儲(chǔ)單元陣列的狀態(tài)配置在相反的兩側(cè)。
本發(fā)明的第3方面提供一種半導(dǎo)體裝置，該裝置具備分別設(shè)置在列方向和行方向上的多個(gè)存儲(chǔ)單元陣列；分別連接所述多個(gè)存儲(chǔ)單元陣列的多條局部位線；設(shè)置在每個(gè)所述列方向上且共同連接所述多條局部位線的，位于比所述多條局部位線上層的分層的1條全局位線；并且將選擇1個(gè)存儲(chǔ)單元陣列用的地址選擇信號(hào)輸入到分別設(shè)置在所述1條全局位線與所述多條局部位線之間且使所述多條局部位線的任意1條與所述1條全局位線連接用的，具有NMOS開關(guān)晶體管和PMOS開關(guān)晶體管的多個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管和PMOS開關(guān)晶體管的各個(gè)柵極，所述多個(gè)選擇傳輸門，其所述NMOS開關(guān)晶體管及所述PMOS開關(guān)晶體管中的任意1個(gè)沿著列方向配置在分別對(duì)應(yīng)的存儲(chǔ)單元陣列一側(cè)，將其任意另一個(gè)配置在另一側(cè)。


圖1是本發(fā)明的實(shí)施方式1的具有分層的位線的半導(dǎo)體存儲(chǔ)器的電路結(jié)構(gòu)圖。
圖2是圖1中所示的半導(dǎo)體存儲(chǔ)器的概略布局圖。
圖3是圖1中所示的半導(dǎo)體存儲(chǔ)器的布局的一例的部分透視的平面圖。
圖4是對(duì)圖1中所示的半導(dǎo)體存儲(chǔ)器的布局的另一例進(jìn)行部分透視的平面圖。
圖5是本發(fā)明實(shí)施方式2的具有分層位線的半導(dǎo)體存儲(chǔ)器的電路結(jié)構(gòu)圖。
圖6是圖5中所示的半導(dǎo)體存儲(chǔ)器的概略布局圖。
具體實(shí)施例方式
實(shí)施方式1
圖1示出本發(fā)明實(shí)施方式1的具有分層的位線的半導(dǎo)體存儲(chǔ)器的電路結(jié)構(gòu)。而且，這里以靜態(tài)隨機(jī)訪問存儲(chǔ)器(以下稱為“SRAM”)為例，示出1縱列份額的結(jié)構(gòu)。
圖1中，沿列向?qū)⒍鄠€(gè)存儲(chǔ)單元陣列11配置在半導(dǎo)體襯底(后文闡述)上。將規(guī)定個(gè)數(shù)的存儲(chǔ)單元(CELL)13設(shè)置在各個(gè)存儲(chǔ)單元陣列11上。另外，分別將局部位線對(duì)LBL、LBLB連接到各個(gè)存儲(chǔ)單元陣列11。局部位線對(duì)LBL、LBLB是在各個(gè)存儲(chǔ)單元13之間讀寫單元數(shù)據(jù)用的位線。
上述局部位線對(duì)LBL、LBLB分別通過選擇傳輸門15a、15b共同連接到全局位線對(duì)GBL、GBLB。全局位線對(duì)GBL、GBLB是在每個(gè)縱列上設(shè)置的位線。通過列選擇電路17a、17b，將各縱列的全局位線對(duì)GBL、GBLB共同連接到讀出放大器(S/A)19。上述局部位線對(duì)LBL、LBLB以及上述全局位線對(duì)GBL、GBLB，全局位線對(duì)GBL、GBLB利用上層的不同分層的金屬配線并行設(shè)置，局部位線對(duì)LBL、LBLB利用下層的不同分層的金屬配線并行設(shè)置。
上述選擇傳輸門15a由NMOS開關(guān)晶體管SNa和PMOS開關(guān)晶體管SPa組成。上述選擇傳輸門15b由NMOS開關(guān)晶體管SNb和PMOS開關(guān)晶體管SPb組成。選擇傳輸門15a、15b根據(jù)提供給NMOS開關(guān)晶體管SNa、SNb以及PMOS開關(guān)晶體管SPa、SPb的各柵極的地址選擇信號(hào)導(dǎo)通或不導(dǎo)通。例如，若激活地址選擇信號(hào)XA、/XA，則與該地址選擇信號(hào)XA、/XA對(duì)應(yīng)的選擇傳輸門15a、15b則處于導(dǎo)通狀態(tài)。以此使與該地址選擇信號(hào)XA、/XA對(duì)應(yīng)的存儲(chǔ)單元陣列11的局部位線對(duì)LBL、LBLB與全局位線對(duì)GBL、GBLB電連接。同樣，若激活地址選擇信號(hào)XB、/XB，則與該地址選擇信號(hào)XB、/XB對(duì)應(yīng)的選擇傳輸門15a、15b則處于導(dǎo)通狀態(tài)。以此使與該地址選擇信號(hào)XB、/XB對(duì)應(yīng)的存儲(chǔ)單元陣列11的局部位線對(duì)LBL、LBLB與全局位線對(duì)GBL、GBLB電連接。
本實(shí)施方式的情況下，分別將構(gòu)成各選擇傳輸門15a、15b的NMOS開關(guān)晶體管SNa、SNb配置在存儲(chǔ)單元陣列11的一側(cè)，將構(gòu)成各選擇傳輸門15a、15b的PMOS開關(guān)晶體管SPa、SPb配置在存儲(chǔ)單元陣列11的另一側(cè)。
更具體地說是通過構(gòu)成選擇傳輸門15a的NMOS開關(guān)晶體管SNa分別將各局部位線LBL的一端共同連接到全局位線GBL。通過構(gòu)成選擇傳輸門15a的PMOS開關(guān)晶體管SPa分別將各局部位線LBL的另一端共同連接到全局位線GBL。另一方面，通過構(gòu)成選擇傳輸門15b的NMOS開關(guān)晶體管SNb分別將各局部位線LBLB的一端共同連接到全局位線GBLB。通過構(gòu)成選擇傳輸門15b的PMOS開關(guān)晶體管SPb分別將各局部位線LBLB的另一端共同連接到全局位線GBLB。
而且分別將PMOS負(fù)載晶體管對(duì)LLP連接到上述局部位線LBL、LBLB。將負(fù)載控制信號(hào)LOAD輸入各PMOS負(fù)載晶體管對(duì)LLP的柵極。而且，分別將各PMOS負(fù)載晶體管對(duì)LLP的源極/漏極中的一個(gè)連接到上述局部位線LBL、LBLB。分別將各PMOS負(fù)載晶體管對(duì)LLP的源極/漏極中的另一個(gè)連接到電源供給線上。這樣，使各PMOS負(fù)載晶體管對(duì)LLP在讀出上述存儲(chǔ)單元13的單元數(shù)據(jù)之前將各局部位線對(duì)LBL、LBLB充電到電源電位。
與此對(duì)應(yīng)，分別將PMOS負(fù)載晶體管對(duì)GLP連接到上述局部位線GBL、GBLB。將負(fù)載控制信號(hào)LOAD輸入各PMOS負(fù)載晶體管對(duì)GLP的柵極。而且，分別各PMOS負(fù)載晶體管對(duì)GLP的源極/漏極中的一個(gè)連接到上述局部位線GBL、GBLB，分別將各PMOS負(fù)載晶體管對(duì)GLP的源極/漏極中的另一個(gè)連接到電源供給線上。以此使各PMOS負(fù)載晶體管對(duì)GLP在讀出上述存儲(chǔ)單元13的單元數(shù)據(jù)之前將各自的局部位線對(duì)GBL、GBLB充電到電源電位。
再者，實(shí)際半導(dǎo)體存儲(chǔ)器中，將圖1所示的1列份額的結(jié)構(gòu)設(shè)置接近行方向，形成具有多個(gè)縱列的結(jié)構(gòu)。
圖2示出圖1中所示的半導(dǎo)體存儲(chǔ)器的概略布局。如圖2所示，沿列方向有選擇地將多個(gè)存儲(chǔ)單元陣列區(qū)域1a設(shè)置在半導(dǎo)體襯底1的表面部。在多個(gè)存儲(chǔ)單元陣列區(qū)域1a的相互之間，分別將P阱區(qū)域1b設(shè)置在各個(gè)存儲(chǔ)單元陣列1a的一側(cè)。分別將N阱區(qū)域1c設(shè)置在各存儲(chǔ)單元陣列1a的另一側(cè)。
在這樣的構(gòu)成中，上述存儲(chǔ)單元陣列11形成于存儲(chǔ)器陣列區(qū)域1a內(nèi)。又使構(gòu)成上述選擇傳輸門15a、15b的NMOS開關(guān)晶體管SNa、SNb在P阱區(qū)域1b內(nèi)形成。另一方面，使構(gòu)成上述選擇傳輸門15a、15b的PMOS開關(guān)晶體管SPa、SPb在N阱區(qū)域1c內(nèi)形成。同樣，使上述PMOS負(fù)載晶體管對(duì)LLP在N槽1c內(nèi)形成。但是，形成上述PMOS負(fù)載晶體管對(duì)GLP的N阱區(qū)域在圖2中未示出。
圖3具體示出上述構(gòu)成的半導(dǎo)體存儲(chǔ)器的布局方法。而且，這里以1列份額的構(gòu)成中的與1個(gè)存儲(chǔ)單元陣列11對(duì)應(yīng)的部分為例(參考例如圖1(A))示出。另外，省略該部分(A)的存儲(chǔ)單元陣列11的布局。
即在圖3中，使成為有效區(qū)域(N導(dǎo)電型)的第1、第2擴(kuò)散區(qū)域21、22在P阱區(qū)域1b的表面部形成。上述第1擴(kuò)散層區(qū)域21具有成為源極/漏極的擴(kuò)散層區(qū)域21a、21b。另外，通過柵極絕緣膜23a將由多晶硅構(gòu)成的柵極24a設(shè)置在上述第1擴(kuò)散層21a、21b相互對(duì)應(yīng)的上述第1擴(kuò)散層區(qū)域21的上部。在與上述局部位線對(duì)LBL、LBLB以及上述全局位線對(duì)GBL、GBLB并行的方向上設(shè)置該柵極24a。這樣形成構(gòu)成上述選擇傳輸門15a的上述NMOS開關(guān)晶體管SNa。
還有，通過接觸層25a分別將第1層金屬配線26a、26a連接到上述擴(kuò)散層21a、21b。通過接觸層27a將作為第2層(下層)的金屬配線的局部位線LBL的一端連接到上述第1層的金屬配線26a、26a中的與上述擴(kuò)散層21a對(duì)應(yīng)的上述第1層金屬配線26a。另一方面，通過接觸層27a將第2層的金屬配線28a連接到與上述擴(kuò)散層21b對(duì)應(yīng)的上述第1層的金屬配線26a。通過接觸層29a將作為第3層(上層)的金屬配線的全局位線GBL連接到該第2層的金屬配線28a。
同樣，所述第2擴(kuò)散層區(qū)域22具有成為源極/漏極的擴(kuò)散層22a、22b。另外，通過柵極(gate)絕緣膜23b將由多晶硅構(gòu)成的柵極24b設(shè)置在上述擴(kuò)散層22a、22b相互對(duì)應(yīng)的上述第2擴(kuò)散層區(qū)域22的上部。在與上述局部位線對(duì)LBL、LBLB以及上述全局位線對(duì)GBL、GBLB并行的方向上設(shè)置上述柵極24b。這樣形成構(gòu)成上述選擇傳輸門15b的上述NMOS開關(guān)晶體管SNb。
還有，通過接觸層25b分別將第1層的金屬配線26b、26b連接到上述擴(kuò)散層22a、22b。通過接觸層27b將作為第2層(下層)的金屬配線的局部位線LBLB的一端連接到上述第1層的金屬配線26b、26b中的與上述擴(kuò)散層22a對(duì)應(yīng)的上述第1層金屬配線26b。另一方面，通過接觸層27b將第2層的金屬配線28b連接到與上述擴(kuò)散層22b對(duì)應(yīng)的上述第1層的金屬配線26b。通過接觸層29b將作為第3層(上層)的金屬配線的全局位線GBLB連接到該第2層的金屬配線28b。
另外，將地址選擇信號(hào)線26c設(shè)置在上述第1、第2擴(kuò)散層區(qū)域21、22和上述存儲(chǔ)單元陣列11的相反一側(cè)的上述P阱區(qū)域1b的端部之間。利用第1層金屬配線在與上述柵極24a、24b垂直的方向上設(shè)置該地址選擇信號(hào)線26c。然后，分別通過接觸層25c、25c將上述地址選擇信號(hào)線26c共同連接到上述柵極24a、24b。這樣，將地址選擇信號(hào)XB提供給上述選擇傳輸門15a、15b的上述NMOS開關(guān)晶體管SNa、SNb的各個(gè)柵極。
與此相對(duì)，在N阱區(qū)域1c形成上述選擇傳輸門15a、15b的PMOS開關(guān)晶體管SPa、SPb以及上述PMOS負(fù)載晶體管對(duì)LLP。也就是使成為有效區(qū)域(P導(dǎo)電型)的第1～第4擴(kuò)散區(qū)域31、32、41、42在上述N阱區(qū)域1c的表面部形成。上述第1擴(kuò)散層區(qū)域31具有成為源極/漏極的擴(kuò)散層區(qū)域31a、31b。另外，通過柵極絕緣膜33a將由多晶硅構(gòu)成的柵極34a設(shè)置在上述擴(kuò)散層31a、31b相互對(duì)應(yīng)的上述第1擴(kuò)散層區(qū)域31的上部。在與上述局部位線對(duì)LBL、LBLB以及上述全局位線對(duì)GBL、GBLB并行的方向上設(shè)置上述柵極34a。這樣，形成構(gòu)成上述選擇傳輸門15a的上述PMOS開關(guān)晶體管SPa。
還有，通過接觸層35a分別將第1層的金屬配線36a、36a連接到上述擴(kuò)散層31a、31b。通過接觸層37a將作為第2層(下層)的金屬配線的局部位線LBL的另一端連接到上述第1層的金屬配線36a、36a中的與上述擴(kuò)散層31a對(duì)應(yīng)的上述第1層金屬配線36a。另一方面，通過接觸層37a將第2層的金屬配線38a連接到與上述擴(kuò)散層31b對(duì)應(yīng)的上述第1層的金屬配線36a。通過接觸層39a將作為第3層(上層)的金屬配線的全局位線GBL連接到該第2層的金屬配線38a。
同樣，所述第2擴(kuò)散層區(qū)域32具有成為源極/漏極的擴(kuò)散層32a、32b。另外，通過柵極絕緣膜33b將由多晶硅構(gòu)成的柵極34b設(shè)置在上述擴(kuò)散層32a、32b相互對(duì)應(yīng)的上述第2擴(kuò)散層區(qū)域32b的上部。在與上述局部位線對(duì)LBL、LBLB以及上述全局位線對(duì)GBL、GBLB并行的方向上設(shè)置上述柵極34b。這樣，形成構(gòu)成上述選擇傳輸門15b的上述PMOS開關(guān)晶體管SPb。
還有，通過接觸層35b分別將第1層的金屬配線36b、36b連接到上述擴(kuò)散層32a、32b。通過接觸層37b將作為第2層(下層)的金屬配線的局部位線LBLB的另一端連接到上述第1層的金屬配線36b、36b中的與上述擴(kuò)散層32a對(duì)應(yīng)的上述第1層金屬配線36b。另一方面，通過接觸層37b將第2層的金屬配線38b連接到與上述擴(kuò)散層32b對(duì)應(yīng)的上述第1層的金屬配線36b。通過接觸層39b將作為第3層(上層)的金屬配線的全局位線GBLB連接到該第2層的金屬配線38b。
另外，將地址選擇信號(hào)線36c設(shè)置在上述第1、第2擴(kuò)散層區(qū)域31、32和上述存儲(chǔ)單元陣列11的相反一側(cè)的上述N阱區(qū)域1c的端部之間。利用第1層金屬配線在與上述柵極34a、34b垂直的方向上設(shè)置所述地址選擇信號(hào)線36c。然后，分別通過接觸層35c、35c將上述地址選擇信號(hào)線36c共同連接到上述柵極34a、34b。這樣，將地址選擇信號(hào)/XB提供給上述選擇傳輸門15a、15b的上述PMOS開關(guān)晶體管SPa、SPb的各個(gè)柵極。
另一方面，在上述第1、第2擴(kuò)散層區(qū)域31、32與上述存儲(chǔ)單元陣列11側(cè)的上述N阱區(qū)域1c的端部之間，設(shè)置上述第3、第4擴(kuò)散層區(qū)域41、42。所述第3擴(kuò)散層區(qū)域41具有成為源極/漏極的擴(kuò)散層41a、41b。另外，通過漏極絕緣膜43b將由多晶硅構(gòu)成的柵極44a設(shè)置在上述擴(kuò)散層41a、41b相互對(duì)應(yīng)的上述第3擴(kuò)散層區(qū)域41的上部。同樣，所述第4擴(kuò)散層區(qū)域42具有成為源極/漏極的擴(kuò)散層42a、42b。另外，通過漏極絕緣膜43b將由多晶硅組成的柵極44b設(shè)置在上述擴(kuò)散層41a、41b相互對(duì)應(yīng)的上述第4擴(kuò)散層區(qū)域42的上部。在與上述局部位線對(duì)LBL、LBLB以及上述全局位線對(duì)GBL、GBLB并行的方向上設(shè)置各柵極44a、44b。這樣，構(gòu)成上述PMOS負(fù)載晶體管對(duì)LLP。
還有，通過接觸層45a將第1層的金屬配線46a連接到上述擴(kuò)散層41a。通過接觸層47a將作為第2層(下層)的金屬配線的局部位線LBL連接到該第1層的金屬配線46a。另一方面，通過接觸層45b將第1層的金屬配線46b連接到上述擴(kuò)散層42a。通過接觸層47b將作為第2層(下層)的金屬配線的局部位線LBLB連接到該第1層金屬配線46b。另一方面，分別將由第1層金屬配線構(gòu)成的電源供給線46c共同連接到上述擴(kuò)散層41b、42b。
另外，在上述第3、第4擴(kuò)散層區(qū)域41、42與上述存儲(chǔ)單元陣列11側(cè)的上述N阱區(qū)域1c的端部之間設(shè)置負(fù)載控制信號(hào)線46d。該負(fù)載控制信號(hào)線46d利用第1層金屬配線配設(shè)在與上述柵極44a、44b垂直的方向上。然后，分別通過接觸層45d、45d，將上述負(fù)載控制信號(hào)線46d共同連接到上述柵極44a、44b。這樣，將負(fù)載控制信號(hào)LOAD提供給上述PMOS負(fù)載晶體管對(duì)LLP的各個(gè)柵極。
在采用這樣的構(gòu)成的情況下，構(gòu)成選擇傳輸門15a、15b的MOS開關(guān)晶體管SNa、SNb以及PMOS開關(guān)晶體管SPa、SPb的源極/漏極的一端分別成為局部位線LBL、LBLB的終端。因此，不將全局位線對(duì)GBL、GBLB和局部位線LBL、LBLB設(shè)置在NMOS開關(guān)晶體管SNa、SNb以及PMOS開關(guān)晶體管SPa、SPb的上方。所以，分別使作為上層金屬配線的全局位線對(duì)GBL、GBLB與NMOS開關(guān)晶體管SNa、SNb以及PMOS開關(guān)晶體管SPa、SPb的源極/漏極的一端連接時(shí)，可以避免作為下層金屬配線的局部位線對(duì)LBL、LBLB成為障礙。因此，容易進(jìn)行配線，無需確?？煽康厥谷治痪€對(duì)GBL、GBLB與局部位線LBL、LBLB接觸用的多余的面積。其結(jié)果是，可以謀求提高位線的配線布局的效率，從而可以防止布局面積的增大。
再者，1列份額的構(gòu)成中，在讀出單元數(shù)據(jù)時(shí)，讀出在離讀出放大器19最遠(yuǎn)的存儲(chǔ)單元陣列11內(nèi)的存儲(chǔ)單元13的單元數(shù)據(jù)最需要時(shí)間。因此離讀出放大器19最遠(yuǎn)的存儲(chǔ)單元陣列11的選擇傳輸門15a、15b在該存儲(chǔ)單元陣列11的靠近讀出放大器19的一側(cè)配置PMOS開關(guān)晶體管SPa、SPb。構(gòu)成選擇傳輸門15a、15b的NMOS開關(guān)晶體管SNa、SNb及PMOS開關(guān)晶體管SPa、SPb中的PMOS開關(guān)晶體管SPa、SPb，在讀出單元數(shù)據(jù)時(shí)擔(dān)負(fù)更重要的作用。因此，通過將PMOS開關(guān)晶體管SPa、SPb配置在靠近的讀出放大器19的一側(cè)，可以縮短讀出來自存儲(chǔ)單元13的存儲(chǔ)單元數(shù)據(jù)時(shí)所需要的時(shí)間。
另外，如圖3所示，上述實(shí)施方式1中對(duì)形成分別在存儲(chǔ)單元11的相反一側(cè)的P阱區(qū)域1b的端部與擴(kuò)散層區(qū)域21、22之間設(shè)置地址選擇信號(hào)線26c、以及在存儲(chǔ)單元11的相反一側(cè)的N阱區(qū)域1c的端部與擴(kuò)散層區(qū)域31、32之間設(shè)置地址選擇信號(hào)線36c的結(jié)構(gòu)的情況進(jìn)行了說明。但并非局限于此，也可以是形成分別在存儲(chǔ)單元11一側(cè)的P阱區(qū)域1b的端部與擴(kuò)散層區(qū)域21、22之間設(shè)置地址選擇信號(hào)線26c，以及在存儲(chǔ)單元11一側(cè)的N阱區(qū)域1c的端部與擴(kuò)散層區(qū)域31、32之間設(shè)置地址選擇信號(hào)線36c的結(jié)構(gòu)，如圖4所示。
實(shí)施方式2圖5示出本發(fā)明的實(shí)施方式2的具有分層位線的半導(dǎo)體存儲(chǔ)器的電路結(jié)構(gòu)。而且，這里以SRAM為例，示出1列份額的結(jié)構(gòu)。另外，對(duì)與圖1相同的部分標(biāo)注相同的符號(hào)，省略詳細(xì)說明。
本實(shí)施方式中，在例如1列份額的結(jié)構(gòu)中，將每個(gè)存儲(chǔ)單元陣列11上設(shè)置的各選擇傳輸門15a、15b配置成使PMOS開關(guān)晶體管SPa、SPb之間、或者NMOS開關(guān)晶體管SNa、SNb之間相互鄰接。
圖6表示圖5中所示的半導(dǎo)體存儲(chǔ)器的概略布局。如圖6所示，沿縱向有選擇地將多個(gè)存儲(chǔ)單元陣列區(qū)域1a設(shè)置在半導(dǎo)體襯底1的表面部。然后，在多個(gè)存儲(chǔ)單元陣列區(qū)域1a的相互之間，將P阱區(qū)域1b設(shè)置在例如1個(gè)存儲(chǔ)單元陣列1a的一側(cè)。另外，將N阱區(qū)域1c設(shè)置在該存儲(chǔ)單元陣列1a的另一側(cè)。與此對(duì)應(yīng)，將N阱區(qū)域1c設(shè)置在與上述1個(gè)存儲(chǔ)單元陣列區(qū)域1a鄰接的例如另一個(gè)存儲(chǔ)單元陣列區(qū)域1a的一側(cè)。又將P阱區(qū)域1c設(shè)置在該存儲(chǔ)單元陣列區(qū)域1a的另一側(cè)。也就是分別鄰接地交替配置與各存儲(chǔ)單元陣列區(qū)域1a對(duì)應(yīng)的N阱區(qū)域1c以及P阱區(qū)域1b。
在采用這樣的構(gòu)成的情況下，可以分別將鄰接的選擇傳輸門15a、15b的各PMOS開關(guān)晶體管SPa、SPb以及NMOS開關(guān)晶體管SNa、SNb靠近配置。即分別將鄰接的擇傳輸柵極15a、15b的各PMOS開關(guān)晶體管SPa、SPb配置在同一N阱區(qū)域1c、將各NMOS開關(guān)晶體管SNa、SNb配置在同一P阱區(qū)域。這樣，如實(shí)施方式1的情況那樣，可以縮小整個(gè)布局的面積，無需使N阱區(qū)域1c與P阱區(qū)域1b之間、以及NMOS開關(guān)晶體管SNa、SNb與PMOS開關(guān)晶體管SPa、SPb之間電絕緣相應(yīng)需要的面積。
再者，本實(shí)施方式中，離讀出放大器19最遠(yuǎn)的存儲(chǔ)單元陣列11的選擇傳輸門15a、15b最好將PMOS開關(guān)晶體管SPa、SPb配置在其存儲(chǔ)單元陣列11的靠近讀出放大器19的一側(cè)。
另外，在第1、第2實(shí)施方式中，以多個(gè)列上共同設(shè)置讀出放大器作為具有分層的位線的半導(dǎo)體存儲(chǔ)器的情況為例進(jìn)行了說明。但并非局限于此，也可以在例如每個(gè)列上設(shè)置讀出放大器所形成的結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器以及將讀出放大器僅設(shè)置在全局位線對(duì)GBL、GBLB的一個(gè)上而形成的所謂單端構(gòu)造的半導(dǎo)體存儲(chǔ)器上使用。
又，預(yù)充電電位也可以是例如VDD/2、VSS等電源電位以外的電位。尤其是預(yù)充電電位選擇為VSS的情況下，負(fù)載晶體管最好是NMOS型。另外，最好是將NMOS開關(guān)晶體管配置在靠近讀出放大器的一側(cè)。
另外，半導(dǎo)體存儲(chǔ)器并非局限于SRAM，動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(DRAM)等具有分層的位線的各種半導(dǎo)體存儲(chǔ)器也同樣適用本發(fā)明容易在對(duì)已有技術(shù)添加附加優(yōu)點(diǎn)和修正之后產(chǎn)生。因此，本發(fā)明其實(shí)施方式范圍廣泛，并非局限于特殊細(xì)節(jié)和在這里示出和描述的具有代表性的根據(jù)以上所述，在不脫離權(quán)利要求書及其等價(jià)技術(shù)規(guī)定的本發(fā)明的總發(fā)明思想的精神和范圍的情況下可以有各種變化。
權(quán)利要求
1.一種半導(dǎo)體裝置，具有包含上層分層的位線和下層分層的位線的分層結(jié)構(gòu)的位線，其特征在于，具備包含連接所述下層分層的位線的至少1個(gè)存儲(chǔ)單元陣列、以及使所述下層分層的位線與所述上層分層的位線連接用的，具有NMOS開關(guān)晶體管和PMOS開關(guān)晶體管的選擇傳輸門，所述選擇傳輸門，其所述NMOS開關(guān)晶體管以及所述PMOS開關(guān)晶體管以沿列方向夾著所述至少1個(gè)存儲(chǔ)單元陣列的狀態(tài)配置在相反的兩側(cè)。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，將選擇所述至少1個(gè)存儲(chǔ)器單元陣列用的地址選擇信號(hào)輸入到所述NMOS開關(guān)晶體管以及所述PMOS開關(guān)晶體管的各自的柵極。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述下層分層的位線的一端利用所述NMOS開關(guān)晶體管形成終端，所述下層分層的位線的另一端利用PMOS開關(guān)晶體管形成終端。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，還具有連接所述上層分層的位線的至少1個(gè)讀出放大器，將所述PMOS開關(guān)晶體管配置在靠近所述至少1個(gè)存儲(chǔ)器單元陣列的讀出放大器的一側(cè)。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，分別將控制下層分層的位線的電位以及所述上層分層的位線的電位用的PMOS負(fù)載晶體管連接于所述下層分層的位線以及所述上層分層的位線。
6.一種半導(dǎo)體裝置，其特征在于，具備至少在列方向上設(shè)置的多個(gè)存儲(chǔ)單元陣列；具有包含分別與所述多個(gè)存儲(chǔ)單元陣列連接的多條局部位線和共同連接所述多條局部位線的，比所述多條局部位線高層次的上層分層的1條全局位線的分層結(jié)構(gòu)的位線；以及分別設(shè)置在所述1條全局位線與所述多條局部位線之間、且將所述多條局部位線的任意1條與所述1條全局位線連接用的，具有NMOS開關(guān)晶體管及PMOS開關(guān)晶體管的多個(gè)選擇傳輸門，所述選擇傳輸門，其所述NMOS開關(guān)晶體管及所述PMOS開關(guān)晶體管以沿列方向夾著分別對(duì)應(yīng)的存儲(chǔ)單元陣列的狀態(tài)配置在相反的兩側(cè)。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，將選擇1個(gè)存儲(chǔ)器單元陣列用的地址選擇信號(hào)輸入到所述NMOS開關(guān)晶體管及所述PMOS開關(guān)晶體管的各自的柵極上。
8.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，所述多條局部位線的一端利用所述NMOS開關(guān)晶體管形成終端，所述多條局部位線的另一端利用PMOS開關(guān)晶體管形成終端。
9.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，還具有連接所述1條全局位線的至少1個(gè)讀出放大器，在所述多個(gè)存儲(chǔ)器單元陣列中配置在離所述至少1個(gè)讀出放大器最遠(yuǎn)的位置上的存儲(chǔ)單元陣列的靠近讀出放大器的一側(cè)，配置所述PMOS開關(guān)晶體管。
10.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，將所述多個(gè)選擇傳輸門配置成使一個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管與另一個(gè)選擇傳輸門的所述PMOS開關(guān)晶體管鄰近。
11.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，在形成所述PMOS開關(guān)晶體管的N阱區(qū)域中，分別形成使控制所述多條局部位線的電位用的PMOS負(fù)載晶體管。
12.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，將所述多個(gè)選擇傳輸門配置成一個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管與另一個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管鄰接，或者一個(gè)選擇傳輸門的所述PMOS開關(guān)晶體管與另一個(gè)選擇傳輸門的所述PMOS開關(guān)晶體管鄰接。
13.如權(quán)利要求12所述的半導(dǎo)體裝置，其特征在于，在同一P阱區(qū)域形成所述一個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管及所述另一個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管，在同一N阱區(qū)域形成所述一個(gè)選擇傳輸門的所述PMOS開關(guān)晶體管及所述另一個(gè)選擇傳輸門的所述PMOS開關(guān)晶體管。
14.如權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于，所述同一N阱區(qū)域中還形成分別控制所述下層分層的多條局部位線的電位用的PMOS負(fù)載晶體管。
15.一種半導(dǎo)體裝置，其特征在于，具備分別設(shè)置在列方向和行方向上的多個(gè)存儲(chǔ)單元陣列；分別連接所述多個(gè)存儲(chǔ)單元陣列的多條局部位線；設(shè)置在每個(gè)所述列方向上且共同連接所述多條局部位線的，位于比所述多條局部位線上層的分層的1條全局位線；并且將選擇1個(gè)存儲(chǔ)單元陣列用的地址選擇信號(hào)輸入到分別設(shè)置在所述1條全局位線與所述多條局部位線之間、且使所述多條局部位線的任意1條與所述1條全局位線連接用的，具有NMOS開關(guān)晶體管和PMOS開關(guān)晶體管的多個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管和PMOS開關(guān)晶體管的各個(gè)柵極，所述多個(gè)選擇傳輸門，其所述NMOS開關(guān)晶體管及所述PMOS開關(guān)晶體管中的任意1個(gè)沿著列方向配置在分別對(duì)應(yīng)的存儲(chǔ)單元陣列一側(cè)，將任意另一個(gè)配置在另一側(cè)。
16.如權(quán)利要求15所述的半導(dǎo)體裝置，其特征在于，所述多條局部位線的一端利用所述NMOS開關(guān)晶體管形成終端，所述多個(gè)局部位線的另一端利用PMOS開關(guān)晶體管形成終端。
17.如權(quán)利要求15所述的半導(dǎo)體裝置，其特征在于，還具有連接所述1條全局位線的至少1個(gè)讀出放大器，將所述PMOS開關(guān)晶體管配置在靠近所述多個(gè)存儲(chǔ)單元陣列中離所述至少1個(gè)讀出放大器最遠(yuǎn)的位置上配置的存儲(chǔ)單元陣列的讀出放大器的一側(cè)。
18.如權(quán)利要求15所述的半導(dǎo)體裝置，其特征在于，將所述多個(gè)選擇傳輸門設(shè)置成使一個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管與另一個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管鄰接，或者一個(gè)選擇傳輸門的所述PMOS開關(guān)晶體管與另一個(gè)選擇傳輸門的所述PMOS開關(guān)晶體管鄰接。
19.如權(quán)利要求18所述的半導(dǎo)體裝置，其特征在于，在同一P阱區(qū)域形成所述一個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管及所述另一個(gè)選擇傳輸門的所述NMOS開關(guān)晶體管，在同一N阱區(qū)域形成所述一個(gè)選擇傳輸門的所述PMOS開關(guān)晶體管及所述另一個(gè)選擇傳輸門的所述PMOS開關(guān)晶體管。
20.如權(quán)利要求19所述的半導(dǎo)體裝置，其特征在于，在所述同一N阱區(qū)域還形成分別將所述多條局部位線的電位提高到規(guī)定電位用的PMOS負(fù)載晶體管。
全文摘要
本發(fā)明揭示一種具有包含上層分層的位線和下層分層的位線的分層結(jié)構(gòu)的位線的半導(dǎo)體裝置，該裝置具備連接所述下層分層的位線的至少1個(gè)存儲(chǔ)單元陣列、以及使所述下層分層的位線與所述上層分層的位線連接用的，具有NMOS開關(guān)晶體管和PMOS開關(guān)晶體管的選擇傳輸門。該裝置還將所述選擇傳輸門配置為，其所述NMOS開關(guān)晶體管及所述PMOS開關(guān)晶體管以沿列方向夾著所述至少1個(gè)存儲(chǔ)單元陣列的狀態(tài)配置在相反的兩側(cè)。
文檔編號(hào)H01L27/10GK1722440SQ200510084718
公開日2006年1月18日 申請(qǐng)日期2005年7月12日 優(yōu)先權(quán)日2004年7月14日
發(fā)明者武山泰久, 平林修 申請(qǐng)人:株式會(huì)社東芝