專利名稱：非揮發(fā)性記憶體的制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種記憶體的制造方法，且特別是有關(guān)于一種非揮發(fā)性記憶體的制造方法。
背景技術(shù)：
記憶體，顧名思義便是用以儲存資料或數(shù)據(jù)的半導(dǎo)體元件。當(dāng)電腦微處理器的功能越來越強，軟件所進行的程式與運算越來越龐大時，記憶體的需求也就越來越高，為了制造容量大且便宜的記憶體以滿足這種需求的趨勢，制作記憶體元件的技術(shù)與制程，已成為半導(dǎo)體科技持續(xù)往高積集度挑戰(zhàn)的驅(qū)動力。
在各種記憶體產(chǎn)品中，具有可進行多次資料的存入、讀取或抹除等動作，且存入的資料在斷電后也不會消失的優(yōu)點的非揮發(fā)性記憶體，已成為個人電腦和電子設(shè)備所廣泛采用的一種記憶體元件。
圖1A至圖1E所繪示為習(xí)知一種非揮發(fā)性記憶體元件的制造流程的剖面示意圖。
首先，請參照圖1A，提供一基底100，此基底100中已形成有溝渠隔離結(jié)構(gòu)(未繪示)而定義出主動區(qū)。接著，在基底100上形成一層氧化硅層102。然后，在氧化硅層102上形成一層第一多晶硅層(poly1)104，在第一多晶硅層104上形成一層氮化硅層106。
之后，請參照圖1B，于氮化硅層106上形成一圖案化的光阻層(未繪示)，并以圖案化的光阻層為罩幕，圖案化氮化硅層106，以形成氮化硅層106a。于去除圖案化的光阻層之后，再以氮化硅層106a為罩幕，對第一多晶硅層104進行蝕刻制程，以形成第一多晶硅層104a。
接著，請參照圖1C，以氮化硅層106a為罩幕，于基底100中形成多個源極/汲極區(qū)108。然后，以高密度電漿化學(xué)氣相沉積法(HDP-CVD)于基底100上形成一層介電層110。
隨后，請參照圖1D，進行一平坦化制程，以移除部分介電層110至露出氮化硅層106a的頂角。然后，再進行一濕式蝕刻制程，以移除部分介電層110，以于源極/汲極區(qū)108上方形成介電層110a。之后，移除氮化硅層106a。
繼之，請參照圖1E，于基底100上方形成第二多晶硅層(poly3)112，其中第二多晶硅層112與第一多晶硅層104a垂直交錯，以當(dāng)做是記憶體元件的字元線(word line)。之后，更可進行習(xí)知的非揮發(fā)性記憶體的相關(guān)制程，關(guān)于這些制程為熟知此技藝者所周知，因此于此不再贅述。
然而，在上述形成非揮發(fā)性記憶體元件的制程具有下述的問題在定義第一多晶硅層104的步驟中，常因蝕刻制程誤差或控制不易等問題造成多晶硅殘留(residue)，而使得所形成的第一多晶硅層104a為傾斜輪廓(taper profile)(如圖1B所示的箭頭113)。如此一來，于后續(xù)形成第二多晶硅層112(字元線)時，則字元線與字元線之間會產(chǎn)生一橋接(bridge)現(xiàn)象，而引起漏電流(current leakage)使元件的可靠度(reliability)降低。
除此之外，蝕刻制程中的副產(chǎn)物殘留的問題(如圖1B所示的箭頭114)，會導(dǎo)致在后續(xù)蝕刻介電層110的制程中，蝕刻劑對蝕刻副產(chǎn)物及氧化層102反應(yīng)而形成貫穿氧化硅層102的孔隙(如圖1D所示的箭頭116)。因此，在接著形成第二多晶硅層112(字元線)時，會造成第二多晶硅層112(字元線)填入孔隙中(如圖1E所示的箭頭118)，而使得第二多晶硅層112(字元線)與基底100電性不正常連接，進而導(dǎo)致元件短路，而致使元件失效，影響產(chǎn)品良率。

發(fā)明內(nèi)容
本發(fā)明的目的就是在提供一種非揮發(fā)性記憶體的制造方法，能夠避免因多晶硅殘留而造成的種種問題，而導(dǎo)致元件短路，進而影響產(chǎn)品良率。
本發(fā)明提出一種非揮發(fā)性記憶體的制造方法，是先于基底上依序形成第一介電層與虛擬閘極層。然后，定義虛擬閘極層以形成多個虛擬閘極。接著，以虛擬閘極為罩幕，于基底中形成一摻雜區(qū)。之后，于對應(yīng)摻雜區(qū)的第一介電層上形成第二介電層。繼之，移除虛擬閘極層，暴露出部分第一介電層表面。隨后，于基底上方形成一導(dǎo)體層，以覆蓋第二介電層與第一介電層。
依照本發(fā)明的實施例所述，上述的虛擬閘極層的材質(zhì)例如是氮化硅，而其形成方法例如是化學(xué)氣相沉積法。
依照本發(fā)明的實施例所述，上述的第一介電層例如是一穿隧氧化層。其中，穿隧氧化層的材質(zhì)例如是氧化硅，其形成方法例如是熱氧化法(thermaloxidation)。
依照本發(fā)明的實施例所述，上述的第一介電層例如是一復(fù)合介電層。其中，復(fù)合介電層例如是氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，ONO)層，其復(fù)合介電層的形成方法例如是化學(xué)氣相沉積法。
依照本發(fā)明的實施例所述，上述的移除虛擬閘極的方法例如是進行一蝕刻制程。
依照本發(fā)明的實施例所述，上述的第二介電層的材質(zhì)例如是氧化硅，而其形成方法例如是高密度電漿化學(xué)氣相沉積法(HDP-CVD)。
依照本發(fā)明的實施例所述，上述的導(dǎo)體層的材質(zhì)例如是多晶硅，而其形成方法例如是化學(xué)氣相沉積法。
依照本發(fā)明的實施例所述，上述的摻雜區(qū)的形成方法例如是離子植入法。
本發(fā)明是利用先形成虛擬閘極以作為習(xí)知的第一多晶硅層(poly1)，接著，在移除虛擬閘極后，于基底上形成導(dǎo)體層，導(dǎo)體層可填入原虛擬閘極的位置，以同時形成習(xí)知的第一多晶硅層與第二多晶硅層(字元線)。如此一來，即可避免產(chǎn)生貫穿第一介電層的孔隙等缺陷，而使得導(dǎo)電層與基底電性不正常連接，進而導(dǎo)致元件短路的問題。
另一方面，由于以介電材料所形成的虛擬閘極可具有較為垂直的輪廓(vertical profile)，因此不會有習(xí)知因多晶硅殘留(residue)造成字元線之間橋接(bridge)的問題，進而導(dǎo)致元件短路，影響產(chǎn)品良率。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式，作詳細說明如下。


圖1A至圖1E所繪示為習(xí)知一種非揮發(fā)性記憶體元件的制造流程的剖視圖。
圖2A至圖2G為依照本發(fā)明所繪示的非揮發(fā)性記憶體的制造流程的剖視圖。
100、200基底102氧化硅層104、104a第一多晶硅層106、106a氮化硅層108源極/汲極區(qū)110、110a、202、208、209介電層112第二多晶硅層113、114、116、118箭頭203虛擬閘極層204虛擬閘極206摻雜區(qū)210導(dǎo)體層具體實施方式
圖2A至圖2G為依照本發(fā)明所繪示的非揮發(fā)性記憶體的制造流程的剖面示意圖。
首先，請參照圖2A，提供一基底200，此基底200中已形成有溝渠隔離結(jié)構(gòu)(未繪示)而定義出主動區(qū)。接著，在基底200上形成介電層202。其中，介電層202可例如是一穿隧氧化層，其材質(zhì)例如是氧化硅，形成方法例如是熱氧化法(thermal oxidation)。在一實施例中，介電層202亦可例如是一復(fù)合介電層，復(fù)合介電層例如是氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，ONO)層，而其形成方法例如是化學(xué)氣相沉積法。
之后，請繼續(xù)參照圖2A，于介電層202上形成一虛擬閘極層203。其中，虛擬閘極層203的材質(zhì)例如是氮化硅或其他合適的介電材料，而其形成方法例如是化學(xué)氣相沉積法。
然后，請參照圖2B，定義虛擬閘極層203，以形成多個虛擬閘極204。其中，虛擬閘極204的形成方法例如是于虛擬閘極層203上形成圖案化的光阻層(未繪示)，然后進行一蝕刻制程形成。
接著，請參照圖2C，以虛擬閘極204為罩幕，于基底200中形成摻雜區(qū)206，摻雜區(qū)206的形成方法例如是進行一離子植入法。其中，摻雜區(qū)206是作為記憶體的源極/汲極區(qū)。
隨后，請參照圖2D，于基底200上方形成介電層208，介電層208的材質(zhì)例如是氧化硅，而其形成方法例如是高密度電漿化學(xué)氣相沉積法(HDP-CVD)。
然后，請參照圖2E，進行一化學(xué)機械研磨(CMP)制程，以移除部分介電層208至暴露出虛擬閘極204的頂角。
接著，請參照圖2F，進行一非等向性蝕刻制程，移除部分介電層208，以于對應(yīng)摻雜區(qū)206的介電層202上形成介電層209。然后，移除虛擬閘極204，暴露出部分介電層202表面。其中，移除虛擬閘極204的方法例如是進行一蝕刻制程。
繼之，請參照圖2G，于基底200上方形成一導(dǎo)體層210，覆蓋介電層202與介電層209。其中，導(dǎo)體層210的材質(zhì)例如是多晶硅，而其形成方法例如是化學(xué)氣相沉積法。
之后，更可進行習(xí)知的非揮發(fā)性記憶體的相關(guān)制程，關(guān)于這些制程為熟知此技藝者所周知，因此于此不再贅述。
特別是，本發(fā)明是先以虛擬閘極204當(dāng)作習(xí)知的第一多晶硅層。接著，在移除虛擬閘極204后，于基底200上形成導(dǎo)體層210，導(dǎo)體層210可填入原虛擬閘極204的位置，以同時形成習(xí)知的第一多晶硅層與第二多晶硅層(字元線)。詳細說明，本發(fā)明的制造方法較習(xí)知的二次多晶硅制程(double polyprocess)更為簡易，其僅需進行一次多晶硅制程(single poly process)，因此可較為節(jié)省制程成本。
另一方面，由于以介電材料所形成的虛擬閘極204可具有較為垂直的輪廓(vertical profile)，因此不會有習(xí)知因多晶硅殘留(residue)造成字元線之間橋接(bridge)的問題，進而導(dǎo)致元件短路，影響產(chǎn)品良率。
而且，因為本發(fā)明的制造方法是于后續(xù)制程中進行一次多晶硅制程，以同時形成習(xí)知的第一多晶硅層與第二多晶硅層(字元線)，因此不會產(chǎn)生貫穿介電層202的孔隙等缺陷，而使得導(dǎo)電層與基底電性不正常連接，進而導(dǎo)致元件短路的問題，而致使元件失效，影響產(chǎn)品良率。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視后附的申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種非揮發(fā)性記憶體的制造方法，其特征在于其包括于一基底上形成一第一介電層；于該第一介電層上形成一虛擬閘極層；定義該虛擬閘極層，以形成多數(shù)個虛擬閘極；以該些虛擬閘極為罩幕，于該基底中形成一摻雜區(qū)；于對應(yīng)該摻雜區(qū)的該第一介電層上形成一第二介電層；移除該些虛擬閘極，暴露出部分該第一介電層表面；以及于該基底上方形成一導(dǎo)體層，覆蓋該第二介電層與該第一介電層。
2.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的虛擬閘極層的材質(zhì)包括氮化硅。
3.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的虛擬閘極層的形成方法包括化學(xué)氣相沉積法。
4.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的第一介電層包括一穿隧氧化層。
5.根據(jù)權(quán)利要求4所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的穿隧氧化層的材質(zhì)包括氧化硅。
6.根據(jù)權(quán)利要求4所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的穿隧氧化層的形成方法包括熱氧化法(thermal oxidation)。
7.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的第一介電層包括一復(fù)合介電層。
8.根據(jù)權(quán)利要求7所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的復(fù)合介電層包括氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，ONO)層。
9.根據(jù)權(quán)利要求7所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的復(fù)合介電層的形成方法包括化學(xué)氣相沉積法。
10.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中移除該些虛擬閘極的方法包括進行一蝕刻制程。
11.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的第二介電層的材質(zhì)包括氧化硅。
12.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的第二介電層的形成方法包括高密度電漿化學(xué)氣相沉積法(HDP-CVD)。
13.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的導(dǎo)體層的材質(zhì)包括多晶硅。
14.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的導(dǎo)體層的形成方法包括化學(xué)氣相沉積法。
15.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的摻雜區(qū)的形成方法包括離子植入法。
全文摘要
本發(fā)明是有關(guān)于一種非揮發(fā)性記憶體的制造方法，其是先于基底上依序形成第一介電層與虛擬閘極層。然后，定義虛擬閘極層以形成多個虛擬閘極。接著，以虛擬閘極為罩幕，于基底中形成一摻雜區(qū)。之后，于對應(yīng)摻雜區(qū)的第一介電層上形成第二介電層。繼之，移除虛擬閘極層，暴露出部分第一介電層表面。隨后，于基底上方形成一導(dǎo)體層，以覆蓋第二介電層與第一介電層。
文檔編號H01L21/336GK1905162SQ20051008735
公開日2007年1月31日 申請日期2005年7月28日 優(yōu)先權(quán)日2005年7月28日
發(fā)明者薛銘祥, 蔡世昌 申請人:旺宏電子股份有限公司