專利名稱：半導(dǎo)體元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大致關(guān)于半導(dǎo)體元件的制造，特別是關(guān)于具有高介電常數(shù)(high-K)的柵介電層的晶體管。
背景技術(shù)：
在半導(dǎo)體的領(lǐng)域中，盡管元件越縮越小，晶體管功能上的表現(xiàn)也被要求的越來(lái)越高。具有傳統(tǒng)柵介電層的元件，當(dāng)元件尺寸縮小時(shí)，將對(duì)于如何制造可靠的MOS晶體管上引發(fā)了一些問(wèn)題，譬如說(shuō)，短通道效應(yīng)(short channel effect)。現(xiàn)有技術(shù)中，已經(jīng)有人將高介電常數(shù)的材料作為柵介電層，希望能夠改善元件的特性。為了敘述上的方便，一個(gè)高介電常數(shù)的介電質(zhì)是具有介電常數(shù)大于氧化硅的介電質(zhì)。氧化硅是一般半導(dǎo)體所用的介電質(zhì)，其介電常數(shù)大約是3.9。一般而言，具有介電常數(shù)大于3.9的物質(zhì)就會(huì)被稱為高介電常數(shù)介電質(zhì)。當(dāng)用在比較小的元件上時(shí)，高介電常數(shù)介電質(zhì)可以以一個(gè)比較厚的介電層厚度，但是卻提供了一個(gè)等效的比較薄的氧化層厚度，如此符合了先進(jìn)CMOS制程對(duì)于元件縮小尺寸上對(duì)于電場(chǎng)強(qiáng)度的需求。但是，使用如此的材料也同時(shí)對(duì)于晶體管元件的制造以及可靠度上，造成了其他的問(wèn)題，譬如說(shuō)，MOS晶體管特別是PMOS晶體管的閾值電壓(threshold voltage，Vt)將會(huì)不穩(wěn)定。因此，造成了具有高介電常數(shù)材料的元件在商業(yè)上并非那么的受歡迎。此外，元件尺寸的縮小以及在硅基底上使用特定高介電常數(shù)物質(zhì)的使用，一般相信，會(huì)對(duì)載子移動(dòng)率(carrier mobility)有不良的影響。這對(duì)于使用這些材料的晶體管的功能而言，是一件負(fù)面的效應(yīng)。
一篇由Iwamoto等撰寫的論文，標(biāo)題為”A HightlyManufacturable Low Power and High Speed HfSiO CMOSFET with Dual Poly-Si Gate Electrodes”，由2003年12月的IEDM(International Electronics Devices Meeting of theIEEE)所刊登，介紹了一個(gè)在硅基底上使用特別高介電常數(shù)材料HfSiO的P型MOSFET，并且介紹了使用特別的側(cè)壁(side wall)以及通道控制技術(shù)來(lái)改善閾值電壓不穩(wěn)定的情形。這篇論文描述了在具有高介電常數(shù)的材料的PMOS上所觀察到的閾值電壓飄移現(xiàn)象。
一篇由Hobbs等所撰寫的論文，標(biāo)題為”Fermi LevelPinning at the PolyySi/Metal Oxide Interface”，刊登于2003年的”Symposium on VLSI Technology Digest of TechnicalPapers”，也介紹了多晶硅(poly Si)與金屬氧化物(metaloxide)的介面(interface)對(duì)于閾值電壓所扮演的腳色以及對(duì)于多晶硅的空乏帶(depletion)的影響。
一篇由Weber等所撰寫的論文，標(biāo)題為”55nm HighMobility SiGE(C)pMOSFETS with HfO2Gate Dielectricand TiN Metal Gate for Advanced CMOS”，刊登于2004年的”Symposium on VLSI Technology Digest of TechnicalPapers”，也描述了對(duì)于使用硅鍺(SiGe)當(dāng)作通道材料的PMOS晶體管，所獲得的晶體管功能上的改善。這個(gè)通道材料是用外延(epitaxy)方式成長(zhǎng)的壓應(yīng)變(compressively strained)硅鍺層。這個(gè)PMOS晶體管具有高介電常數(shù)材料的氧化鉿(HfO2)，以及一個(gè)氮化鈦(TiN)的金屬柵電極。這個(gè)PMOS晶體管的載子移動(dòng)率(carrier mobility)以及閾值電壓都有改善。
一篇由Shi等所撰寫的論文，標(biāo)題為”MobilityEnhancement in Surface Channel SiGe PMOSFETs withHfO2Gate Dielectrics”，刊登于2003年一月份第1冊(cè)第24集的”IEEE Electron Device Letters”，描述了對(duì)于使用應(yīng)變硅鍺(SiGe)當(dāng)作通道層以及氧化鉿當(dāng)作介電材料的PMOS晶體管。這篇論文描述了，相較于傳統(tǒng)的硅半導(dǎo)體元件，此PMOS在載子移動(dòng)率上所獲得的改良，但是也同時(shí)描述了對(duì)于閾值電壓不穩(wěn)定的影響。
一篇由Shima所撰寫的論文，標(biāo)題為”<100>Strained SiGeChannel p MOSFET with Enhanced Hole Mobility andLower Parasitic Resistance”，刊登于2003年六月份第1冊(cè)第39集第78到83頁(yè)的”Fujitsu Science and TechnologyJournal”，描述了使用應(yīng)變硅鍺(SiGe)當(dāng)作通道層的PMOS元件的載子移動(dòng)率的實(shí)驗(yàn)結(jié)果。
因此，可以發(fā)現(xiàn)對(duì)于高介電常數(shù)的柵介電層的晶體管的生產(chǎn)與設(shè)備上的需求。這樣的晶體管又需要符合可以量產(chǎn)、具有良好的產(chǎn)品表現(xiàn)、以及可以縮小尺寸的條件。

發(fā)明內(nèi)容
本發(fā)明提供一種半導(dǎo)體元件，包含有一第一晶體管以及一第二晶體管。該第一晶體管具有一第一導(dǎo)電通道且包含有一高介電常數(shù)(high-K)的柵介電層以及一第一摻雜電極。該第一導(dǎo)電通道為一第一導(dǎo)電型，以及該第一摻雜電極為一第二導(dǎo)電型。該第二晶體管具有與該第一導(dǎo)電通道相反的一第二導(dǎo)電通道。該第二晶體管包含有該高介電常數(shù)(high-K)的柵介電層以及一第二摻雜電極。該第二摻雜電極為該第一導(dǎo)電型。該第一導(dǎo)電型為P型與N型其中之一，以及該第二導(dǎo)電型為P型與N型其中之另一。
本發(fā)明所述的半導(dǎo)體元件，其中，該第一與第二導(dǎo)電通道摻雜電極包含有一物質(zhì)，該物質(zhì)為一組物質(zhì)其中之一，該組物質(zhì)為硅(silicon)、鍺(germanium)、多晶硅(polysilicon)、非晶硅(amorphous silicon)、以及其組合。
本發(fā)明還提供一種半導(dǎo)體元件，包含有至少一N型通道元件以及至少一P型通道元件。該N型通道元件包含有一高介電常數(shù)(high-K)的柵介電層。該P(yáng)型通道元件包含有該高介電常數(shù)的柵介電層。該N型通道元件與該P(yáng)型通道元件具有一樣導(dǎo)電型的柵極，且該N型通道元件與該P(yáng)型通道元件的柵極摻雜濃度不同。


圖1描繪一半導(dǎo)體元件100的剖面圖。
圖2描繪沉積上STI氧化層108之后的元件100剖面圖。
圖3描繪經(jīng)歷了去除多余的溝槽氧化物、氮化層105與墊氧化層103，并且沉積了一柵介電層的元件100剖面圖。
圖4描繪經(jīng)歷了一個(gè)柵電極層112的沉積以及一個(gè)掩膜114的形成后的元件100剖面圖。
圖5顯示經(jīng)歷了蝕刻步驟來(lái)定義柵電極層112、高介電常數(shù)介電層110以及中介層111之后的元件100剖面圖。
圖6顯示經(jīng)歷了側(cè)壁子(sidewall spacer)的形成以及源漏極的形成之后的的元件100剖面圖。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下本發(fā)明的較佳實(shí)施例的操作以及制作方式描述如下。但是，這些以下所述的實(shí)施例或是范例并非是本發(fā)明僅有的應(yīng)用。以下討論的實(shí)施例僅僅是用來(lái)展示某些制造或是使用本發(fā)明的方式，并非用來(lái)限定本發(fā)明或是權(quán)利要求的覆蓋范圍。
圖1描繪了一半導(dǎo)體元件100的剖面圖。圖1并非依照實(shí)際尺寸比例繪制，僅僅是用來(lái)說(shuō)明方便。半導(dǎo)體基底(substrate)101將提供生產(chǎn)元件的基礎(chǔ)材料。半導(dǎo)體基底101可以是硅(silicon)、鍺(germanium)、應(yīng)變(strained)硅、應(yīng)變(strained)鍺、硅鍺、絕緣層上覆硅(silicon-on-insulator，SOI)或是他們組合成的基底。硅基底可以是外延硅或是絕緣層上覆硅。鍺基底包含有硅上的外延硅鍺?；?01上，如圖所示，具有以一般沉積制程制作的一墊氧化層103以及一氮化層105。沉積制程可以是化學(xué)氣相沉積(chemicalvapor deposition、CVD)、等離子強(qiáng)化沉積(plasma enhanceddeposition)、或是任何其他業(yè)界所知的沉積制程，譬如說(shuō)低壓(reduced pressure)CVD等等。
圖2描繪經(jīng)歷了微影以及蝕刻制程技術(shù)之后形成了硬掩膜(hardmask)，透過(guò)氮化層105、墊氧化層103的硬掩膜的圖案，將基底101蝕刻并圖案化產(chǎn)生溝槽107，然后均勻沉積上STI氧化層108，之后的元件100剖面圖。硬掩膜的去除可以是以HF或是piranha的蝕刻制程。溝槽107可以大約介于1000到5000埃的深度。在此實(shí)施例中，完成后的STI溝槽大約是2000埃深。STI氧化層108可以是以高密度等離子(highdensity plasma，HDP)CVD或是其他技術(shù)制作，譬如說(shuō)，次大氣壓(sub-atmospheric)CVD。
圖3描繪經(jīng)歷了去除多余的溝槽氧化物、氮化層105與墊氧化層103，并且沉積了一柵介電層的元件100。在去除的步驟中，多余的溝槽氧化物是以化學(xué)機(jī)械研磨(chemicalmechanical polishing，CMP)制程，利用化學(xué)性與機(jī)械性的方式來(lái)去除；氮化層105與墊氧化層103，則是用濕蝕刻的制程來(lái)去除，借以在基底上面完成了填入氧化物的淺溝隔離(shallow trench isolation，STI)區(qū)域107。淺溝隔離區(qū)域107大致跟基底的表面切齊或是稍微高一點(diǎn)。在CMP以及一道清潔制程之后，本發(fā)明的一個(gè)實(shí)施例是直接沉積一層高介電常數(shù)介電層110于基底101與STI區(qū)域107上。本發(fā)明的另一個(gè)實(shí)施例是先以熱氧化法在基底101上長(zhǎng)出一層中介層111，然后才沉積高介電常數(shù)介電層110于中介層111上。
沉積介電物質(zhì)的方式，可以以一般傳統(tǒng)的方法，包含有遙控式等離子化學(xué)氣相沉積(remote plasma CVD，RPCVD)、磁控式等離子化學(xué)氣相沉積(Magnetic Plasma CVD)、原子層沉積(Atomic layer deposition，ALD)、金屬有機(jī)物化學(xué)氣相沉積(Metal-Organic Chemical Vapor Deposition，MOCVD)、物理氣相沉積(Physical Vapor Deposition，PVD)、濺鍍或是其他業(yè)界已知的方法。高介電常數(shù)的介電物質(zhì)是具有介電常數(shù)k大于氧化硅的介電物質(zhì)。而氧化硅的介電常數(shù)大約是3.9。一般所謂的高介電常數(shù)的介電物質(zhì)基本上包含有氮化硅(siliconnitride)、氮氧化硅(silicon oxinitride)、氧化鉭(tantalumoxide)、氧化鑭(lanthanum oxide)、氧化鉿(hafnium oxide)、氮氧化硅鉿(hafnium silicon oxynitride)、氧化鋁(aluminumoxide)以及其他業(yè)界已知的材料。許多的介電物質(zhì)的介電常數(shù)都已經(jīng)被知道。譬如說(shuō)，介于3.9到9的介電常數(shù)的高介電常數(shù)的介電物質(zhì)有氮氧化硅、含氧的介電物質(zhì)、含氮的介電物質(zhì)、他們的組合或是他們的復(fù)合層(multiple layer)。具有高于9的介電常數(shù)的介電物質(zhì)有氧化鉿、氮氧化硅鉿、氧化鋯(Zirconium Oxide)、氧化鋁、氧化鉭、氧化鈦、氧化鑭、鋇鍶化合物(譬如鋇鍶鈦(Barium Strontium Titanate，BST))、含鉛化合物(譬如PbTiO3)、類似的化合物(譬如BaTiO3、SrTiO3、PbTiO3、PST、PZN、PZT、PMN、金屬氧化物、金屬硅化物、金屬氮化合物)、他們的組合或是他們的復(fù)合層。
于實(shí)施例中，高介電常數(shù)的介電物質(zhì)為HfSiON，最好是復(fù)晶形式的HfSiON，介電物質(zhì)中可以另包含有Si、Ge、F、C、B、O、Al、Ti、Ta、La、Ce、Bi、以及W。介電層一般都是很薄，譬如說(shuō)只有1～100埃。在一范例中，以HfSiON為主的高介電常數(shù)介電層的厚度大約是40埃，其等效的氧化層厚度(equivalent oxide thickness，EOT)大約小于2納米(20埃)。
圖4中經(jīng)歷了一個(gè)柵電極層112的沉積以及一個(gè)掩膜114的形成后的元件100。柵電極層112沉積在高介電常數(shù)介電層110上，掩膜114是準(zhǔn)備用來(lái)蝕刻與定義柵電極。柵電極層112可以是多晶硅、摻雜多晶硅、金屬組成物譬如氮化鈦、金屬硅化物、或是其他已知的金屬柵電極物質(zhì)。金屬柵電極的功函數(shù)(work function)最好大于等于1。
于實(shí)施例中，柵電極層112是摻雜的多晶硅。這樣的電極可以用一般的CVD制程來(lái)制作，其厚度大約是1000埃。在某些實(shí)施例中，柵電極層包含有第一導(dǎo)電型的摻雜物，而源極跟漏極區(qū)的摻雜物是第二導(dǎo)電型。譬如說(shuō)，對(duì)于PMOS或是P通道元件而言，PMOS的柵電極是N摻雜，對(duì)于NMOS或是N通道元件而言，NMOS的柵極是P摻雜。N摻雜的多晶硅柵極或是N型柵可以是以25Kev、1×1015cm-2的磷(phosphorus)加以注入形成。P摻雜的多晶硅柵極或是P型柵可以是以10Kev、3.5×1015cm-2的硼(B)加以注入形成。接著可以進(jìn)行一個(gè)約1050℃的活化退火。在這個(gè)狀態(tài)下，PMOS跟NMOS在基底的導(dǎo)電通道具有導(dǎo)電性相反的摻雜物，用來(lái)降低PMOS跟NMOS的閾值電壓。通常硼可以用來(lái)?yè)诫sPMOS晶體管的通道。其他的摻雜物，譬如說(shuō)Al、Ga以及In也可用來(lái)?yè)诫sPMOS的通道。相反的，通常磷可以用來(lái)?yè)诫sNMOS晶體管的通道。其他的摻雜物，譬如說(shuō)N、As以及Sb也可用來(lái)?yè)诫sNMOS的通道。
在一些實(shí)施例中，N通道元件跟P通道元件具有相同的導(dǎo)電型的柵極，但是，N通道元件跟P通道元件的柵極的雜質(zhì)摻雜濃度不同。譬如說(shuō)，N通道元件的N型柵極的摻雜濃度高于P通道元件的N型柵極的摻雜濃度。另一種可能是，P通道元件的P型柵極的摻雜濃度高于N通道元件的P型柵極的摻雜濃度電極可以在沉積形成過(guò)程中就直接臨場(chǎng)(in situ)的摻雜一般的雜質(zhì)進(jìn)去。譬如說(shuō)，一般的N型雜質(zhì)包含有銻(antimony)、磷(phosphorous)以及砷(arsenic)等。一般的P型雜質(zhì)包含有硼(boron)、鋁(aluminum)、鎵(gallium)以及銦(indium)等。
硬掩膜114定義了在基底上所要形成的晶體管柵電極的位置，以及在STI區(qū)域107上從多晶硅層所希望形成的連接。柵電極層112的形成并不會(huì)在STI區(qū)域107上產(chǎn)生一個(gè)主動(dòng)元件，因?yàn)镾TI區(qū)域107內(nèi)并沒(méi)有主動(dòng)區(qū)來(lái)形成所需要的源漏極，而是提供額外的連接區(qū)域給柵電極相連接。這些柵電極可能會(huì)覆蓋在某些剖面圖上沒(méi)有顯示出來(lái)的主動(dòng)區(qū)上。
圖5顯示圖4中的元件，經(jīng)歷了蝕刻步驟來(lái)定義柵電極層112、高介電常數(shù)介電層110以及中介層111之后的剖面圖。蝕刻的步驟可以持續(xù)到基底101以及到STI區(qū)域107，也就是蝕刻到高介電常數(shù)介電層110下一定的深度。圖5中，基底101被蝕刻后的表面大約比高介電常數(shù)介電層110的底部深一些。在蝕刻中，蝕刻比必須足夠高，以使得蝕刻STI區(qū)域107中氧化物的速率相當(dāng)高于蝕刻硅基底101的速率。
圖6顯示圖5中的元件，經(jīng)歷了側(cè)壁子(sidewall spacer)的形成、以及源漏極的形成之后的剖面圖。
側(cè)壁子(sidewall spacer)120是用來(lái)覆蓋柵電極的側(cè)壁，并且延伸覆蓋到高介電常數(shù)介電層110的下方。這個(gè)側(cè)壁子120可以是含氮的氧化硅或是氮化硅，且可以用低溫的沉積技術(shù)形成。低溫沉積技術(shù)包含有PECVE以及RPCVD。側(cè)壁子的材料可以是氮氧化硅(SiOxNy)或是氮化硅。在一實(shí)施例中，這個(gè)側(cè)壁子的寬度可以是40埃。利用已知的注入技術(shù)，在側(cè)壁子形成之前，輕摻雜漏極(lightly doped drain，LDD)可以形成在基底上，如圖所示。
圖6也描繪了形成在基底區(qū)域上的源極與漏極摻雜區(qū)122以及124。源極與漏極摻雜區(qū)122以及124可以用一般的離子注入制程以及熱退火處理技術(shù)而形成。在圖中，源極與漏極摻雜區(qū)122以及124均具有一輕摻雜漏極。柵電極層112、柵介電層110、以及源極與漏極摻雜區(qū)(122以及124)一起構(gòu)成了一個(gè)MOS晶體管。視源極與漏極摻雜區(qū)的導(dǎo)電型態(tài)不同，此MOS晶體管可能是N型或是P型。在CMOS元件100中，這些晶體管可能形成在阱區(qū)(well region)中(圖中未顯示)。阱區(qū)一般是形成在STI形成之前，一般是被STI區(qū)域所隔絕。
因此，半導(dǎo)體元件100具有一第一晶體管。該第一晶體管具有一第一導(dǎo)電通道。該第一晶體管包含有一高介電常數(shù)(high-K)的柵介電層以及一第一摻雜電極。該第一導(dǎo)電通道為一第一導(dǎo)電型，以及該第一摻雜電極為一第二導(dǎo)電型。第一導(dǎo)電型可能是N或是P，第二導(dǎo)電型則剛好相反，可能是P或是N。半導(dǎo)體元件100也具有一第二晶體管，具有與該第一導(dǎo)電通道相反的一第二導(dǎo)電通道。該第二晶體管包含有該高介電常數(shù)(high-K)的柵介電層以及一第二摻雜電極，其中該第二摻雜電極為該第二導(dǎo)電型。也就是說(shuō)，第一摻雜電極跟第二摻雜電極的導(dǎo)電性一樣。至少，第一晶體管或是第二晶體管下的通道的導(dǎo)電型是跟柵極的導(dǎo)電型相反。在基底上的NMOS與PMOS晶體管的導(dǎo)電通道具有相反的導(dǎo)電性，而做法可以用一般的制程，譬如說(shuō)離子注入來(lái)實(shí)施。PMOS晶體管的導(dǎo)電通道是P型。一般而言，可以用硼來(lái)?yè)诫sPMOS晶體管的導(dǎo)電通道。其他可用來(lái)制造P通道的摻雜物包含有鋁(aluminum)、鎵(gallium)以及銦(indium)等。另一方面，NMOS晶體管的導(dǎo)電通道是N型。一般而言，可以用磷來(lái)?yè)诫sNMOS晶體管的導(dǎo)電通道。其他可用來(lái)制造N通道的摻雜物包含有氮(N)、銻(antimony)、磷(phosphorous)以及砷(arsenic)。
接著圖6之后，要完成集成電路所需要的制程，可以使用一般傳統(tǒng)的半導(dǎo)體制程步驟。譬如說(shuō)，可以通過(guò)沉積一層像鈦(titanium)或是鈷(cobalt)的金屬，然后經(jīng)過(guò)處理后，在柵電極112上、源極與漏極區(qū)(122以及124)上以及其他需要比較低電阻的區(qū)域上形成金屬硅化物，一般稱為自動(dòng)對(duì)準(zhǔn)金屬硅化物，簡(jiǎn)稱Salicide，來(lái)改善元件特性。然而，此Salicide制程是可有可無(wú)的，視設(shè)計(jì)需求而定。如有Salicide制程的話，之后就會(huì)用沉積的步驟，于基底上形成如氧化硅、氮化硅或是其他的絕緣物質(zhì)的層間絕緣層(interlevel isolation layer)。一般而言，比較常用的是氧化硅。接觸區(qū)域(contact area)將會(huì)被定義以及蝕刻成洞，來(lái)將源極、漏極、以及柵極等曝露出來(lái)。這些洞會(huì)被導(dǎo)電材料所填滿，以提供層間絕緣層上方的金屬層連接到下方的源極、漏極、以及柵極。金屬層，一般是用鋁或是銅，可以用已知的方法所制作，覆蓋在層間絕緣層上。已知形成金屬層的方法有鋁金屬層制程或是雙鑲嵌銅制程。如此，可以提供至少一層的導(dǎo)線層來(lái)提供元件柵電極112、源極與漏極區(qū)之間的電連接。一般的清潔、表面保護(hù)處理(passivation)、晶粒切割、包裝、組裝以及測(cè)試步驟等都可以用來(lái)完成整個(gè)集成電路于基底101上的制作。
雖然本發(fā)明已通過(guò)較佳實(shí)施例說(shuō)明如上，但該較佳實(shí)施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對(duì)該較佳實(shí)施例做出各種更改和補(bǔ)充，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書的范圍為準(zhǔn)。
附圖中符號(hào)的簡(jiǎn)單說(shuō)明如下100元件101基底103墊氧化層105氮化層107溝槽108STI氧化層110高介電常數(shù)介電層111中介層112柵電極層114掩膜120側(cè)壁子122、124源極與漏極摻雜區(qū)。
權(quán)利要求
1.一種半導(dǎo)體元件，包含有一第一晶體管，具有一第一導(dǎo)電通道，其中，該第一晶體管包含有一高介電常數(shù)的柵介電層以及一第一摻雜電極，其中該第一導(dǎo)電通道為一第一導(dǎo)電型，以及該第一摻雜電極為一第二導(dǎo)電型；以及一第二晶體管，具有與該第一導(dǎo)電通道的導(dǎo)電性相反的一第二導(dǎo)電通道，其中，該第二晶體管包含有該高介電常數(shù)的柵介電層以及一第二摻雜電極，其中該第二導(dǎo)電通道為該第二導(dǎo)電型，以及該第二摻雜電極為該第一導(dǎo)電型；其中，該第一導(dǎo)電型為P型與N型其中之一，以及該第二導(dǎo)電型為P型與N型其中之另一。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該高介電常數(shù)的柵介電層的介電常數(shù)高于3.9。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該高介電常數(shù)的柵介電層的等效氧化層厚度小于2納米。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該第一晶體管為一N通道晶體管，該第二晶體管為一P通道晶體管，該第一摻雜電極為P型，該第二摻雜電極為N型；或者，該第一晶體管為一P通道晶體管，該第二晶體管為一N通道晶體管，該第一摻雜電極為N型，該第二摻雜電極為P型。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該高介電常數(shù)的柵介電層具有一物質(zhì)，該物質(zhì)為一組物質(zhì)其中之一，該組物質(zhì)為氮化硅、氮氧化硅、氧化鉭、氧化鑭、氧化鉿、氮氧化硅鉿、氧化鋁以及其組合。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該第一與第二導(dǎo)電通道摻雜電極包含有一物質(zhì)，該物質(zhì)為一組物質(zhì)其中之一，該組物質(zhì)為硅、鍺、多晶硅、非晶硅、以及其組合。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于至少該第一以及第二晶體管其中之一另包含有一對(duì)應(yīng)的相反摻雜通道形成于該高介電常數(shù)的柵介電層之下。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體元件，其特征在于該對(duì)應(yīng)的摻雜通道包含有一物質(zhì)，該物質(zhì)為一組物質(zhì)其中之一，該組物質(zhì)為硅、鍺、多晶硅、碳、應(yīng)變硅、應(yīng)變碳、應(yīng)變鍺、應(yīng)變鍺硅、以及其組合。
9.一種半導(dǎo)體元件，包含有至少一N型通道元件，包含有一高介電常數(shù)的柵介電層；以及至少一P型通道元件，包含有該高介電常數(shù)的柵介電層；其中，該N型通道元件與該P(yáng)型通道元件具有一樣導(dǎo)電型的柵極，且該N型通道元件與該P(yáng)型通道元件的柵極摻雜濃度不同。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件，其特征在于該高介電常數(shù)的柵介電層的介電常數(shù)高于3.9。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件，其特征在于至少該N與P型通道元件其中之一另包含有一對(duì)應(yīng)的摻雜通道形成于該高介電常數(shù)的柵介電層之下。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件，其特征在于該高介電常數(shù)的柵介電層的等效氧化層厚度小于2納米。
13.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件，其特征在于該N與P型通道元件均具有N型柵極，且該N型通道元件的柵極的摻雜濃度高于該P(yáng)型通道元件的柵極的摻雜濃度。
14.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件，其特征在于該N與P型通道元件均具有P型柵極，且該P(yáng)型通道元件的柵極的摻雜濃度高于該N型通道元件的柵極的摻雜濃度。
全文摘要
本發(fā)明提供一種半導(dǎo)體元件，該半導(dǎo)體元件包含有至少一N型通道元件以及至少一P型通道元件。該N型通道元件包含有一高介電常數(shù)的柵介電層。該P(yáng)型通道元件包含有該高介電常數(shù)的柵介電層。該N型通道元件具有一P型柵極，該P(yáng)型通道元件具有一N型柵極。根據(jù)本發(fā)明的晶體管，符合可以量產(chǎn)、具有良好的產(chǎn)品表現(xiàn)、以及可縮小尺寸的條件。
文檔編號(hào)H01L21/8238GK1744319SQ20051008801
公開(kāi)日2006年3月8日 申請(qǐng)日期2005年7月21日 優(yōu)先權(quán)日2004年7月21日
發(fā)明者王志豪, 蔡慶威, 胡正明 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司