專利名稱：半導體集成器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括在SOI(絕緣體上硅)襯底中形成的阱擴散區(qū)的半導體集成器件。
背景技術(shù)：
至于由一個晶體管和一個電容器，包括溝槽電容器(trenchcapacitor)或疊層電容器，組成的傳統(tǒng)DRAM元件，人們關(guān)心其制造隨著其變得更加精細而變得更難。作為未來DARM元件的候選者，建議了一種新型存儲元件FBC(浮體元件)(參閱日本專利申請?zhí)卦S公開第2003-68877和2002-246571號)。在該FBC中，多數(shù)載流子存儲在SOI(絕緣體上硅)等上面形成的FET(場效應晶體管)的浮體中，從而存儲信息。
在這種FBC中，存儲一位信息的元件單元僅由一個MISFET(金屬絕緣體半導體場效應晶體管)組成。因此，一個元件占據(jù)的面積是小的，并且可以在有限的硅面積中形成具有大容量的存儲元件。認為FBC有助于存儲容量的增加。
在PD-SOI(部分耗盡-SOI)上形成的FBC的寫入和讀出原理可以通過采用N型MISFET作為一個實例說明如下?！?”態(tài)定義為其中有更大量空穴的狀態(tài)。相反，其中空穴數(shù)量較小的狀態(tài)定義為“0”。
FBC包括例如在SOI上面形成的nFET。其源極與GND(0V)連接，并且其漏極與位線(BL)連續(xù)，而其柵極與字線(WL)連續(xù)。其主體電學浮動。為了將“1”寫入FBC中，在飽和狀態(tài)下操作晶體管。舉例來說，對字線WL加偏壓至1.5V，并且對位線BL加偏壓至1.5V。在這種狀態(tài)下，通過碰撞電離在漏極附近產(chǎn)生大量的電子-空穴對。其中，電子被吸收到漏極端。但是，空穴被存儲在具有低電位的主體中。主體電壓達到平衡態(tài)，其中通過碰撞電離產(chǎn)生空穴的電流與主體和源極之間p-n結(jié)的正向電流平衡。主體電壓大約為0.7V。
下面說明寫入數(shù)據(jù)“0”的方法。為了寫入“0”，位線BL降低至負電壓。例如，位線BL降低至-1.5V。作為該操作的結(jié)果，主體的p區(qū)和與位線BL連接的n區(qū)被很大地正向偏置。因此，大多數(shù)存儲在主體中的空穴被發(fā)射入n區(qū)?？昭〝?shù)量已經(jīng)降低的所得狀態(tài)即為“0”態(tài)。至于數(shù)據(jù)讀出，通過如下方法來識別“1”和“0”態(tài)設置字線WL至例如1.5V，位線BL至低達例如0.2V的電壓；在線性區(qū)中操作晶體管，并且使用晶體管的閾值電壓(Vth)根據(jù)存儲在主體中的空穴數(shù)量而不同的效應(主體效應)來檢測電流差值。
為什么在讀出時本實施例中位線電壓被設置至低達0.2V電壓的原因如下如果位線電壓變高并且晶體管被偏置至飽和狀態(tài)，那么人們關(guān)心因為碰撞電離應該讀作“0”的數(shù)據(jù)可能會被看作“1”，并且不能正確地檢測到“0”。
使用FBCs作為存儲元件的半導體存儲器件(下文稱作FBC存儲器)使用SOI襯底來形成。但是如果包埋氧化物膜的膜厚是厚的，不可能保證在主體和支撐襯底之間形成的穩(wěn)定的電容器。這就導致存儲元件的信號量不能增大的問題。
另一方面，如果包埋的絕緣膜是薄的，那么在與包埋絕緣膜上方形成的FBCs、NFETs和PFETs的溝道區(qū)相對的側(cè)面(包埋絕緣膜附近的區(qū)域)上形成反向溝道，并且外圍電路的器件特性降低。
同時，在FBC存儲器的外圍電路中包括需要固定參考電壓的電路。舉例來說，這些電路是用來調(diào)節(jié)各種內(nèi)部電源電壓水平的電路，以及確定輸入邏輯電平的輸入緩沖電路。這些參考電壓每個都需要具有固定電壓值，其不受電源電壓變化、溫度變化和例如晶體管的器件特性變化的影響。
帶隙參考(BGR)電路被認為是一種產(chǎn)生穩(wěn)定高精確度參考電壓的電路。在這種BGR電路中，在許多情況中使用pnp雙極晶體管。pnp晶體管是一種其中設置p型襯底等于接地電壓作為其集電極并且使用n阱中的p+擴散層作為其發(fā)射極的結(jié)構(gòu)。
該結(jié)構(gòu)形成具有多個擴散層的垂直雙極晶體管。人們知道可以保證擴散層之間大的接觸面積，并且基極的寬度可以變窄，結(jié)果可以實現(xiàn)具有良好特性的晶體管。
但是在SOI的包埋氧化物膜下方的支撐襯底上形成這種雙極晶體管中，如果包埋氧化物膜是厚的時，很難形成接觸。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一個實施方案的半導體集成器件，其包括具有支撐襯底和包埋絕緣膜的SOI(絕緣體上硅)襯底；在SOI襯底上彼此分開形成的NMOSFET、PMOSFET和FBC(浮體元件)；在NMOSFET下方的支撐襯底中沿著包埋絕緣膜形成的第一導電類型的第一阱擴散區(qū)；在PMOSFET下方的支撐襯底中沿著包埋絕緣膜形成的第二種導電類型的第二阱擴散區(qū)；以及在FBC下方的支撐襯底中沿著包埋絕緣膜形成的導電類型的第三阱擴散區(qū)，其中為了避免由NMOSFET溝道區(qū)、PMOSFET溝道區(qū)和包埋絕緣膜圍成的區(qū)域中，接近包埋絕緣膜一側(cè)導電類型的反轉(zhuǎn)，分別設置第一和第二阱擴散區(qū)為規(guī)定的電位。
根據(jù)本發(fā)明一個實施方案的半導體集成器件，其包括具有支撐襯底和包埋絕緣膜的SOI(絕緣體上硅)襯底；與包埋絕緣膜下表面接觸的第一阱擴散區(qū)；
導電類型彼此不同的第一和第二擴散區(qū)，它們彼此分開地在第一阱擴散區(qū)中形成，并且在包埋絕緣膜的下方接觸并形成；在包埋絕緣膜的下方接觸并形成的第三擴散區(qū)；從第一擴散區(qū)向上延伸，穿過包埋絕緣膜的第一接觸；從第二擴散區(qū)向上延伸，穿過包埋絕緣膜的第二接觸；從第三擴散區(qū)向上延伸，穿過包埋絕緣膜的第三接觸；與第一接觸連接的基極；與第二接觸連接的發(fā)射極；及與第三接觸連接的集電極。
根據(jù)本發(fā)明一個實施方案的半導體集成器件，其包括具有支撐襯底和包埋絕緣膜的SOI(絕緣體上硅)襯底；在包埋絕緣膜的下方接觸并形成的第一導電類型的第一擴散區(qū)；與包埋絕緣膜下表面接觸，并且與第一擴散區(qū)分開形成的第二種導電類型的第二擴散區(qū)；與包埋絕緣膜下表面接觸，并且比第一和第二擴散區(qū)形成得更深的第一導電類型的第三阱擴散區(qū)；與包埋絕緣膜下表面接觸，并且比第一和第二擴散區(qū)形成得更深的第一導電類型的第四阱擴散區(qū)；與第三和第四阱擴散區(qū)接觸形成的第一導電類型的第五阱擴散區(qū)；覆蓋第一和第二擴散區(qū)，并且通過第三、第四和第五阱擴散區(qū)位于與支撐襯底分開的區(qū)域中的第二種導電類型的第六阱擴散區(qū)；從第一擴散區(qū)向上延伸，穿過包埋絕緣膜的第一接觸；從第二擴散區(qū)向上延伸，穿過包埋絕緣膜的第二接觸；從第三阱擴散區(qū)向上延伸，穿過包埋絕緣膜的第三接觸；從第四阱擴散區(qū)向上延伸，穿過包埋絕緣膜的第四接觸；與第一接觸連接的陰極；與第二接觸連接的陽極；以及與第三和第四接觸連接的電源端。


圖1是根據(jù)本發(fā)明第一實施方案的半導體集成器件的剖視圖。
圖2是表示圖1的改進實施例的圖。
圖3是根據(jù)本發(fā)明第二實施方案的半導體集成器件的剖視圖。
圖4是表示圖3的改進實施例的圖。
圖5是使用具有n型支撐襯底的SOI襯底的半導體集成器件的剖視圖。
圖6是表示BGR電路內(nèi)部結(jié)構(gòu)的電路圖。
圖7是表示pnp雙極晶體管22和24剖面結(jié)構(gòu)的圖。
圖8是表示包括代替圖8所示BGR電路中的pnp雙極晶體管的二極管的BGR電路實例的電路圖。
圖9是表示在SOI襯底3上形成二極管情況中剖面結(jié)構(gòu)實例的剖視圖。
圖10是表示在使用包括n型支撐襯底20的SOI襯底3來形成npn雙極晶體管的情況中剖面結(jié)構(gòu)實例的剖視圖。
圖11是表示可以通用于所有上述電路阱擴散區(qū)的電壓施加方法的圖。
具體實施例方式
下文中，將參照

本發(fā)明的實施方案。
(第一實施方案)圖1是根據(jù)本發(fā)明第一實施方案的半導體集成器件的剖視圖。在圖1的半導體集成器件中，表示了使用FBCs作為存儲元件的半導體存儲器件的外圍電路的剖面結(jié)構(gòu)。
在本實施方案中，使用包括p型支撐襯底1和作為薄膜形成的包埋氧化物膜2的SOI襯底3。通過形成包埋氧化物膜2作為薄膜，可以充分地保證FBCs的信號數(shù)量，并且可以延長數(shù)據(jù)保留時間。
圖1中，在SOI襯底3中的包埋氧化物膜2的上表面上形成FBC4、NFET 5和PFET 6，使它們彼此分開。在FBC 4下方的p型支撐襯底1中形成n阱擴散區(qū)7，與包埋氧化物膜2接觸。在NFET 5下方的p型支撐襯底1中形成p阱擴散區(qū)8。在PFET 6下方的p型支撐襯底1中形成n阱擴散區(qū)9。
設置p型支撐襯底1至電壓Vsub＝0V。向n阱擴散區(qū)7施加電壓VPL＝1V。設置p阱擴散區(qū)8至電壓VPL＝0V。向n阱擴散區(qū)9施加電壓VPL＝2.5V。
與p型支撐襯底1相比，只需要將n阱擴散區(qū)7反向偏置。因此，不總是需要設置n阱擴散區(qū)7等于1V，但是可以施加0至1V范圍內(nèi)的電壓。
p阱擴散區(qū)8中的電壓VPL不總是需要為0V，而只需要為0V或更低。按照相同的方式，n阱擴散區(qū)9中的電壓VPL不總是需要為2.5V，而只需要為至少Vcc。
通過這樣分別對p阱擴散區(qū)8和n阱擴散區(qū)9施加預定的電壓，對于NFET 5和PFET 6不形成反向溝道(back channel)，并且改善了器件的特性。舉例來說，如果NFET 5下方包埋氧化物膜2的下表面?zhèn)染哂懈哂?V的電位，擔心沿著NFET 5溝道區(qū)下方包埋氧化物膜2可能形成反向溝道。但是，在本實施方案中，在包埋氧化物膜2的下表面?zhèn)壬厦嫣峁┝藀阱擴散區(qū)8，并且設置p阱擴散區(qū)8為0V或者低于0V的電壓。因此，不用擔心對于NFET 5會形成反向溝道，并且可以改善NFET的器件特性。
按照相同的方式，如果PFET 6下方包埋氧化物膜2的下表面?zhèn)染哂械陀?.5V的電位，擔心沿著PFET 6溝道區(qū)下方包埋氧化物膜可能形成反向溝道。但是，在本實施方案中，在包埋氧化物膜2的下表面?zhèn)壬厦嫣峁┝薾阱擴散區(qū)9，并且設置n阱擴散區(qū)9為至少2.5V的電壓。因此，不用擔心對于PFET 6會形成反向溝道，并且可以改善PFET的器件特性。
圖2是表示圖1的改進實施例的圖。圖2表示向p型支撐襯底1施加電壓VSUB＝-1V，并且就在FBC 4下方形成p阱擴散區(qū)10的實施例。向p阱擴散區(qū)10施加與對p型支撐襯底1相同的電壓VPL＝-1V。還對就位于NFET 5下方的p阱擴散區(qū)8施加與對p型支撐襯底1相同的電壓VPL＝-1V。如果p阱擴散區(qū)8中的電壓VPL為0V或更低，在NFET 5中不會形成反向溝道。在圖2的情況中，可以防止發(fā)生反向溝道。
因此，在第一實施方案中，根據(jù)NFET 5和PFET 6的形成位置，在包埋氧化物膜的下表面?zhèn)壬闲纬蓀阱擴散區(qū)8和n阱擴散區(qū)9，并且分別向阱擴散區(qū)中施加預定的電壓。因此，在NFET 5和PFET 6中不會形成反向溝道，并且提高了器件特性。
(第二實施方案)在第二實施方案中，當向SOI襯底3的p型支撐襯底1施加低于0V的電壓時，阻止形成反向溝道。
圖3是根據(jù)本發(fā)明第二實施方案的半導體集成器件的剖視圖。按照與圖1相同的方式，圖3所示的半導體集成器件包括在包括p型支撐襯底1和作為薄膜形成的包埋氧化物膜2的SOI襯底3上形成的FBC 4、NFET 5和PFET 6，使它們彼此分開。
按照與圖1相同的方式，在位于FBC 4下方的p型支撐襯底1中形成n阱擴散區(qū)7。在位于NFET 5下方的p型支撐襯底1中形成p阱擴散區(qū)8。此外，形成n阱擴散區(qū)11，使之與p阱擴散區(qū)8相鄰。在n阱擴散區(qū)9和11下表面下方形成n阱擴散區(qū)12。結(jié)果，p阱擴散區(qū)8與p型支撐襯底1分開。
向n阱擴散區(qū)7施加電壓VPL＝1V。設置p阱擴散區(qū)8至電壓VPL＝0V。向n阱擴散區(qū)9施加電壓VPL＝2.5V。因此，通過提供n阱擴散區(qū)12可以向p阱擴散區(qū)8施加與p型支撐襯底1不同的電壓。
結(jié)果，按照與第一實施方案相同的方式，在NFET 5和PFET 6中都不會形成反向溝道。
圖4是表示圖3的改進實施例的圖。圖4表示就在FBC 4下方形成p阱擴散區(qū)10，并且向所述p阱擴散區(qū)10施加電壓VPL＝-1V的實施例。除了p阱擴散區(qū)10外，圖4與圖3相同。按照與圖3相同的方式，通過n阱擴散區(qū)12，p阱擴散區(qū)8與p型支撐襯底1分開。
在第二實施方案中，除了在區(qū)8和9下方提供n阱擴散區(qū)12，使p阱擴散區(qū)與p型支撐襯底1分開外，就在NFET 5和PFET 6的下方分別形成p阱擴散區(qū)8和n阱擴散區(qū)9。因此，即使向p型支撐襯底1施加負電壓，為了防止在NFET 5和PFET 6中形成反向溝道，可以向p阱擴散區(qū)8n阱擴散區(qū)9施加必需和足夠的電壓。
(第三實施方案)在第一和第二實施方案中，使用包括p型支撐襯底1的SOI襯底3。但是，可以使用包括n型支撐襯底的SOI襯底3。
在此情況下，與圖1相應的結(jié)構(gòu)變成如圖5所示。圖5所示的半導體集成器件包括在FBC 4下方形成的n阱擴散區(qū)、在NFET 5下方形成的p阱擴散區(qū)8、在PFET 6下方形成的n阱擴散區(qū)9，以及在p阱擴散區(qū)8和n阱擴散區(qū)9的下表面?zhèn)壬闲纬傻膒阱擴散區(qū)13。
設置n型支撐襯底20至電壓Vsub＝0V。向n阱擴散區(qū)7施加電壓VPL＝0V。設置p阱擴散區(qū)8至電壓VPL＝0V。向n阱擴散區(qū)9施加電壓VPL＝2.5V。提供p阱擴散區(qū)13來防止n阱擴散區(qū)9和n型支撐襯底20之間的短路。
在圖5所示的半導體集成器件中，在NFET 5和PFET 6中都不會形成反向溝道。
因此，還在包括n型支撐襯底20的SOI襯底3的情況中，按照與p型支撐襯底1中相同的方式，通過分別在NFET 5和PFET 6下方形成p阱擴散區(qū)8和n阱擴散區(qū)9，并且分別向所述區(qū)域施加預定的電壓，可以保證不會形成反向溝道。
(第四實施方案)在第四實施方案中，通過使用包括作為薄膜形成的包埋氧化物膜的SOI襯底3，形成帶隙參考電路(BGR電路)。
綜上所述，在許多情況中，在FBC4存儲器的外圍電路中提供參考電位產(chǎn)生電路，其總是能夠產(chǎn)生固定的參考電壓，而不受電源電壓變化、溫度變化和器件特性變化的影響。
圖6是表示作為參考電位產(chǎn)生電路一個實例的BGR電路內(nèi)部結(jié)構(gòu)的電路圖。圖6所示的BGR電路包括在電源電壓和接地電壓之間串聯(lián)的PFET 21和pnp晶體管22、按相同方式在電源電壓和接地電壓之間串聯(lián)的PFET 23、電阻R1、電阻R2和pnp晶體管24，以及基于電阻R1和R2之間的電壓和pnp晶體管22的發(fā)射極電壓的電位差，向PFET 21和23的柵極供應電壓的運算放大器25。參考電壓VREF是PFET 23在其漏極的輸出。
晶體管22是具有面積A的pnp雙極晶體管，而通過并聯(lián)連接每個具有相等面積A的pnp雙極晶體管來形成晶體管24。
分別流過晶體管22和24的電流分別由等式(1)和(2)來表示。
I＝Is×exp[Va/VT] (1)I＝n×Is×exp[Vb/VT] (2)此處，Is是具有面積A的晶體管22的飽和電流。Va是PFET 21的漏極電壓。Vb是pnp雙極晶體管的發(fā)射極電壓。VT是熱電壓kT/q。此外，k是玻耳茲曼常數(shù)(1.38×10-23J/K)。T是絕對溫度，并且q是基本電荷(1.6×10-19C)。
運算放大器25放大電位差(Va-Vb)。電位差(Va-Vb)由等式(3)表示。
Va-Vb＝VT×ln[I/Is]-VT×ln[I/(n×Is)]＝VT×ln[n] (3)在圖6所示的電路中，通過反饋回路精確控制，使之滿足關(guān)系Va＝Vc。因此，等式(4)成立。
Vc-Vb＝Va-Vb＝VT×ln[n] (4)此外，等式(5)也成立。
Vd-Vb＝(1+R2/R1)×(Vc-Vb)＝(1+R2/R1)×VT×ln[n] (5)從等式(4)和(5)，得到等式(6)。
VREF＝VBE+Vd-Vb＝VBE+(1+R2/R1)×VT×ln[n] (6)此處，VBE是具有面積n×A的pnp雙極晶體管24的基極-發(fā)射極電壓。等式(6)對溫度的導數(shù)由等式(7)表示。
VREF/T＝-α+(1+R2/R1)×ln[n]×(k/q) (7)現(xiàn)在假設VBE具有負的導數(shù)-α，其中α＝1.5mV/K(@室溫)。因此為了消除室溫下VREF對溫度的依賴關(guān)系，需要滿足等式(8)。
(1+R2/R1)×ln[n]＝α×(k/q)＝17.4 (8)根據(jù)等式(8)，舉例來說通過設置，使之滿足關(guān)系R2/R1＝4并且n＝32.5，可以消除在室溫下VREF對溫度的依賴關(guān)系。
因此，通過適當選擇電阻R1和R2之間的比例和晶體管22和24之間的比例，可以獲得與溫度和電源電壓無關(guān)的穩(wěn)定的參考電壓。即使工藝變化，所述穩(wěn)定條件只取決于器件參數(shù)的比例，因此可以獲得固定的參考電壓。
圖7是表示pnp雙極晶體管22和24剖面結(jié)構(gòu)的圖。通過使用包括作為薄膜形成的包埋氧化物膜2的SOI襯底3來形成圖7所示的晶體管。在包埋氧化物膜2的上表面上，連續(xù)形成硅膜28和絕緣膜29。
沿著包埋氧化物膜2的下表面，在p型支撐襯底1中形成用于集電極的n阱擴散區(qū)31和p+擴散區(qū)32。在n阱擴散區(qū)31內(nèi)部，沿著包埋氧化物膜2進一步形成用于基極的n+擴散區(qū)33和用于發(fā)射極的P+擴散區(qū)34。
分別在p+擴散區(qū)32、n+擴散區(qū)33和p+擴散區(qū)34中形成穿過包埋氧化物膜2的接觸35、36和37。分別在接觸35、36和37中形成集電極38、基極39和發(fā)射極40。
在圖7所示的pnp雙極晶體管中，作為薄膜形成包埋氧化物膜2。因此，可以容易地從阱擴散區(qū)向上形成接觸。
按照與FBC 4相同的方式，可以在SOI襯底3上面形成圖7所示的pnp雙極晶體管及其在圖1中所示的外圍電路。結(jié)果，可以容易地在相同的襯底上形成FBC 4及其外圍電路使用的參考電壓產(chǎn)生電路。
但是，在向圖3所示的支撐襯底施加負電壓的情況下，不能形成pnp雙極晶體管。原因是如果支撐襯底具有負電位，不能制造等于接地電位的pnp雙極晶體管的集電極。因此在此情況下，可以使用二極管來代替pnp雙極晶體管。
圖8是表示包括代替pnp雙極晶體管的二極管的BGR電路一個實例的電路圖。在圖8所示的BGR電路中，用二極管41和42代替圖6中所示的pnp雙極晶體管22和24。二極管41的陽極與PFET 21的漏極連接，并且二極管41的陰極接地。二極管42的陽極與電阻R1連接，并且二極管42的陰極接地。
圖9是表示在于SOI襯底3上形成二極管的情況中剖面結(jié)構(gòu)一個實例的剖視圖。在包埋氧化物膜2下表面?zhèn)壬厦娴膒型支撐襯底1中，形成n阱擴散區(qū)45用于電源、p+擴散區(qū)46用于陽極、n+擴散區(qū)47用于陰極，以及n阱擴散區(qū)48用于電源。在n阱擴散區(qū)45和n阱擴散區(qū)48中，分別形成n+擴散區(qū)49和50。
分別在n+擴散區(qū)49、p+擴散區(qū)46、n+擴散區(qū)47和n+擴散區(qū)50中形成穿過包埋氧化物膜2的接觸51、52、53和54。接觸51和54分別與電源端相連。接觸52與陽極57相連，并且接觸53與陰極58相連。
形成n阱擴散區(qū)45和48，使之比p+擴散區(qū)46和n+擴散區(qū)47更深。在n阱擴散區(qū)45和48的下表面下方形成n阱擴散區(qū)59。通過n阱擴散區(qū)59，p+擴散區(qū)46與p型支撐襯底1分開。
具有圖9所示結(jié)構(gòu)的二極管可以設置p型支撐襯底1至負電位。因此，可以在與具有圖3所示結(jié)構(gòu)的半導體集成器件的相同襯底上形成二極管。
因此，在第四實施方案中，通過使用包括作為薄膜形成的包埋氧化物膜的SOI襯底3來形成雙極晶體管和二極管。因此，可以容易地在相同的襯底上形成FBC 4存儲器及其外圍電路所需的產(chǎn)生參考電壓的參考電壓產(chǎn)生電路。
(其它實施方案)已經(jīng)參照圖7說明了形成了pnp雙極晶體管的實施例。但是，還可以形成npn雙極晶體管。圖10是表示在通過使用包括n型支撐襯底20的SOI襯底3形成npn雙極晶體管的情況中的剖面結(jié)構(gòu)的剖視圖。
圖10中所示的npn雙極晶體管包括在包埋氧化物膜2下表面?zhèn)壬闲纬傻膎+擴散區(qū)61和p阱擴散區(qū)62。在p阱擴散區(qū)62內(nèi)，形成用于基極的p+擴散區(qū)63和用于發(fā)射極的n+擴散區(qū)64。按照與圖7相同的方式，分別在n+擴散區(qū)61、p+擴散區(qū)63和n+擴散區(qū)64中形成穿過包埋氧化物膜2的接觸65、66和67。接觸65、66和67分別與集電極68、基極69和發(fā)射極70連接。
圖10中所示的npn雙極晶體管可以在與例如圖5所示的半導體集成器件的相同襯底上形成。
通過形成穿過包埋氧化物膜2的接觸并且在所述接觸的上表面?zhèn)刃纬呻姌O，可以向上述FBC 4的阱擴散區(qū)、FBC 4的外圍電路，以及雙極晶體管和二極管上施加電壓。
圖11是表示可以通用于所有上述電路阱擴散區(qū)的電壓施加方法的圖。如圖11所示，在p型支撐襯底1中形成n阱擴散區(qū)41，從而與包埋氧化物膜2接觸。在于n阱擴散區(qū)41內(nèi)部形成n+擴散區(qū)42的情況中，應該形成從n+擴散區(qū)42向上穿過包埋氧化物膜2的接觸43。所述接觸與電極44連接。按照相同的方式，還應該在p型支撐襯底1中的p+擴散區(qū)45的上方形成穿過包埋氧化物膜2的接觸46，并且所述接觸46可以與電極47連接。
權(quán)利要求
1.一種半導體集成器件，其包括具有支撐襯底和包埋絕緣膜的SOI即絕緣體上硅襯底；在SOI襯底上彼此分開形成的NMOSFET、PMOSFET和FBC即浮體元件；在NMOSFET下方的支撐襯底中沿著包埋絕緣膜形成的p型第一阱擴散區(qū)；在PMOSFET下方的支撐襯底中沿著包埋絕緣膜形成的n型第二阱擴散區(qū)；以及在FBC下方的支撐襯底中沿著包埋絕緣膜形成的一種導電類型的第三阱擴散區(qū)。
2.根據(jù)權(quán)利要求1的半導體集成器件，其中為了避免由NMOSFET溝道區(qū)、PMOSFET溝道區(qū)和包埋絕緣膜圍成的區(qū)域中，接近包埋絕緣膜一側(cè)SOI的反轉(zhuǎn)，分別第一和第二阱擴散區(qū)被設定為規(guī)定的電位。
3.根據(jù)權(quán)利要求1的半導體集成器件，其進一步包括與第一和第二阱擴散區(qū)的下表面接觸形成的一種導電類型的第四阱擴散區(qū)。
4.根據(jù)權(quán)利要求3的半導體集成器件，其進一步包括與第一阱擴散區(qū)相鄰形成的、并且沿著包埋絕緣膜與第四阱擴散區(qū)接觸形成的n型第五阱擴散區(qū)。
5.根據(jù)權(quán)利要求1的半導體集成器件，其進一步包括從所述第一阱擴散區(qū)向上延伸、穿過包埋絕緣膜的第一接觸；從所述第二阱擴散區(qū)向上延伸、穿過包埋絕緣膜的第二接觸；從所述第三阱擴散區(qū)向上延伸、穿過包埋絕緣膜的第三接觸；其中分別經(jīng)由第一至第三接觸向第一至第三阱擴散區(qū)施加規(guī)定的電壓。
6.根據(jù)權(quán)利要求1的半導體集成器件，其中第一阱擴散區(qū)被設定為等于或小于NMOSFET源極電壓的電壓；并且第二阱擴散區(qū)被設定為等于或大于PMOSFET源極電壓的電壓。
7.根據(jù)權(quán)利要求6的半導體集成器件，其中NMOSFET的源極為0V；并且第一阱擴散區(qū)和支撐襯底被設定為0V。
8.根據(jù)權(quán)利要求6的半導體集成器件，其中NMOSFET的源極為0V；并且第一阱擴散區(qū)和支撐襯底被設定為負電位。
9.一種半導體集成器件，其包括具有一種導電類型的支撐襯底和包埋絕緣膜的SOI即絕緣體上硅襯底；與所述包埋絕緣膜下表面接觸的第一阱擴散區(qū)；導電類型彼此不同的第一和第二擴散區(qū)，它們彼此獨立地在第一阱擴散區(qū)中形成，并且在所述包埋絕緣膜的下方接觸并形成；在所述包埋絕緣膜的下方接觸并形成的第三擴散區(qū)；從所述第一擴散區(qū)向上延伸、穿過包埋絕緣膜的第一接觸；從所述第二擴散區(qū)向上延伸、穿過包埋絕緣膜的第二接觸；從所述第三擴散區(qū)向上延伸、穿過包埋絕緣膜的第三接觸；與所述第一接觸連接的基極；與所述第二接觸連接的發(fā)射極；及與所述第三接觸連接的集電極。
10.根據(jù)權(quán)利要求9的半導體集成器件，其中所述支撐襯底、第二擴散區(qū)和第三擴散區(qū)都是第一導電類型；并且所述第一阱擴散區(qū)和第一擴散區(qū)是第二導電類型。
11.根據(jù)權(quán)利要求9的半導體集成器件，其進一步包括輸出參考電壓的參考電壓產(chǎn)生電路，所述參考電壓產(chǎn)生電路包括串聯(lián)連接在第一和第二電源電壓端之間的第一和第二晶體管；串聯(lián)連接在第一和第二電源電壓端之間的第三晶體管、第一阻抗元件、第二阻抗元件和第四晶體管；及根據(jù)第一和第二晶體管之間連接點的電壓與第一阻抗元件和第二阻抗元件之間連接點的電壓之間的電位差，向第一和第三晶體管的柵極供應信號的差分放大器，所述參考電壓產(chǎn)生電路輸出來自第三晶體管和第一阻抗元件間連接點的參考電壓，第二晶體管和第四晶體管每個都是具有彼此短路的基極和集電極并且作為電源工作的雙極晶體管，并且第二晶體管和第四晶體管每個都具有第一阱擴散區(qū)、第一擴散區(qū)、第二擴散區(qū)、第三擴散區(qū)、第一接觸、第二接觸和第三接觸。
12.一種半導體集成器件，其包括具有支撐襯底和包埋絕緣膜的SOI即絕緣體上硅襯底；在所述包埋絕緣膜的下方接觸并形成的第一導電類型的第一擴散區(qū)；與所述包埋絕緣膜下表面接觸、并且與第一擴散區(qū)分開形成的第二種導電類型的第二擴散區(qū)；與所述包埋絕緣膜下表面接觸、并且比第一和第二擴散區(qū)形成得更深的第一導電類型的第三阱擴散區(qū)；與所述包埋絕緣膜下表面接觸、并且比第一和第二擴散區(qū)形成得更深的第一導電類型的第四阱擴散區(qū)；與所述第三和第四阱擴散區(qū)接觸形成的第一導電類型的第五阱擴散區(qū)；覆蓋所述第一和第二擴散區(qū)，并且位于由所述第三、第四和第五阱擴散區(qū)與支撐襯底分開的區(qū)域中的第二導電類型的第六阱擴散區(qū)；從所述第一擴散區(qū)向上延伸、穿過包埋絕緣膜的第一接觸；從所述第二擴散區(qū)向上延伸、穿過包埋絕緣膜的第二接觸；從所述第三阱擴散區(qū)向上延伸、穿過包埋絕緣膜的第三接觸；從所述第四阱擴散區(qū)向上延伸、穿過包埋絕緣膜的第四接觸；與所述第一接觸連接的陰極；與所述第二接觸連接的陽極；以及與所述第三和第四接觸連接的電源端。
13.根據(jù)權(quán)利要求12的半導體集成器件，其中所述第一導電類型是n型；并且所述第二導電類型是p型。
14.根據(jù)權(quán)利要求12的半導體集成器件，其進一步包括輸出參考電壓的參考電壓產(chǎn)生電路，所述參考電壓產(chǎn)生電路包括直接連接在第一和第二電源電壓端之間的第一晶體管和第一二極管；串聯(lián)連接在第一和第二電源電壓端之間的第二晶體管、第一阻抗元件、第二阻抗元件和第二二極管；及根據(jù)第一晶體管和第一二極管之間連接點的電壓與第一阻抗元件和第二阻抗元件之間連接點的電壓之間的電位差，向第一和第二晶體管的柵極供應信號的差分放大器，所述參考電壓產(chǎn)生電路輸出來自第二晶體管和第一阻抗元件間連接點的參考電壓，所述第一和第二二極管每個都具有第一擴散區(qū)、第二擴散區(qū)、第三阱擴散區(qū)、第四擴散區(qū)、第五阱擴散區(qū)、第六阱擴散區(qū)、第一接觸、第二接觸、第三接觸和第四接觸。
全文摘要
一種半導體集成器件，其包括具有支撐襯底和包埋絕緣膜的SOI(絕緣體上硅)襯底；在SOI襯底上彼此分開形成的NMOSFET、PMOSFET和FBC(浮體元件)；沿著NMOSFET下方支撐襯底中的包埋絕緣膜形成的p型第一阱擴散區(qū)；沿著PMOSFET下方支撐襯底中的包埋絕緣膜形成的n型第二阱擴散區(qū)；以及沿著FBC下方支撐襯底中的包埋絕緣膜形成的導電類型的第三阱擴散區(qū)。
文檔編號H01L27/108GK1744321SQ20051009668
公開日2006年3月8日 申請日期2005年8月31日 優(yōu)先權(quán)日2004年8月31日
發(fā)明者大澤隆 申請人:株式會社東芝