專利名稱：半導(dǎo)體裝置及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于半導(dǎo)體元件，特別是關(guān)于具有多重間隔物與可減少源/漏極片電阻的多重摻雜區(qū)的金屬氧化物半導(dǎo)體元件。
背景技術(shù)：
隨著晶體管尺寸的不斷縮減，短溝道效應(yīng)、多晶硅柵極的活性、與接面電容成為設(shè)計金屬氧化物半導(dǎo)體元件時的重要課題。在制造時由于每個晶體管只分配到相當(dāng)狹小的空間，在形成柵極后的離子注入的摻雜量與摻雜深度必須縮減，以將短溝道效應(yīng)控制在可接受的程度，但會造成多晶硅的空乏效應(yīng)與高接面電容的問題。通過傳統(tǒng)的單一間隔物的制程，則難以同時改善短溝道效應(yīng)、提高多晶硅柵極的活性、與降低接面電容的問題。特別是為了改善熱載流子效應(yīng)，鄰近溝道區(qū)的淡摻雜漏極的使用愈來愈常見，然而其會導(dǎo)致源/漏極區(qū)與溝道區(qū)之間的片電阻的增加，并因為低摻雜密度的緣故而降低漏極飽和電流。
發(fā)明內(nèi)容
有鑒于此，本發(fā)明的一目的是提供一種半導(dǎo)體裝置及其形成方法，可降低源/漏極區(qū)與溝道區(qū)之間的片電阻，并提升漏極飽和電流。
為達成本發(fā)明的上述目的，本發(fā)明是提供一種半導(dǎo)體裝置的形成方法，包含形成一柵介電層于一基底中的一溝道區(qū)上；形成一柵極于上述柵介電層上；沿著上述柵極的側(cè)緣形成寬度為200～450的一柵極間隔物(spacer)；以及形成實質(zhì)上與上述柵極間隔物對齊的一源/漏極區(qū)，其中上述源/漏極區(qū)具有第一摻雜區(qū)與上述柵極部分重疊；第二摻雜區(qū)，其與上述溝道區(qū)的距離大于上述第一摻雜區(qū)與上述溝道區(qū)的距離；以及第三摻雜區(qū)，其與上述溝道區(qū)的距離大于上述第二摻雜區(qū)與上述溝道區(qū)的距離。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，形成該源/漏極區(qū)更包含以該柵極為掩膜，施以摻雜制程而形成該第一摻雜區(qū)；沿著該柵極的側(cè)緣形成寬度大于該柵極間隔物的一厚間隔物；以該厚間隔物為掩膜，施以摻雜制程而形成該第三摻雜區(qū)；沿著該柵極的側(cè)緣形成該柵極間隔物；以及以該柵極間隔物為掩膜，施以摻雜制程而形成該第三摻雜區(qū)。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，該柵極間隔物，是通過蝕刻該厚間隔物的外部而形成。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，是以干蝕刻的方式蝕刻該厚間隔物，并形成一凹部于該源/漏極區(qū)。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，更包含凹蝕位于該源/漏極區(qū)旁的一淺溝槽隔離結(jié)構(gòu)。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，更包含沿著該柵極的邊緣形成一暫時性的間隔物；沿著該暫時性的間隔物的外緣形成一凹部；以及形成一外延區(qū)于該凹部內(nèi)，其中該外延區(qū)與該柵極間隔物之間具有一間隔。
本發(fā)明是又提供一種半導(dǎo)體裝置的形成方法，包含提供一基底，具有第一元件區(qū)與第二元件區(qū)；于上述第一元件區(qū)形成第一柵介電層于上述基底上、第一柵極于上述第一柵介電層上、與第一硬掩膜于上述第一柵極上；于上述第二元件區(qū)形成第二柵介電層于上述基底上、第二柵極于上述第二柵介電層上、與第二硬掩膜于上述第二柵極上；分別以上述第一柵極與上述第二柵極為掩膜，于上述第一與第二元件區(qū)施以摻雜制程，而各于上述第一與第二元件區(qū)形成第一摻雜區(qū)；沿著上述第一與第二柵極的邊緣各形成一厚間隔物；分別以上述厚間隔物為掩膜，于上述第一與第二元件區(qū)各形成第二摻雜區(qū)；蝕刻上述厚間隔物而形成柵極間隔物，因此上述柵極間隔物的寬度小于對應(yīng)的上述間隔物，其中上述柵極間隔物的寬度為200～450；以及以上述柵極間隔物為掩膜，分別于上述第一與第二元件區(qū)內(nèi)形成第三摻雜區(qū)。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，更包含沿著該第一與第二柵極的至少一個邊緣形成一暫時性的間隔物；形成一凹部于該基底內(nèi)，與該暫時性的間隔物對齊；以及形成一外延區(qū)于該凹部內(nèi)。
本發(fā)明是又提供一種半導(dǎo)體裝置，包含一柵介電層于一基底中的一溝道區(qū)上；一柵極于上述柵介電層上；一柵極間隔物(spacer)，置于上述柵極的側(cè)緣；以及實質(zhì)上與上述柵極間隔物對齊的一源/漏極區(qū)，其中上述源/漏極區(qū)具有第一摻雜區(qū)與上述柵極部分重疊；第二摻雜區(qū)，其與上述溝道區(qū)的距離大于上述第一摻雜區(qū)與上述溝道區(qū)的距離；以及第三摻雜區(qū)，其與上述溝道區(qū)的距離大于上述第二摻雜區(qū)與上述溝道區(qū)的距離。
本發(fā)明所述的半導(dǎo)體裝置，更包含與該柵極間隔物之間有一既定間隔的一外延區(qū)。
本發(fā)明所述的半導(dǎo)體裝置，更包含一硅化區(qū)于該間隔中。
本發(fā)明所述的半導(dǎo)體裝置，更包含一淺溝槽隔離結(jié)構(gòu)于該源/漏極區(qū)旁，其中該淺溝槽隔離結(jié)構(gòu)的表面低于該基底的表面。
本發(fā)明所述半導(dǎo)體裝置及其形成方法可降低源/漏極區(qū)與溝道區(qū)之間的片電阻，并提升漏極飽和電流。
圖1至圖16為一系列的剖面圖，是顯示本發(fā)明較佳實施例的半導(dǎo)體裝置的結(jié)構(gòu)及其形成方法的流程；
圖17為一的剖面圖，是顯示本發(fā)明較佳實施例的半導(dǎo)體裝置的一變化例；圖18為一的剖面圖，是顯示本發(fā)明較佳實施例的半導(dǎo)體裝置的另一變化例；圖19為一的剖面圖，是顯示本發(fā)明較佳實施例的半導(dǎo)體裝置的又另一變化例。
具體實施例方式
為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉數(shù)個較佳實施例，并配合所附圖示，作詳細說明如下圖1是顯示一基底2，具有用以形成P型金屬氧化物半導(dǎo)體(PMOS)元件的PMOS元件區(qū)100與用以形成N型金屬氧化物半導(dǎo)體(NMOS)元件的NMOS元件區(qū)200，淺溝槽隔離結(jié)構(gòu)4用以隔離元件區(qū)。包含一柵介電層104與一柵極106的柵極堆疊結(jié)構(gòu)是形成于PMOS元件區(qū)100中；包含一柵介電層204與一柵極206的柵極堆疊結(jié)構(gòu)則形成于NMOS元件區(qū)200中，柵介電層104與204較好為高介電常數(shù)材料?；?較好為塊硅(bulk silicon)，但亦可使用例如絕緣層上覆硅(silicon on insulator；SOI)結(jié)構(gòu)。上述柵極堆疊結(jié)構(gòu)的排列較好為所欲形成元件的<100>或<110>方向，且分別為掩膜層108與208所遮蔽，而掩膜層108與208可包含氧化物、氮化物例如氮化硅、氮氧化硅、有機物、或上述的組合。
然后，將通常用以形成間隔物的虛設(shè)(dummy)層形成于PMOS元件區(qū)100與NMOS元件區(qū)200上。在一較佳實施例中，上述虛設(shè)層包含一線型(liner)氧化層110與一氮化層112如圖2所示，其厚度為20～500。在其他實施例中，上述虛設(shè)層可為單層或復(fù)合層，包含氧化物、氮化硅、氮氧化硅、及/或其他低介電常數(shù)材料，其形成方法可以是等離子增益化學(xué)氣相沉積(PECVD)、低壓化學(xué)氣相沉積(LPCVD)、次大氣壓化學(xué)氣相沉積(SACVD)等等。在本發(fā)明中，在后續(xù)步驟形成其他間隔物時，亦可使用與上述虛設(shè)層相近的材料。
請參考圖3，將PMOS元件區(qū)100中的線型氧化層110與氮化層112圖形化，而形成柵極間隔物114，在上述圖形化的過程中可以使用濕蝕刻或干蝕刻的制程。柵極間隔物114可包含一線型氧化物的部分與一氮化物的部分，而柵極間隔物114的厚度T11為50～350。
在一較佳實施例中，是形成一外延區(qū)，用以形成一部分的源/漏極區(qū)。在圖4中，一光致抗蝕劑215形成于NMOS元件區(qū)200上，沿著柵極間隔物114的外緣形成凹部116，凹部形成方法可為等向性及/或非等向性蝕刻，其深度為0～1000，較好為250～450。在其他實施例中，是以離子注入來形成整個源/漏極區(qū)，將詳述于后續(xù)形成NMOS元件的源/漏極區(qū)的步驟。
請參考圖5，以外延成長的步驟在凹部116中形成外延區(qū)118，較好為形成硅鍺(SiGe)外延區(qū)于PMOS元件中。硅鍺外延區(qū)通常會在溝道區(qū)引發(fā)壓應(yīng)力，因此可強化元件的驅(qū)動電流。然而，硅鍺外延區(qū)卻不利于NMOS元件的驅(qū)動電流，因此較好為形成碳化硅外延區(qū)于NMOS元件中。
在圖6中，移除光致抗蝕劑215，亦移除柵極間隔物114、線氧化層110、氮化硅層112、及硬掩膜108與208，其移除方法較好為濕蝕刻法。在其他實施例中仍有可能使用干蝕刻法移除柵極間隔物114、線氧化層110、氮化硅層112、及硬掩膜108與208，但可能會使基底2曝露出來、且可能會凹蝕外延區(qū)118。
請參考圖7與圖8，是顯示將淡摻雜區(qū)形成于PMOS元件與NMOS元件。在圖7中，是將N型摻雜物注入NMOS元件區(qū)200中，而形成實質(zhì)上與柵介電層206對齊的摻雜區(qū)220，此時在PMOS元件區(qū)100上則形成有一光致抗蝕劑層119并將其遮罩。摻雜區(qū)220的深度較好為100～250。同樣地，在圖8中，是將P型摻雜物注入PMOS元件區(qū)100中，而形成摻雜區(qū)120，此時在NMOS元件區(qū)200上則形成有一光致抗蝕劑層221并將其遮罩。摻雜區(qū)120與220為淡摻雜區(qū)，其摻雜物密度可為1E18cm-3～1E22cm-3。摻雜區(qū)120與220會水平擴散至對應(yīng)的柵極106與206下方而與其部分重疊。
圖9是顯示間隔物的形成。在一實施例中，一線型氧化層126與一氮化層128是全面性地形成于PMOS元件區(qū)100與NMOS元件區(qū)200上，然后將二者圖形化而形成PMOS元件的厚間隔物130與NMOS元件的厚間隔物230如圖10A所示，其中位于PMOS元件區(qū)100的線型氧化層126與氮化層128分別成為厚間隔物130中的第一層1301與第二層1302；位于NMOS元件區(qū)200的線型氧化層126與氮化層128分別成為厚間隔物230中的第一層2301與第二層2302。厚間隔物130的寬度T12與厚間隔物230的寬度T22較好分別為250～500。如圖10B所示的其他實施例中，其更包含一第三層于氮化層128上、一第三層2303于氮化層128上，其材質(zhì)較好為氧化物或氮氧化硅，將此三層圖形化后形成厚間隔物130與230。位于PMOS元件區(qū)100的上述第三層成為厚間隔物130中的第三層1303；位于NMOS元件區(qū)200的上述第三層則成為厚間隔物230中的第三層2303。第三層1303的寬度T12-3較好為T12的25％～75％；第三層2303的寬度T22-3較好為T22的25％～75％。
圖11是顯示將深摻雜區(qū)232形成于NMOS元件區(qū)200。在摻雜的過程中，PMOS元件區(qū)100是為一光致抗蝕劑層131所遮罩。由于厚間隔物230的遮罩作用，深摻雜區(qū)232與溝道區(qū)的距離大于摻雜區(qū)220與溝道區(qū)的距離。另外，深摻雜區(qū)232的深度D23是大于摻雜區(qū)220的深度D21(請參考圖7)。
圖12是繪示在PMOS元件區(qū)100進行的類似制程，移除光致抗蝕劑131而形成一光致抗蝕劑233以保護NMOS元件區(qū)200，再以離子注入形成一深摻雜區(qū)132，其與溝道區(qū)大于摻雜區(qū)120與溝道區(qū)的距離。深摻雜區(qū)132的深度D13是大于摻雜區(qū)120的深度D11。然后，移除光致抗蝕劑233。
圖13是繪示柵極間隔物136與236的形成，較好為通過蝕刻而縮小厚間隔物130與230的寬度。柵極間隔物136與236的寬度較好為200～450，其與厚間隔物130與230的寬度差分別較好為不大于500。形成于柵極間隔物136與對應(yīng)的外延區(qū)118之間的間隔135的寬度較好為0～500，更好為約250。在一較佳實施例中，是以濕蝕刻法形成柵極間隔物136與236；在其他實施例中，亦可以使用干蝕刻法。圖13B是繪示以干蝕刻法形成柵極間隔物136與236的結(jié)果，其中曝露的表面235受到凹蝕，而使其低于基底2的表面。在對厚間隔物130與230進行干蝕刻時，淺溝槽隔離結(jié)構(gòu)4較好為受到凹蝕，可減少溝道區(qū)受到非預(yù)期的應(yīng)變作用。淺溝槽隔離結(jié)構(gòu)4的凹蝕深度DSTI較好為250～1000。淺溝槽隔離結(jié)構(gòu)4的凹蝕亦可與其它制程結(jié)合，例如與硅化物的預(yù)洗制程結(jié)合，以減少制程步驟并降低制程成本。
當(dāng)厚間隔物130與230的結(jié)構(gòu)為圖10B所示的結(jié)構(gòu)時，可以簡單地移除對應(yīng)的厚間隔物130與230中的第三層1303與2303，來分別形成柵極間隔物136與236。
PMOS元件區(qū)100與NMOS元件區(qū)200會再受到另一次的離子注入。圖14是繪示NMOS端的離子注入，PMOS元件區(qū)100是受到一光致抗蝕劑237的遮罩，該離子注入制程是形成一摻雜區(qū)238。由于柵極間隔物236的遮罩作用，摻雜區(qū)238與溝道區(qū)的距離小于摻雜區(qū)232與溝道區(qū)的距離，但大于摻雜區(qū)220與溝道區(qū)的距離。深度D22較好為大于深度D21但小于深度D23。同樣地，圖15是繪示PMOS端的離子注入，NMOS元件區(qū)200是受到一光致抗蝕劑137的遮罩，該離子注入制程是形成一摻雜區(qū)138。由于柵極間隔物136的遮罩作用，摻雜區(qū)138與溝道區(qū)的距離小于摻雜區(qū)132與溝道區(qū)的距離，但大于摻雜區(qū)120與溝道區(qū)的距離。深度D12較好為大于深度D11但小于深度D13。
然后，如圖16所示，以一硅化制程形成硅化區(qū)于曝露的半導(dǎo)體材料上。所形成的硅化物包含鈦、鈷、鎳、鈀、鉑、鉺、或其他金屬。如一般現(xiàn)有的知識，上述硅化制程中，可先毯覆性地沉積適當(dāng)?shù)慕饘賹?，再以一退火的步驟使金屬與曝露于其下方的硅反應(yīng)，然后較好為以選擇性的蝕刻方式移除未反應(yīng)的金屬。在PMOS元件區(qū)100中，硅化區(qū)142與146是分別形成于源/漏極區(qū)與柵極106上。由于基底2是曝露于間隔135中，硅化區(qū)144亦形成于其中。在NMOS元件區(qū)200中，亦形成硅化區(qū)242與246。
圖16亦顯示一接觸孔蝕刻停止層(contact etch stop layer；CESL)150的形成。在一較佳實施例中，CESL 150包含第一部分1501于PMOS元件區(qū)100上，可對PMOS元件區(qū)100的溝道區(qū)提供壓應(yīng)力；亦包含第二部分1502于NMOS元件區(qū)200上，可對NMOS元件區(qū)200的溝道區(qū)提供張應(yīng)力。在其他實施例中，整個CESL 150是提供張應(yīng)力。CESL 150的厚度較好為350～1000，可提供0.01～2GPa的應(yīng)力值，其形成可使用PECVD、LPCVD、上述的組合、或是其他適當(dāng)?shù)姆椒ā?br>
如前所述，在本發(fā)明的半導(dǎo)體裝置的形成方法中，是形成多個間隔物于各元件中，部分為暫時性的間隔物。本發(fā)明的半導(dǎo)體裝置的形成方法并提供三道離子注入的步驟，其中最接近溝道區(qū)的摻雜區(qū)120與220的形成，是以柵極106與206為掩膜，因此柵極106與206可有效地控制元件的開關(guān)。在PMOS元件區(qū)100中，標示為“164”的區(qū)域為淡摻雜區(qū)而可降低熱載流子效應(yīng)；淡摻雜區(qū)164與硅化區(qū)142的連接是經(jīng)由低片電阻區(qū)162；低片電阻區(qū)162歷經(jīng)兩次離子注入的制程，具有相對較高的摻雜濃度而具較低的片電阻。硅化區(qū)144更將外延區(qū)(源/漏極區(qū))118與低片電阻區(qū)162連接，因此其整體電阻較低。通過低片電阻，可提升漏極的飽和電流。同樣地，在NMOS元件區(qū)200中，淡摻雜區(qū)264是通過低片電阻區(qū)262與硅化區(qū)242連接。因此，其整體電阻較低，并可提升漏極的飽和電流。
在本實施例中，因為柵極間隔物136與236占據(jù)較小的空間，則可形成較厚的CESL 150。如一般現(xiàn)有的知識，較厚的CESL 150較能對底下的元件造成應(yīng)變。同樣地，通過較小的柵極間隔物136與236，可提供較大的著陸區(qū)。
上述實施例是揭露一系列的三道離子注入的制程；而在其他實施例中，上述三道離子注入制程的順序亦可更動而不致改變所形成的元件的表現(xiàn)。例如圖8所示，在形成摻雜區(qū)120與220后，可形成較窄的間隔物作為柵極間隔物136與236并以其為掩膜實施第二道離子注入制程。然后再沿著柵極間隔物136與236的外緣形成一附加間隔物而增厚成為厚間隔物130與230，再以厚間隔物130與230為掩膜實施第三道離子注入制程，最后再移除上述附加間隔物而留下柵極間隔物136與236為最終的結(jié)構(gòu)。此時柵極間隔物136與236的寬度較好為包含上述附加間隔物的厚間隔物130與230的25％～75％。在另外的實施例中，可以提高源/漏極區(qū)的高度，并可以外延、超高真空化學(xué)氣相沉積法、原子級化學(xué)氣相沉積法、或分子束外延等方法來形成。
圖17為一的剖面圖，是顯示本發(fā)明較佳實施例的半導(dǎo)體裝置的一變化例。如前所述，繪示于圖13A的間隔135的寬度可趨近于零。因此間隔物310可用來調(diào)整對應(yīng)的源/漏極上的硅化區(qū)312。在本實施例中，因為區(qū)域314與316都是高摻雜區(qū)而具有低片電阻，源/漏極的總片電阻仍很低，其中區(qū)域314與316是將對應(yīng)的源/漏極上的硅化區(qū)312連接至元件的溝道區(qū)。
圖18為一的剖面圖，是顯示本發(fā)明較佳實施例的半導(dǎo)體裝置的另一變化例。當(dāng)繪示于圖9與圖13A的線型氧化層126未完全移除時，是留下殘留部318，則不會有硅化物形成于間隔135內(nèi)。由于區(qū)域319與320中的摻雜濃度很高，其源/漏極的整體片電阻仍低，即使可能會稍高于前述的較佳的實施例。
圖19為一的剖面圖，是顯示本發(fā)明較佳實施例的半導(dǎo)體裝置的又另一變化例。如圖13B所示，當(dāng)以干蝕刻移除暫時性的間隔物時，基底2的曝露表面會受到蝕刻，而會降低部分源/漏極320的表面。如圖19所例示，第一凹蝕表面326是由圖6所示的間隔物移除步驟所造成，而第二凹蝕表面328是由圖13B所示的間隔物移除步驟所造成。依據(jù)形成方法的不同，在柵極的每一邊會形成一階或多階的凹蝕。如一般現(xiàn)有的知識，淺溝槽隔離結(jié)構(gòu)4會對元件的溝道區(qū)施加應(yīng)變，也許是對元件不利的應(yīng)變。通過受到凹蝕的淺溝槽隔離結(jié)構(gòu)4，其上表面低于溝道區(qū)，可減少或消除作用于溝道區(qū)的不利應(yīng)變。
雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護范圍以權(quán)利要求書的范圍為準。
附圖中符號的簡單說明如下2基底4保護層100PMOS元件區(qū)104柵介電層106柵極108掩膜層
110 線氧化層112 氮化硅層114 柵極間隔物116 凹部118 外延區(qū)119 光致抗蝕劑層120 摻雜區(qū)126 線型氧化層128 氮化層130 厚間隔物1301第一層1302第二層1303第三層131 光致抗蝕劑層132 深摻雜區(qū)135 間隔136 柵極間隔物137 光致抗蝕劑138 摻雜區(qū)150 接觸孔蝕刻停止層(CESL)1501第一部分1502第二部分162 低片電阻區(qū)164 淡摻雜區(qū)200 NMOS元件區(qū)204 柵介電層206 柵極
208 掩膜層215 光致抗蝕劑220 摻雜區(qū)221 光致抗蝕劑層230 厚間隔物2301第一層2302第二層2303第三層232 深摻雜區(qū)233 光致抗蝕劑235 曝露的表面236 柵極間隔物237 光致抗蝕劑238 摻雜區(qū)262 低片電阻區(qū)264 淡摻雜區(qū)310 間隔物312 硅化區(qū)314 區(qū)域316 區(qū)域318 殘留部319 區(qū)域320 區(qū)域326 第一凹蝕表面328 第一凹蝕表面
權(quán)利要求
1.一種半導(dǎo)體裝置的形成方法，其特征在于，所述半導(dǎo)體裝置的形成方法包含形成一柵介電層于一基底中的一溝道區(qū)上；形成一柵極于該柵介電層上；沿著該柵極的側(cè)緣形成寬度為200～450的一柵極間隔物；以及形成實質(zhì)上與該柵極間隔物對齊的一源/漏極區(qū)，其中該源/漏極區(qū)具有第一摻雜區(qū)與該柵極部分重疊；第二摻雜區(qū)，其與該溝道區(qū)的距離大于該第一摻雜區(qū)與該溝道區(qū)的距離；以及第三摻雜區(qū)，其與該溝道區(qū)的距離大于該第二摻雜區(qū)與該溝道區(qū)的距離。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的形成方法，其特征在于，形成該源/漏極區(qū)更包含以該柵極為掩膜，施以摻雜制程而形成該第一摻雜區(qū)；沿著該柵極的側(cè)緣形成寬度大于該柵極間隔物的一厚間隔物；以該厚間隔物為掩膜，施以摻雜制程而形成該第三摻雜區(qū)；沿著該柵極的側(cè)緣形成該柵極間隔物；以及以該柵極間隔物為掩膜，施以摻雜制程而形成該第三摻雜區(qū)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置的形成方法，其特征在于，該柵極間隔物，是通過蝕刻該厚間隔物的外部而形成。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置的形成方法，其特征在于，是以干蝕刻的方式蝕刻該厚間隔物，并形成一凹部于該源/漏極區(qū)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置的形成方法，其特征在于，更包含凹蝕位于該源/漏極區(qū)旁的一淺溝槽隔離結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的形成方法，其特征在于，更包含沿著該柵極的邊緣形成一暫時性的間隔物；沿著該暫時性的間隔物的外緣形成一凹部；以及形成一外延區(qū)于該凹部內(nèi)，其中該外延區(qū)與該柵極間隔物之間具有一間隔。
7.一種半導(dǎo)體裝置的形成方法，其特征在于，所述半導(dǎo)體裝置的形成方法包含提供一基底，具有第一元件區(qū)與第二元件區(qū)；于該第一元件區(qū)形成第一柵介電層于該基底上、第一柵極于該第一柵介電層上、與第一硬掩膜于該第一柵極上；于該第二元件區(qū)形成第二柵介電層于該基底上、第二柵極于該第二柵介電層上、與第二硬掩膜于該第二柵極上；分別以該第一柵極與該第二柵極為掩膜，于該第一與第二元件區(qū)施以摻雜制程，而各于該第一與第二元件區(qū)形成第一摻雜區(qū)；沿著該第一與第二柵極的邊緣各形成一厚間隔物；分別以該厚間隔物為掩膜，于該第一與第二元件區(qū)各形成第二摻雜區(qū)；蝕刻該厚間隔物而形成柵極間隔物，因此該柵極間隔物的寬度小于對應(yīng)的該間隔物，其中該柵極間隔物的寬度為200～450；以及以該柵極間隔物為掩膜，分別于該第一與第二元件區(qū)內(nèi)形成第三摻雜區(qū)。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置的形成方法，其特征在于，更包含沿著該第一與第二柵極的至少一個邊緣形成一暫時性的間隔物；形成一凹部于該基底內(nèi)，與該暫時性的間隔物對齊；以及形成一外延區(qū)于該凹部內(nèi)。
9.一種半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置包含一柵介電層于一基底中的一溝道區(qū)上；一柵極于該柵介電層上；一柵極間隔物，置于該柵極的側(cè)緣；以及實質(zhì)上與該柵極間隔物對齊的一源/漏極區(qū)，其中該源/漏極區(qū)具有第一摻雜區(qū)與該柵極部分重疊；第二摻雜區(qū)，其與該溝道區(qū)的距離大于該第一摻雜區(qū)與該溝道區(qū)的距離；以及第三摻雜區(qū)，其與該溝道區(qū)的距離大于該第二摻雜區(qū)與該溝道區(qū)的距離。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，更包含與該柵極間隔物之間有一既定間隔的一外延區(qū)。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其特征在于，更包含一硅化區(qū)于該間隔中。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，更包含一淺溝槽隔離結(jié)構(gòu)于該源/漏極區(qū)旁，其中該淺溝槽隔離結(jié)構(gòu)的表面低于該基底的表面。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置及其形成方法。上述半導(dǎo)體裝置包含一柵介電層于一基底中的一溝道區(qū)上；一柵極于上述柵介電層上；一柵極介電層置于上述柵極的側(cè)緣；以及實質(zhì)上與上述柵極介電層的側(cè)緣對齊的一源/漏極區(qū)。其中上述源/漏極區(qū)具有第一摻雜區(qū)與上述柵極部分重疊；第二摻雜區(qū)，其與上述溝道區(qū)的距離大于該第一摻雜區(qū)與上述溝道區(qū)的距離；以及第三摻雜區(qū)，其與上述溝道區(qū)的距離大于上述第二摻雜區(qū)與上述溝道區(qū)的距離。上述源/漏極區(qū)較好為具有與上述柵極間隔物有一既定間隔的外延區(qū)。本發(fā)明所述半導(dǎo)體裝置及其形成方法可降低源/漏極區(qū)與溝道區(qū)之間的片電阻，并提升漏極飽和電流。
文檔編號H01L29/78GK1897231SQ20051013185
公開日2007年1月17日 申請日期2005年12月20日 優(yōu)先權(quán)日2005年7月12日
發(fā)明者鄭水明 申請人:臺灣積體電路制造股份有限公司