半導(dǎo)體裝置及其制法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體裝置，尤指一種能提高信賴性及產(chǎn)品良率的半導(dǎo)體裝置及其制法。
【背景技術(shù)】
[0002]隨著電子產(chǎn)業(yè)的蓬勃發(fā)展，電子產(chǎn)品也逐漸邁向多功能、高性能的趨勢。目前應(yīng)用于芯片封裝領(lǐng)域的技術(shù)，例如芯片尺寸構(gòu)裝(Chip Scale Package, CSP)、芯片直接貼附封裝(Direct Chip Attached, DCA)或多芯片模塊封裝(Multi — Chip Module, MCM)等覆晶型態(tài)的封裝模塊、或?qū)⑿酒Ⅲw堆?；蠟槿S集成電路(3D IC)芯片堆棧技術(shù)等。
[0003]圖1為現(xiàn)有半導(dǎo)體封裝件I的剖面示意圖，該半導(dǎo)體封裝件I通過于一封裝基板18與半導(dǎo)體芯片11之間設(shè)置一娃中介板(Through Silicon interposer, TSI) 10,該娃中介板10具有導(dǎo)電娃穿孔(Through-silicon via, TSV)100及形成于該導(dǎo)電娃穿孔100上的線路重布結(jié)構(gòu)(Redistribut1n layer, RDL) 15,令該線路重布結(jié)構(gòu)15藉由多個導(dǎo)電組件14電性結(jié)合間距較大的封裝基板18的焊墊180，并以底膠17包覆該些導(dǎo)電組件14，而間距較小的半導(dǎo)體芯片11的電極墊110藉由多個焊錫凸塊13電性結(jié)合該導(dǎo)電硅穿孔100，再以底膠12包覆該些焊錫凸塊13。
[0004]若該半導(dǎo)體芯片11直接結(jié)合至該封裝基板18上，因半導(dǎo)體芯片11與封裝基板18兩者的熱膨脹系數(shù)的差異甚大，所以半導(dǎo)體芯片11外圍的焊錫凸塊13不易與封裝基板18上對應(yīng)的焊墊180形成良好的接合，致使焊錫凸塊13自封裝基板18上剝離。另一方面，因半導(dǎo)體芯片11與封裝基板18之間的熱膨脹系數(shù)不匹配(mismatch),其所產(chǎn)生的熱應(yīng)力(thermal stress)與翅曲(warpage)的現(xiàn)象也日漸嚴(yán)重,致使半導(dǎo)體芯片11與封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。
[0005]因此，藉由半導(dǎo)體基材制作的硅中介板10的設(shè)計(jì)，其與該半導(dǎo)體芯片11的材質(zhì)接近，所以可有效避免上述所產(chǎn)生的問題。
[0006]此外，藉由該硅中介板10的設(shè)計(jì)，半導(dǎo)體封裝件I除了避免前述問題外，相較于覆晶式封裝件，其長寬方向的面積可更加縮小。例如，一般覆晶式封裝基板最小的線寬/線距僅能制出12/12 μ m，而當(dāng)半導(dǎo)體芯片的電極墊(1/0)數(shù)量增加時(shí)，以現(xiàn)有覆晶式封裝基板的線寬/線距并無法再縮小，所以須加大覆晶式封裝基板的面積以提高布線密度，才能接置高1/0數(shù)的半導(dǎo)體芯片。反觀圖1的半導(dǎo)體封裝件1，因該硅中介板10可采用半導(dǎo)體制程做出3/3 μ m以下的線寬/線距，所以當(dāng)該半導(dǎo)體芯片11具高1/0數(shù)時(shí)，該硅中介板10的長寬方向的面積足以連接高1/0數(shù)的半導(dǎo)體芯片11，所以不需增加該封裝基板18的面積，使該半導(dǎo)體芯片11經(jīng)由該硅中介板10作為一轉(zhuǎn)接板而電性連接至該封裝基板18上。
[0007]又，該硅中介板10的細(xì)線/寬線距特性而使電性傳輸距離短，所以相較于直接覆晶結(jié)合至封裝基板的半導(dǎo)體芯片的電性傳輸速度(效率)，形成于該硅中介板10上的半導(dǎo)體芯片11的電性傳輸速度(效率)更快(更高)。
[0008]然而，前述硅中介板10的制法中，該導(dǎo)電硅穿孔100的填銅制程約占整體硅中介板10的制造成本的209T 30%，致使制造成本無法降低。
[0009]此外，該導(dǎo)電娃穿孔100的深寬比(Aspect Rat1)過大，也不利于填孔制程,例如，當(dāng)孔洞過深或孔寬過窄時(shí)，會發(fā)生銅材無法填滿孔洞的問題。
[0010]又，前述現(xiàn)有半導(dǎo)體封裝件I的制法中，將該半導(dǎo)體芯片11先接置于該硅中介板10上，再進(jìn)行切單，因該硅中介板10的厚度很薄，所以容易造成結(jié)合該半導(dǎo)體芯片11與該硅中介板10用的焊錫凸塊13斷裂(如圖1所示的裂痕處K)、或該硅中介板10破裂(crack)等可靠度問題。
[0011]因此，如何克服上述現(xiàn)有技術(shù)的種種問題，實(shí)已成目前亟欲解決的課題。

【發(fā)明內(nèi)容】

[0012]鑒于上述現(xiàn)有技術(shù)的種種缺失，本發(fā)明的目的為提供一種半導(dǎo)體裝置及其制法，以減少該導(dǎo)電穿孔的高度及深寬比，而有利于該導(dǎo)電穿孔的填孔制程。
[0013]本發(fā)明的半導(dǎo)體裝置包括:半導(dǎo)體基板，其具有相對的第一表面與第二表面、及多個電性連通該第一與第二表面的導(dǎo)電穿孔；多個導(dǎo)電組件，其設(shè)于該半導(dǎo)體基板的第一表面上且電性連接該導(dǎo)電穿孔；線路重布結(jié)構(gòu)，其設(shè)于該半導(dǎo)體基板的第二表面上并電性連接該導(dǎo)電穿孔；以及至少一電子組件，其設(shè)于該線路重布結(jié)構(gòu)上并電性連接該線路重布結(jié)構(gòu)。
[0014]本發(fā)明還提供一種半導(dǎo)體裝置的制法，其包括:提供一具有相對的第一表面與第二表面的半導(dǎo)體基板，且該半導(dǎo)體基板中具有多個連通該第一與第二表面的導(dǎo)電穿孔，且該半導(dǎo)體基板的第一表面上形成有電性連接該導(dǎo)電穿孔的多個導(dǎo)電組件；形成線路重布結(jié)構(gòu)于該半導(dǎo)體基板的第二表面上，且該線路重布結(jié)構(gòu)電性連接該導(dǎo)電穿孔；以及設(shè)置至少一電子組件于該線路重布結(jié)構(gòu)上，且該電子組件電性連接該線路重布結(jié)構(gòu)。
[0015]前述的制法中，還包括形成該些導(dǎo)電穿孔前，薄化該半導(dǎo)體基板。
[0016]前述的制法中，還包括形成該線路重布結(jié)構(gòu)前，結(jié)合承載件于該半導(dǎo)體基板的第一表面上，且于設(shè)置該電子組件后，移除該承載件。
[0017]前述的制法中，還包括設(shè)置該電子組件后，進(jìn)行切單制程。
[0018]前述的制法中，還包括設(shè)置該電子組件后，結(jié)合一封裝基板于該導(dǎo)電組件上。
[0019]前述的半導(dǎo)體裝置及其制法中，該半導(dǎo)體基板為含硅的板體，且該半導(dǎo)體基板的厚度為25微米。
[0020]前述的制法還包括于形成該線路重布結(jié)構(gòu)之前，自該第二表面薄化該半導(dǎo)體基板，使該導(dǎo)電穿孔外露于該半導(dǎo)體基板的第二表面。
[0021]前述的半導(dǎo)體裝置及其制法中，該導(dǎo)電穿孔外露于該半導(dǎo)體基板的第二表面，使該線路重布結(jié)構(gòu)電性連接該導(dǎo)電穿孔。例如，該導(dǎo)電穿孔的端面與該半導(dǎo)體基板的第二表面齊平。
[0022]前述的半導(dǎo)體裝置及其制法中，該導(dǎo)電組件包含設(shè)于該導(dǎo)電穿孔上的金屬層、及設(shè)于該金屬層上的焊錫材料。
[0023]前述的半導(dǎo)體裝置及其制法中，該線路重布結(jié)構(gòu)具有相疊的至少一線路層與介電層，且該線路層電性連接該導(dǎo)電穿孔。
[0024]另外，前述的半導(dǎo)體裝置及其制法中，還包括形成絕緣層于該電子組件與該線路重布結(jié)構(gòu)之間。更進(jìn)一步地，該絕緣層還包覆該電子組件。
[0025]由上可知，本發(fā)明的半導(dǎo)體裝置及其制法，藉由降低該半導(dǎo)體基板的厚度(該半導(dǎo)體基板的厚度為25微米)，以減少該穿孔的高度及深寬比，不僅能減少鍍銅的材料以降低制作成本，且有利于填孔制程，使銅材能填滿該穿孔。
[0026]此外，當(dāng)該電子組件接置于該線路重布結(jié)構(gòu)上時(shí)，藉由該承載件支撐該厚度極薄的半導(dǎo)體基板，所以能避免該些導(dǎo)電凸塊斷裂、或該半導(dǎo)體基板破裂等可靠度問題。
【附圖說明】
[0027]圖1為現(xiàn)有半導(dǎo)體封裝件的剖面示意圖；以及
[0028]圖2A至圖2H為本發(fā)明的半導(dǎo)體裝置的制法的剖面示意圖；其中，圖2G’為圖2G的其它實(shí)施例。
[0029]主要組件符號說明
[0030]I半導(dǎo)體封裝件
[0031]2,2’半導(dǎo)體裝置
[0032]10硅中介板
[0033]11半導(dǎo)體芯片
[0034]12，17底膠
[0035]13焊錫凸塊
[0036]14,24導(dǎo)電組件
[0037]15，25線路重布結(jié)構(gòu)
[0038]18, 28封裝基板
[0039]20半導(dǎo)體基板
[0040]20a第一表面
[0041]20b第二表面
[0042]21電子組件
[0043]22，22’，27 絕緣層
[0044]23承載件
[0045]26焊球
[0046]100導(dǎo)電硅穿孔
[0047]110電極墊
[0048]180焊墊
[0049]200導(dǎo)電穿孔
[0050]200’穿孔
[0051]200a端面
[0052]201框架
[0053]210導(dǎo)電凸塊
[0054]230支撐板
[0055]231黏著材
[0056]240金屬層
[0057]241焊錫材料
[0058]250介電層
[0059]251線路層
[0060]A制程區(qū)域
[0061]K裂痕處
[0062]t厚度。
【具體實(shí)施方式】
[0063]以下藉由特定的具體實(shí)施例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)及功效。
[0064]須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供本領(lǐng)域技術(shù)人員的了解與閱讀，并非用以限定本發(fā)明可實(shí)施的限定條件，所以不具技術(shù)上的實(shí)質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本發(fā)明所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時(shí)，本說明書中所引用的如“上”、“第一”、“第二”及“一”等用語，也僅為便于敘述的明了，而非用以限定本發(fā)明可實(shí)施的范圍，其相對關(guān)系的改變或調(diào)整，在無實(shí)質(zhì)變更技術(shù)內(nèi)容下，當(dāng)也視為本發(fā)明可實(shí)施的范疇。
[0065]圖2A至圖2H為本發(fā)明的半導(dǎo)體裝置2的制法的剖面示意圖。
[0066]如圖2A所示，提供一半導(dǎo)體基板20，且薄化該半導(dǎo)體基板20，使該半導(dǎo)體基板20的厚度t為25微米(um)，且該半導(dǎo)體基板20定義有相對的第一表面20a與第二表面20b。接著，形成多個穿孔200’于該第一表面20a上。
[0067]于本實(shí)施例中，該半導(dǎo)體基板20為含娃的板體,例如,娃中介板(Through SiliconInterposer, TSI)或玻璃基板。
[0068]此外，該薄化制程為研磨該半導(dǎo)體基板20的制程區(qū)域A，使該半導(dǎo)體基板20的周圍形成框架201。
[0069]又，以蝕刻方式形成該些穿孔200’。
[0070]如圖2B所示，形成金屬材于各該穿孔200’中，以作為導(dǎo)電穿孔200。接著，形成多個導(dǎo)電組件24于該些導(dǎo)電穿孔200上。
[0071]于本實(shí)施例中，該導(dǎo)電穿孔200為導(dǎo)電娃穿孔(Through-