專利名稱：在寬度方向中具有應(yīng)力修正和電容降低特征的晶體管結(jié)構(gòu)及其方法
技術(shù)領(lǐng)域：
當前發(fā)明涉及一般地半導(dǎo)體器件，并且更特別地，涉及在寬度方 向中具有應(yīng)力修正和電容降低特征的晶體管結(jié)構(gòu)及其制造方法。
背景技術(shù)：
在<100>方向的SOI襯底上的窄寬度PFET器件觀察到大約15到 40百分比(15-40%)的窄寬度PFET驅(qū)動電流增強。相信如此增強與 應(yīng)力引起的遷移性增強有關(guān)。但是，在此存在一個或多個限制因素制 約利用該驅(qū)動電流的提高。首先，在典型的0.13微米技術(shù)的高性能產(chǎn) 品中，在一個相對寬的寬度上設(shè)計相當數(shù)量的PFET晶體管，例如，具 有大約3.3um的峰值PFET寬度分布。因此，如此寬寬度的PFET器 件不能從窄寬度PFET增強受益。其次，為了使電路工作，NFET與PFET 驅(qū)動電流比應(yīng)當維持在一個確定的范圍中，例如，典型地在2左右。 過強的PFET驅(qū)動電流對于電路不是好事，由于強PFET驅(qū)動電流可能 引起電路故障。
因此，期望提供改進的晶體管結(jié)構(gòu)以及其制造方法來克服現(xiàn)有技 術(shù)的問題。

發(fā)明內(nèi)容
根據(jù)一個實施例，晶體管包括在有源區(qū)中定位的源區(qū)和漏區(qū)。柵 極在有源區(qū)的溝道區(qū)上，其中溝道區(qū)域分開源區(qū)和漏區(qū)。晶體管進一 步包括在柵極之下從源區(qū)向漏區(qū)延伸的至少一個應(yīng)力修正器和電容降 低特征來降低與柵極、源區(qū)和漏區(qū)相關(guān)聯(lián)的電容。該至少一個應(yīng)力修 正器和電容降低特征包括介質(zhì)并且包括至少部分通過有源區(qū)限定的形狀。


本發(fā)明的實施例通過例子來說明并不限于附圖，其中相同的參考 標記指示相同的元件，其中
圖1顯示作為公知技術(shù)的CMOS晶體管的溝道方向和寬度方向的 頂視圖。
圖2以表格示出不同溝道方向和器件類型的應(yīng)力響應(yīng)靈敏度特性。
圖3表示不同晶體管寬度在<100>的晶體管溝道方向與<110〉的晶 體管溝道方向的PMOS驅(qū)動電流的比率的特性曲線。
圖4是公知的典型CMOS晶體管結(jié)構(gòu)的頂視圖。
圖5是根據(jù)本發(fā)明一個實施例在寬度方向具有應(yīng)力修正和電容降 低特征的CMOS晶體管結(jié)構(gòu)的頂視圖。
圖6表示性能量度與包含根據(jù)本發(fā)明一個實施例的應(yīng)力修正和電 容降低特征的有源區(qū)片段寬度的特征曲線。
圖7是每個集成電路的溝道區(qū)域數(shù)量和集成電路上的晶體管器件 寬度的特征曲線表示，針對(a)典型晶體管結(jié)構(gòu)和(b)最佳晶體管結(jié) 構(gòu)，最佳晶體管結(jié)構(gòu)合并了根據(jù)本發(fā)明一個實施例的應(yīng)力修正器和電 容降低特征。
圖8是根據(jù)本發(fā)明另一實施例包括應(yīng)力修正襯墊的在寬度方向中 具有應(yīng)力修正和電容降低特征的CMOS晶體管結(jié)構(gòu)的頂視圖。
圖9是根據(jù)本發(fā)明另一實施例包括應(yīng)力修正襯墊或刻痕的在寬度 方向中具有應(yīng)力修正和電容降低特征的CMOS晶體管結(jié)構(gòu)的頂視圖。
圖10是根據(jù)本發(fā)明另一實施例在寬度方向中具有應(yīng)力修正和電 容降低特征的CMOS晶體管構(gòu)造塊結(jié)構(gòu)的頂視圖。
圖11是根據(jù)本發(fā)明又一實施例在寬度方向中具有應(yīng)力修正和電 容降低特征的CMOS晶體管構(gòu)造塊結(jié)構(gòu)的頂視圖。
圖12是根據(jù)本發(fā)明另一實施例在寬度方向中具有應(yīng)力修正和電 容降低特征的使用圖10的構(gòu)造塊結(jié)構(gòu)制造的CMOS晶體管結(jié)構(gòu)的頂視圖。
圖13是根據(jù)本發(fā)明另一實施例在寬度方向中具有應(yīng)力修正和電 容降低特征的使用圖ll的構(gòu)造塊結(jié)構(gòu)制造的CMOS晶體管結(jié)構(gòu)的頂視 圖。
圖14是根據(jù)本發(fā)明的另一實施例具有包含晶體管結(jié)構(gòu)的集成電
路的頂視圖。
在不同附圖中使用的相同的參考標記指示相同或同樣的內(nèi)容。技 術(shù)人員知道，圖中的各元件是出于簡明的目的而說明，并不一定依比 例繪出。例如，在圖中元件的某些尺寸可能相對于其它元件夸張，是 為了幫助提高對本發(fā)明實施例的理解。
具體實施例方式
圖1是作為公知技術(shù)的CMOS晶體管10的溝道方向和寬度方向 的頂視圖。特別地，CMOS晶體管IO包括有源區(qū)12和其下具有柵電 介質(zhì)(未示出)的柵電極14。有源區(qū)12通過在寬度方向延伸的寬度尺 寸W來表征，通過附圖標記16來表示寬度方向。此外，有源區(qū)12包 括任何適合的半導(dǎo)體材料。柵電極14通過溝道方向中延伸的長度尺寸 L來表征，通過附圖標記18來表示溝道方向。
圖2以表格示出不同溝道方向和器件類型的應(yīng)力響應(yīng)靈敏度特 性。該表是基于短溝道器件的性能。特別地，圖2的表20包括溝道方 向22、器件類型24、良好溝道應(yīng)力26和良好寬度應(yīng)力28的欄。對于 <110〉的溝道方向，NMOS器件在溝道方向中的拉伸應(yīng)力之下性能最 佳。此外，在<110>的溝道方向上，NMOS器件對于寬度方向的應(yīng)力表 現(xiàn)出相對較小的靈敏度。在<110〉的溝道方向上，PMOS器件在溝道方 向中的壓縮應(yīng)力和寬度方向的拉伸應(yīng)力之下性能最佳。在<100>的溝道 方向上，NMOS器件在溝道方向中的拉伸應(yīng)力之下性能最佳并且對于 在寬度方向中的應(yīng)力表現(xiàn)出相對較小的靈敏度。最后，在<100>的溝道 方向上，PMOS器件的性能表明對于在寬度方向中的應(yīng)力表現(xiàn)出相對較小的靈敏度并且對于在寬度方向中小的壓縮應(yīng)力的反應(yīng)良好。
圖3表示不同晶體管寬度的<100>的晶體管溝道方向與<110〉的晶
體管溝道方向的PMOS驅(qū)動電流的比率的特性曲線。PMOS驅(qū)動電流 比率定義為具有<100>溝道方向的器件的驅(qū)動電流IDSAT與具有<110> 溝道方向的器件的驅(qū)動電流IDsAT的比率。橫軸從較小寬度Wl向較大 寬度W2延伸。因此，曲線30表示驅(qū)動電流比率隨著寬度的降低而增 加。例如，在窄寬度，驅(qū)動電流的提高可以是50%或更高的數(shù)量級。
圖4是公知的典型CMOS晶體管結(jié)構(gòu)的頂視圖。特別地，CMOS 晶體管40包括有源區(qū)42和其下具有柵電介質(zhì)(未示出)的柵電極44。 有源區(qū)42通過在寬度方向延伸的寬度尺寸W來表征。此外，有源區(qū) 42包括任何適合的半導(dǎo)體材料。柵電極44通過溝道方向中延伸的長度 尺寸L來表征。晶體管40還包括接點46分別接觸源區(qū)和漏區(qū)43和45。 對于CMOS晶體管40，希望從性能角度將其優(yōu)化。
圖5是根據(jù)本發(fā)明實施例在寬度方向具有應(yīng)力修正和電容降低特 征的CMOS晶體管結(jié)構(gòu)的頂視圖。特別地，CMOS晶體管50包括有 源區(qū)52和其下具有柵電介質(zhì)(未示出)的柵電極54。此外，有源區(qū) 52包括任何適合的半導(dǎo)體材料。柵電極54通過溝道方向中延伸的長度 尺寸L來表征。晶體管50還包括接點56分別接觸有源區(qū)52的源區(qū)和 漏區(qū)72和74。對于CMOS晶體管50，已從性能角度將其優(yōu)化，如下 詳述。
CMOS晶體管50的優(yōu)化包括增加的應(yīng)力修正器和電容降低特征 (58、 60)，其中特征提供在寬度方向中的應(yīng)力修正。換句話說，通
過以附圖標記62表示并在寬度方向擴展的寬度尺寸WovERALL來表征有
源區(qū)52。有源區(qū)52被分成多個片段，例如，分別地，第一、第二和第 三片段66、 68和70。通過附圖標記64表示的寬度WsuB來表征片段。 寬度WsuB小于總寬度W0VERAIX。此外，應(yīng)力修正器和電容降低特征(58、 60)在有源區(qū)52的源區(qū)和漏區(qū)(72、 74)之間擴展并且位于柵 電極54和柵介質(zhì)(未示出)之下。
在一個實施例中，應(yīng)力修正器和電容降低特征(58、 60)置換事 先通過適當?shù)奈g刻技術(shù)例如，溝槽蝕刻技術(shù)移除的有源區(qū)52相對應(yīng)的 區(qū)域。應(yīng)力修正器和電容降低特征(58、 60)包括溝槽填充材料，這 些材料根據(jù)期望的用于特定晶體管應(yīng)用的應(yīng)力修正而選擇，包括壓縮 應(yīng)力修正或拉伸應(yīng)力修正。例如，在一個實施例中，溝槽填充材料包 括用于提供壓縮應(yīng)力修正的氧化物。在另一個實施例中，溝槽填充材 料包括用于提供拉伸應(yīng)力修正的氮化物。
根據(jù)另一實施例，晶體管包括在有源區(qū)中定位的源區(qū)和漏區(qū)。柵 極在有源區(qū)的溝道區(qū)域之上，其中溝道區(qū)域分開源區(qū)和漏區(qū)。晶體管 進一步包括柵極下面的從源區(qū)到漏區(qū)擴展用來降低與柵極、源、漏關(guān) 聯(lián)的電容的至少一個應(yīng)力修正器和電容降低特征。該至少一個應(yīng)力修 正器和電容降低特征包括介質(zhì)并包括至少部分通過有源區(qū)限定的形 狀。該至少一個應(yīng)力修正器和電容降低特征在溝道的寬度方向上修正 應(yīng)力。在一個實施例中，溝道區(qū)域的寬度方向是<110〉晶向，其中介質(zhì) 是在有源區(qū)域上施加壓縮應(yīng)力的介質(zhì)。此外，在有源區(qū)域上施加壓縮 應(yīng)力的介質(zhì)是氧化物。
在另一實施例中，溝道區(qū)域的寬度方向是<110>晶向，其中介質(zhì)是 在有源區(qū)域上施加拉伸應(yīng)力的介質(zhì)。此外，在有源區(qū)域上施加拉伸應(yīng) 力的介質(zhì)是氮化物。
在又一實施例中，至少一個應(yīng)力修正器和電容降低特征的總數(shù)依 賴于有源區(qū)域的總寬度。此外，至少一個應(yīng)力修正器和電容降低特征 的總數(shù)進一步依賴于有源區(qū)域的最佳子寬度。此外，最佳的子寬度通 過計算最佳性能量度來確定。此外，在另一實施例中，至少一個應(yīng)力 修正器和電容降低特征包括預(yù)先通過有源區(qū)域占有的區(qū)域。圖6是性能量度與和根據(jù)本發(fā)明一個實施例的包含應(yīng)力修正和電 容降低特征的有源區(qū)片段寬度的特征曲線。特別地，性能量度軸從低 性能到高性能延伸。寬度軸從小寬度Wl到大寬度W2延伸，包括最佳 寬度W0PTIMAL。性能響應(yīng)曲線80表示選自小于最佳片段寬度
(W0PTIMAL)的片段寬度(WSUB)并且位于通過附圖標記82指示的區(qū) 域中，器件性能受制于有源區(qū)域的損失。此外，性能響應(yīng)曲線80表示 選自大于最佳片段寬度(WOPTIMAL)的片段寬度(WSUB)并且位于通 過附圖標記84指示的區(qū)域中，器件性能受制于正向響應(yīng)的損失。
圖7是每個集成電路的溝道區(qū)域數(shù)量和集成電路上的晶體管器件 寬度的特征曲線90，針對(a)典型晶體管結(jié)構(gòu)和(b)和最佳晶體管 結(jié)構(gòu)(b)，最佳晶體管結(jié)構(gòu)合并了根據(jù)本發(fā)明實施例的應(yīng)力修正和電 容降低特征。對于典型晶體管結(jié)構(gòu)，曲線92表示對于典型集成電路的 晶體管結(jié)構(gòu)的總寬度存在較大的分布。對于最佳晶體管結(jié)構(gòu)，曲線94 表示在根據(jù)本發(fā)明實施例包括應(yīng)力修正特征的集成電路的晶體管結(jié)構(gòu) 的總寬度存在較窄分布。曲線94的晶體管結(jié)構(gòu)總寬度的較窄分布的中 間約為最佳寬度(W0PTIMAL)。
圖S是根據(jù)本發(fā)明另一實施例的包括應(yīng)力修正襯墊或多個襯墊的 在寬度方向中具有應(yīng)力修正和電容降低特征的CMOS晶體管結(jié)構(gòu)100 的頂視圖。CMOS晶體管結(jié)構(gòu)100與上面顯示的圖5近似并在此描述 具有以下差異。CMOS晶體管結(jié)構(gòu)100包括鄰近有源區(qū)域52部分的應(yīng) 力修正襯墊(102、 103和104)。在一個實施例中，應(yīng)力修正襯墊102 和104包括厚氧化襯墊，分別設(shè)置在大約是應(yīng)力修正和電容降低特征 的周界。應(yīng)力修正襯墊102和104進一步包括例如，100-400埃量級的 厚度。此外，應(yīng)力修正襯墊103包括薄氧化襯墊，設(shè)置在大約是有源 區(qū)域53的周界并且進一步包括例如，0-100埃量級的厚度。
因此，在另一實施例中，有源區(qū)域進一步包括至少兩個應(yīng)力修正
11襯墊，第一襯墊環(huán)繞有源區(qū)域的外圍的至少一部分并且第二襯墊環(huán)繞 至少一個應(yīng)力修正器和電容降低特征的表面的至少一部分。在另一個 實施例中，第二襯墊在橫截寬度中比第一襯墊足夠的厚用于施加比第 一襯墊充分大的應(yīng)力。此外，第一襯墊和第二襯墊可進一步包括氧化 物。
圖9是根據(jù)本發(fā)明另一實施例包括一個或多個應(yīng)力修正襯墊或刻
痕的在寬度方向中具有應(yīng)力修正和電容降低特征的CMOS晶體管結(jié)構(gòu) 110的頂視圖。CMOS晶體管結(jié)構(gòu)110與上面顯示的圖8近似并在此描 述具有以下差異。CMOS晶體管結(jié)構(gòu)110包括有源區(qū)域52中的應(yīng)力修 正刻痕(112、 114)。特別地，刻痕(112、 114)設(shè)置在有源區(qū)域52 相對端，其中每個刻痕跨度穿過CMOS晶體管結(jié)構(gòu)U0溝道區(qū)域的部 分。因此，在一個實施例中，至少一個應(yīng)力修正器和電容降低特征進 一步包括接近柵極的有源區(qū)域的至少一側(cè)附近的刻痕。此外，刻痕定 位在有源區(qū)域兩個相對側(cè)并關(guān)于柵極充分對稱。此外，刻痕(112、 114) 降低有源區(qū)域總寬度尺寸來解決給定COMS晶體管結(jié)構(gòu)應(yīng)用要求的多 個芯片功能方面/或問題。
圖10是根據(jù)本發(fā)明另一實施例在寬度方向中具有應(yīng)力修正和電 容降低特征的CMOS晶體管構(gòu)造塊結(jié)構(gòu)120的頂視圖。晶體管構(gòu)造塊 結(jié)構(gòu)120包括有源半導(dǎo)體區(qū)域， 一般通過附圖標記122表示，并具有 側(cè)周界121和123。有源半導(dǎo)體區(qū)域120之上是下面具有柵介質(zhì)(未顯 示)的柵電極124。有源半導(dǎo)體區(qū)域122包括任何適合的半導(dǎo)體材料用 于給定的晶體管應(yīng)用。柵電極124通過溝道方向中延伸的長度尺寸來 表征。晶體管構(gòu)造塊結(jié)構(gòu)120還包括接點126分別接觸有源區(qū)122的 源區(qū)和漏區(qū)128和129。對于構(gòu)造塊120，已經(jīng)從性能角度將其優(yōu)化， 如文中詳述。
CMOS晶體管構(gòu)造塊結(jié)構(gòu)120的優(yōu)化包括增加的應(yīng)力修正器和電 容降低特征，其中這些特征提供在寬度方向中的應(yīng)力修正和電容降低。換句話說，通過以附圖標記125表示并在寬度方向擴展的寬度尺寸
WBw來表征構(gòu)造塊結(jié)構(gòu)120的有源區(qū)122。有源區(qū)122進一步通過附
圖標記127表示的寬度Wsub3來表征。寬度WsuB3小于構(gòu)造塊寬度
WBB1。此外，應(yīng)力修正器和電容降低特征在有源區(qū)122的源區(qū)和漏區(qū) (128、 129)之間擴展并且位于柵電極124和柵介質(zhì)(未示出)之下， 下面將參考圖12進一步作出說明。
在一個實施例中，應(yīng)力修正器和電容降低特征置換事先通過適當 的蝕刻技術(shù)例如，溝槽蝕刻技術(shù)移除的有源區(qū)122相對應(yīng)的區(qū)域。應(yīng) 力修正器和電容降低特征包括溝槽填充材料，這些材料根據(jù)期望的用 于特定晶體管應(yīng)甩的應(yīng)力修正進行選擇，壓縮應(yīng)力修正或拉伸應(yīng)力修 正。例如，在一個實施例中，溝槽填充材料包括用于-提供壓縮應(yīng)力修 正的氧化物。在另一個實施例中，溝槽填充材料包括用于提供拉伸應(yīng) 力修正的氮化物。
圖11是根據(jù)本發(fā)明又一實施例在寬度方向中具有應(yīng)力修正和電 容降低特征的CMOS晶體管構(gòu)造塊結(jié)構(gòu)130的頂視圖。晶體管構(gòu)造塊 結(jié)構(gòu)130包括一般通過附圖標記132表示的有源半導(dǎo)體區(qū)域和側(cè)周界 131和133。有源半導(dǎo)體區(qū)域130之上是下面具有柵介質(zhì)(未顯示)的 柵電極134。有源半導(dǎo)體區(qū)域132包括任何適合的半導(dǎo)體材料用于給定 的晶體管應(yīng)用。柵電極134通過溝道方向中延伸的長度尺寸來表征。 晶體管構(gòu)造塊結(jié)構(gòu)130還包括接點136分別接觸有源區(qū)132的源區(qū)和 漏區(qū)138和139。對于構(gòu)造塊結(jié)構(gòu)130，已經(jīng)從性能角度將其優(yōu)化，如 文中詳述。
CMOS晶體管構(gòu)造塊結(jié)構(gòu)130的優(yōu)化包括增加的應(yīng)力修正器和電 容降低特征，其中這些特征提供在寬度方向中的應(yīng)力修正和電容降低。 換句話說，通過以附圖標記135表示并在寬度方向擴展的寬度尺寸 WeB2來表征構(gòu)造塊130的有源區(qū)132。有源區(qū)132進一步通過附圖標
記137表示的寬度Wsub4來表征。寬度WsuB3等于構(gòu)造塊寬度WBB2。此外，應(yīng)力修正器和電容降低特征在有源區(qū)122的源區(qū)和漏區(qū)(138、
139)之間擴展并且位于柵電極124和柵介質(zhì)(未示出)之下，下面將 參考圖13進一步作出說明。
圖12是根據(jù)本發(fā)明另一實施例在寬度方向中具有應(yīng)力修正和電 容降低特征的使用圖10的構(gòu)造塊結(jié)構(gòu)120制造的CMOS晶體管結(jié)構(gòu) 140的頂視圖。晶體管結(jié)構(gòu)140包括大量構(gòu)造塊142、 144、 146、 148 等，其中構(gòu)造塊的總數(shù)通過給定的晶體管應(yīng)用的要求來確定。在一個 實施例中，每個構(gòu)造塊142、 144、 146、 148包括圖10的構(gòu)造塊結(jié)構(gòu) 120。此外，每一個構(gòu)造塊142、 144、 146、 148具有子寬度，WsuB3。如 所示，在有源區(qū)部分和每個柵電極部分構(gòu)造塊142物理結(jié)合到構(gòu)造塊 144，進一步通過虛線150來示出。近似的，在有源區(qū)部分和每個柵電 極部分構(gòu)造塊144物理結(jié)合到構(gòu)造塊146，進一步通過虛線152來示出。 再進一步，在有源區(qū)部分和每個柵電極部分構(gòu)造塊146物理結(jié)合到構(gòu) 造塊148，進一步通過虛線154來示出。晶體管結(jié)構(gòu)140可進一步包括 附加的構(gòu)造塊，如一系列點線所示。最終，晶體管結(jié)構(gòu)的總的
寬度尺寸由附圖標記161指示的WoveralL來表示。
對于構(gòu)造塊142和144，構(gòu)造塊142的周界和構(gòu)造塊144的周界 形成至少一個應(yīng)力修正器和電容降低特征， 一般通過附圖標記160指 示。特征160在晶體管結(jié)構(gòu)140的柵電極156下面以及構(gòu)造塊142和 144的周界之間延伸。構(gòu)造塊144的周界和構(gòu)造塊146的周界也形成至 少一個應(yīng)力修正器和電容降低特征160。特征160也在柵電極156下面 以及構(gòu)造塊144和146的周界之間延伸。再進一步構(gòu)造塊146的周界 和構(gòu)造塊14S的周界也形成至少一個應(yīng)力修正器和電容降低特征160。 特征160也在柵電極156下面以及構(gòu)造塊146和148的周界之間延伸。 以相似的方法，附加的應(yīng)力修正器和電容降低特征用附加的構(gòu)造塊來 形成，用一系列的點來表示。
根據(jù)本發(fā)明另一實施例，在此討論的晶體管進一步包括至少兩個
14預(yù)定的晶體管構(gòu)造塊。至少兩個預(yù)定的晶體管構(gòu)造塊每一個具有子寬 度和側(cè)周界。當至少兩個預(yù)定的晶體管構(gòu)造塊中的任意兩個物理接合 時，其側(cè)周界形成至少一個應(yīng)力修正器和電容降低特征。有源區(qū)進一 步包括至少兩個應(yīng)力修正襯墊，第一襯墊環(huán)繞有源區(qū)外周的至少一部 分和第二襯墊環(huán)繞至少一個應(yīng)力修正器和電容降低特征的表面的至少 一部分。在一個實施例中，溝道區(qū)域的寬度方向是<100>晶向。在另一 個實施例中，溝道區(qū)域的寬度方向是<110>晶向。此外，兩個預(yù)定晶體 管構(gòu)造塊的至少一個的側(cè)周界進一步包括部分確定子寬度的刻痕。
圖13是根據(jù)本發(fā)明另一實施例在寬度方向中具有應(yīng)力修正和電
容降低特征的使用圖ll的構(gòu)造塊結(jié)構(gòu)制造的CMOS晶體管結(jié)構(gòu)的頂視 圖。晶體管結(jié)構(gòu)170包括大量構(gòu)造塊172、 174、 176、 178等，其中構(gòu)
造塊的總數(shù)通過給定晶體管應(yīng)用的要求來確定。在一個實施例中，每 個構(gòu)造塊172、 174、 176、 178包括圖11的構(gòu)造塊結(jié)構(gòu)130。此外，每 一個構(gòu)造塊172、 174、 176、 178具有子寬度，WsuB4。如所示，在每個 柵電極部分構(gòu)造塊172物理結(jié)合到構(gòu)造塊174，進一步通過虛線180來 示出。近似的，在每個柵電極部分構(gòu)造塊174物理結(jié)合到構(gòu)造塊176， 進一步通過虛線1S2來示出。再進一步，在每個柵電極部分構(gòu)造塊176 物理結(jié)合到構(gòu)造塊178，進一步通過虛線184來示出。晶體管結(jié)構(gòu)170 可進一步包括附加的構(gòu)造塊，如一系列點線所示。最終，晶體 管結(jié)構(gòu)170的總的寬度尺寸由附圖標記171指示的Wovep、all來表示。
對于構(gòu)造塊172和174，構(gòu)造塊172的周界和構(gòu)造塊174的周界 形成至少一個應(yīng)力修正器和電容降低特征， 一般通過附圖標記190指 示。特征190在晶體管結(jié)構(gòu)170的柵電極186下面以及構(gòu)造塊172和 174的周界之間延伸。構(gòu)造塊174的周界和構(gòu)造塊176的周界也形成至 少一個應(yīng)力修正器和電容降低特征l卯。特征190也在柵電極186下面 以及構(gòu)造塊174和176的周界之間延伸。再進一步，構(gòu)造塊176的周 界和構(gòu)造塊178的周界也形成至少一個應(yīng)力修正器和電容降低特征 190。特征l卯在柵電極186下面以及構(gòu)造塊176和178的周界之間延伸。以相似的方法，附加的應(yīng)力修正器和電容降低特征用附加的構(gòu)造 塊來形成，用一系列的點來表示。而且，位于源區(qū)138或139
中的接點136由后端互連電路(未示出)連接在一起，用于特定的晶 體管結(jié)構(gòu)應(yīng)用。同樣，在漏區(qū)139或138中的接點136也通過后端互 連電路連接在一起。
圖14是根據(jù)本發(fā)明的實施例具有包含晶體管結(jié)構(gòu)50的部分202 的集成電路管芯200的頂視圖。在一個實施例中，晶體管50包括非存 儲器器件。202中相當數(shù)量的器件使用晶體管結(jié)構(gòu)50。因此，集成電 路包括多個晶體管，多個晶體管中的每一個具有在此描述的晶體管結(jié) 構(gòu)。此外，在預(yù)定導(dǎo)電類型的至少多數(shù)晶體管中實現(xiàn)該晶體管結(jié)構(gòu)， 用來在集成電路管芯中完成非存儲器的功能。
根據(jù)本發(fā)明的實施例，公開了一種方法，該方法利用窄寬度PFET 驅(qū)動電流加強的益處，而不需要大量的重新設(shè)計集成電路芯片。在一 個實施例中，使用溝槽或有源包圍區(qū)域，通過把寬PFET器件分成兩個 或多個較窄的PFET器件來降低PFET的寬度。在這一例子中，由于較 小的PFET器件的總寬度，總電容(例如，柵電容、米勒(miller)電 容、結(jié)電容)降低。由于重新設(shè)計利用來自〈100〉SOI襯底的強窄寬度 PFET的再設(shè)計，驅(qū)動電流類似或甚至稍好。因此，方法提供對應(yīng)集成 電路產(chǎn)品性能的促進。
根據(jù)一個實施例， 一種形成晶體管的方法包括在有源區(qū)形成源區(qū) 和漏區(qū)，并且在有源區(qū)的溝道區(qū)上形成柵極。溝道區(qū)域分開源區(qū)和漏 區(qū)。方法進一步包括形成在源區(qū)和漏區(qū)之間延伸并且在柵極之下的至 少一個應(yīng)力修正器和電容降低特征，用來降低與柵極、源區(qū)和漏區(qū)相 關(guān)聯(lián)的電容。至少一個應(yīng)力修正器和電容降低特征包括介質(zhì)并且至少 部分被有源區(qū)圍繞。
形成至少一個應(yīng)力修正器和電容降低特征可包括形成在接近柵極的有源區(qū)至少一側(cè)附近定位的刻痕。形成該刻痕進一步包括在有源區(qū) 的兩個相對側(cè)面上并且關(guān)于該柵極基本對稱地定位該刻痕。
在另一實施例中，方法進一步包括利用至少一個應(yīng)力修正器和電 容降低特征在溝道區(qū)域的寬度方向上修正應(yīng)力。方法進一步包括形成 具有<100〉晶向的溝道區(qū)域的寬度方向并利用介質(zhì)層例如，氧化物，在 有源區(qū)上施加壓縮應(yīng)力。在另一個實施例中，方法包括具有<110>晶向 的溝道區(qū)域的寬度方向并利用介質(zhì)層例如，氮化物，在有源區(qū)上施加 拉伸應(yīng)力。
在另一實施例中，方法進一步包括作為依賴于有源區(qū)域的總寬度 的數(shù)量實現(xiàn)至少一個應(yīng)力修正器和電容降低特征的總數(shù)。至少一個應(yīng) 力修正器和電容降低特征的總數(shù)依賴于有源區(qū)域的最佳子寬度。最佳 性能量度的計算確定了有源區(qū)的最佳子寬度。
根據(jù)另一實施例，方法進一步包括形成至少兩個應(yīng)力修正襯墊， 第一襯墊環(huán)繞有源區(qū)域的外圍的至少一部分并且第二襯墊環(huán)繞至少一
個應(yīng)力修正器和電容降低特征的表面的至少一部分。第二襯墊形成為 比第一襯墊足夠厚，用于施加比第一襯墊足夠大的應(yīng)力。此外，第一 襯墊和第二襯墊可進一步包括氧化物。此外，形成至少一個應(yīng)力修正 器和電容降低特征包括在早前由有源區(qū)域占有的區(qū)域中形成特征。
根據(jù)本發(fā)明再一實施例，方法進一步包括提供至少兩個預(yù)定的晶 體管構(gòu)造塊。至少兩個預(yù)定的晶體管構(gòu)造塊的每一個具有子寬度和側(cè) 周界，并且接合至少兩個預(yù)定的晶體管構(gòu)造塊中的任意兩個。此外， 方法包括從兩個接合的晶體管構(gòu)造塊的每一個的側(cè)周界形成至少一個 應(yīng)力修正器和電容降低特征。在一個實施例中，方法包括環(huán)繞第一襯 墊到有源區(qū)域的外圍的至少一部分并且環(huán)繞第二襯墊到至少一個應(yīng)力 修正器和電容降低特征的表面的至少一部分。此外，本發(fā)明的實施例提供具備窄寬度PFET陣列的設(shè)計布 案來獲得集成電路并提高器件速度。該集成電路晶體管產(chǎn)品的速度提
高通過驅(qū)動電流增強獲得。而且，根據(jù)本發(fā)明的實施例，寬PFET器件
被修正成較窄部件來在驅(qū)動電流益處與電容降低之間取得折中。 根據(jù)本發(fā)明另一實施例，加強晶體管性能的方法包括施加不同的
氧化到有源Si隔離的不同區(qū)域來定制應(yīng)力，以獲得增強的晶體管性能。
工藝步驟包括，例如，完成包括多次氧化的多步驟隔離來創(chuàng)建差異應(yīng) 力。關(guān)鍵組件包括，例如，具有多種襯墊厚度的有源器件區(qū)域。此外， 本實施例利用對于應(yīng)力的方向性遷移率響應(yīng)，而不需要使用特殊材料、 特殊工藝或新的工具。
前述的說明中，參考多個實施例描述了發(fā)明。但是，本領(lǐng)域技術(shù) 人員可理解在不脫離由下面的權(quán)利要求限定的本發(fā)明的范圍可以進行 各種修改和改變。因此，說明書和附圖可以認為是說明意義，而不是 限制意義，并且所有的修改都應(yīng)當包括在本發(fā)明實施例的范圍中。例 如，本發(fā)明可應(yīng)用到半導(dǎo)體器件技術(shù)，其中載流子遷移率對于器件性 能至關(guān)重要。
上面對于特定實施例說明了益處、其它優(yōu)勢和問題的解決方案。 然而，這些益處、優(yōu)勢、問題的解決方案以及使任何益處、優(yōu)勢或解 決方案出現(xiàn)或顯得更加明顯的任何要素(多個)將不被視為任何或所 有權(quán)利要求的關(guān)鍵的、必須的或本質(zhì)的特征或要素。此處所使用的術(shù) 語"包括"或其另外的變形，目的是涵蓋非排它性的內(nèi)容，使得包括 要素列表的過程、方法、物品或裝置不僅包括這些要素，而且包括沒 有明確列出的或這些過程、方法、物品或裝置固有的要素。
權(quán)利要求
1. 一種晶體管，包括在有源區(qū)域中定位的源區(qū)；在有源區(qū)域中定位的漏區(qū)；有源區(qū)域的溝道區(qū)域上的柵極，該溝道區(qū)域分開源區(qū)和漏區(qū)；和在柵極之下從源區(qū)到漏區(qū)延伸的至少一個應(yīng)力修正器和電容降低特征，用來降低與柵極、源區(qū)和漏區(qū)相關(guān)聯(lián)的電容，該至少一個應(yīng)力修正器和電容降低特征包括介質(zhì)并具有至少部分通過有源區(qū)域限定的形狀。
2. 根據(jù)權(quán)利要求l所述的晶體管，其中該至少一個應(yīng)力修正器和 電容降低特征進一步包括在接近柵極的有源區(qū)域的至少一側(cè)周圍定位 的刻痕，其中刻痕定位于有源區(qū)域兩個相對側(cè)上并且對于柵極充分對稱。
3. 根據(jù)權(quán)利要求l所述的晶體管，其中該至少一個應(yīng)力修正器和 電容降低特征在溝道區(qū)域的寬度方向上修正應(yīng)力。
4. 根據(jù)權(quán)利要求1所述的晶體管，其中溝道區(qū)域的寬度方向是 <100〉晶向，其中介質(zhì)是在有源區(qū)域上施加壓縮應(yīng)力的介質(zhì)，其中在有 源區(qū)域上施加壓縮應(yīng)力的介質(zhì)是氧化物。
5. 根據(jù)權(quán)利要求1所述的晶體管，其中溝道區(qū)域的寬度方向是 <110>晶向，其中介質(zhì)是在有源區(qū)域上施加拉伸應(yīng)力的介質(zhì)，其中在有 源區(qū)域上施加拉伸應(yīng)力的介質(zhì)是氮化硅。
6. 根據(jù)權(quán)利要求l所述的晶體管，其中至少一個應(yīng)力修正器和電容降低特征的總數(shù)依賴于有源區(qū)域的總寬度，其中，至少一個應(yīng)力修 正器和電容降低特征的總數(shù)進一步依賴于有源區(qū)域的最佳子寬度，其中最佳子寬度通過計算最佳性能量度來確定。
7. 根據(jù)權(quán)利要求l所述的晶體管，其中有源區(qū)域進一步包括至少 兩個應(yīng)力修正襯墊，第一襯墊環(huán)繞有源區(qū)域的外圍的至少一部分并且 第二襯墊環(huán)繞至少一個應(yīng)力修正器和電容降低特征的表面的至少一部 分，其中第二襯墊的橫截寬度比第一襯墊足夠的厚，用于施加比第一 襯墊充分大的應(yīng)力，其中第一襯墊和第二襯墊進一步包括氧化物。
8. 根據(jù)權(quán)利要求1所述的晶體管，其中至少一個應(yīng)力修正器和電 容降低特征包括通過有源區(qū)域預(yù)先占有的區(qū)域。
9. 根據(jù)權(quán)利要求l所述的晶體管，進一步包括至少兩個預(yù)定的晶 體管構(gòu)造塊，至少兩個預(yù)定的晶體管構(gòu)造塊的每一個具有子寬度和側(cè) 周界，其中當至少兩個預(yù)定的晶體管構(gòu)造塊中的任何兩個物理接合時， 它們的側(cè)周界形成至少一個應(yīng)力修正器和電容降低特征。
10. 根據(jù)權(quán)利要求9所述的晶體管，其中有源區(qū)域進一步包括至少兩個應(yīng)力修正襯墊，第一襯墊環(huán)繞有源區(qū)域的外圍的至少一部分并 且第二襯墊環(huán)繞至少一個應(yīng)力修正器和電容降低特征的表面的至少一 部分。
11. 根據(jù)權(quán)利要求9所述的晶體管，其中溝道區(qū)域的寬度方向是 <100>晶向，其中介質(zhì)是在有源區(qū)域上施加壓縮應(yīng)力的介質(zhì)，其中在有 源區(qū)域上施加壓縮應(yīng)力的介質(zhì)是氧化物。
12. 根據(jù)權(quán)利要求9所述的晶體管，其中溝道區(qū)域的寬度方向是 <110>晶向，其中介質(zhì)是在有源區(qū)域上施加拉伸應(yīng)力的介質(zhì)，其中在有 源區(qū)域上施加拉伸應(yīng)力的介質(zhì)是氮化硅。
13. 根據(jù)權(quán)利要求9所述的晶體管，其中兩個預(yù)定的晶體管構(gòu)造塊中的至少一個的側(cè)周界進一步包括部分確定子寬度的刻痕。
14. 根據(jù)權(quán)利要求1所述的晶體管，進一步包括多個晶體管，多 個晶體管的每一個具有如權(quán)利要求1所述的晶體管的結(jié)構(gòu)，在預(yù)定導(dǎo) 電類型的至少多數(shù)晶體管中實現(xiàn)權(quán)利要求1所述的該晶體管結(jié)構(gòu)，用 來在集成電路管芯中完成非存儲器的功能。
15. —種形成晶體管的方法，包括 在有源區(qū)域中形成源區(qū)； 在有源區(qū)域中形成漏區(qū)；在有源區(qū)域的溝道區(qū)域上形成柵極，該溝道區(qū)域分開源區(qū)和漏區(qū)；和在柵極之下形成在源區(qū)與漏區(qū)之間延伸的至少一個應(yīng)力修正器和 電容降低特征，用來降低與柵極、源區(qū)和漏區(qū)相關(guān)聯(lián)的電容，該至少 一個應(yīng)力修正器和電容降低特征包括介質(zhì)并至少部分地由有源區(qū)域圍 繞。
16. 根據(jù)權(quán)利要求15所述的方法，進一步包括 形成<100>晶向的溝道區(qū)域?qū)挾确较?；通過介質(zhì)在有源區(qū)域上施加壓縮應(yīng)力，并且利用氧化物實現(xiàn)該介質(zhì)。
17. 根據(jù)權(quán)利要求15所述的方法，進一步包括形成<110>晶向的溝道區(qū)域?qū)挾确较?；通過介質(zhì)在有源區(qū)域上施加 拉伸應(yīng)力，并且利用氮化硅實現(xiàn)該介質(zhì)。
18. 根據(jù)權(quán)利要求15所述的方法，進一步包括形成至少兩個應(yīng)力修正襯墊，第一襯墊環(huán)繞有源區(qū)域的外圍的至 少一部分并且第二襯墊環(huán)繞至少一個應(yīng)力修正器和電容降低特征的表 面的至少一部分；以及形成比第一襯墊足夠厚的第二襯墊，用于施加比第一襯墊充分大 的應(yīng)力。
19. 根據(jù)權(quán)利要求15所述的方法，進一步包括.-提供至少兩個預(yù)定的晶體管構(gòu)造塊，該至少兩個預(yù)定的晶體管構(gòu)造塊的每一個具有子寬度和側(cè)周界；物理接合該至少兩個預(yù)定的晶體管構(gòu)造塊中的任何兩個；并且 從兩個相鄰的晶體管構(gòu)造塊的每一個的側(cè)周界形成至少一個應(yīng)力修正器和電容降低特征。
20. 根據(jù)權(quán)利要求19所述的方法，進一步包括在有源區(qū)域外圍的至少一部分周圍環(huán)繞第一襯墊；并且 在至少一個應(yīng)力修正器和電容降低特征的表面的至少一部分周圍環(huán)繞第二襯墊。
21. 根據(jù)權(quán)利要求19所述的方法，進一步包括 在<100>晶向中定向溝道區(qū)域的寬度方向； 以及使用介質(zhì)在有源區(qū)域上施加壓縮應(yīng)力。
22. 根據(jù)權(quán)利要求19所述的方法，進一步包括 在<110>晶向中定向溝道區(qū)域的寬度方向； 以及使用介質(zhì)在有源區(qū)域上施加拉伸應(yīng)力。
23. 根據(jù)權(quán)利要求19所述的方法，進一步包括 在兩個預(yù)定的晶體管構(gòu)造塊的至少一個的側(cè)周界中提供刻痕來部分確定子寬度。
全文摘要
晶體管(50)包括位于有源區(qū)(52)中的源區(qū)(72)和漏區(qū)(74)。柵極(54)位于有源區(qū)的溝道區(qū)域之上，其中溝道區(qū)域分開源區(qū)和漏區(qū)。晶體管進一步包括在柵極之下并從源區(qū)到漏區(qū)延伸的至少一個應(yīng)力修正器和電容降低特征(58，60)，用于降低與柵極、源區(qū)和漏區(qū)關(guān)聯(lián)的電容。該至少一個應(yīng)力修正器和電容降低特征包括介質(zhì)并且包括至少部分通過有源區(qū)限定的形狀。
文檔編號H01L29/76GK101432884SQ200580024276
公開日2009年5月13日 申請日期2005年7月15日 優(yōu)先權(quán)日2004年8月24日
發(fā)明者萬司·H·亞當斯, 葉祖飛, 文卡塔·R·科拉甘塔, 邁克爾·A·門迪奇諾, 建 陳 申請人:飛思卡爾半導(dǎo)體公司