專利名稱：記憶體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜態(tài)隨機存取記憶體，特別是涉及一種記憶體元件及其制造方法。
背景技術(shù)：
半導(dǎo)體元件能形成于塊狀半導(dǎo)體基底或絕緣層上有半導(dǎo)體(semiconductor-on-insulator，SOI)結(jié)構(gòu)之上。相較于形成于塊狀半導(dǎo)體基底之上的半導(dǎo)體元件(塊狀元件)，形成于SOI結(jié)構(gòu)之上的半導(dǎo)體元件(SOI元件)一般具有低寄生電容、高切換速度、低功率消耗、高電路集積密度及高產(chǎn)率等優(yōu)點。
傳統(tǒng)的SOI元件，如圖1所示的晶體管100形成于SOI結(jié)構(gòu)102之上。SOI結(jié)構(gòu)102包括半導(dǎo)體基底104、絕緣層106位于半導(dǎo)體基底104之上以及半導(dǎo)體層108位于絕緣層106之上。半導(dǎo)體基底104可以包括硅。絕緣層106可以包括埋入式氧化硅。半導(dǎo)體層108可以包括硅層、硅鍺層或是其他半導(dǎo)體層，以及可以摻雜N型或P型雜質(zhì)。晶體管100包括源極110和汲極112以一擴散區(qū)域形成于半導(dǎo)體層108之內(nèi)。通道區(qū)114是為部分位于源極110和汲極112之間的半導(dǎo)體層108。晶體管100更包括閘絕緣層116形成于通道區(qū)114之上而閘電極118形成于閘絕緣層116之上。
記憶體元件例如靜態(tài)隨機存取記憶體元件形成于SOI結(jié)構(gòu)之上以達成相較于SRAM(靜態(tài)隨機存取記憶體)形成于塊狀半導(dǎo)體基底之上具有較佳效能的目的。傳統(tǒng)SOI SRAM更包括和晶體管100相似的晶體管和其他元件例如電容和/或電阻。
圖2A至圖2E是繪示傳統(tǒng)SOI SRAM元件200的一個范例。圖2A是為SOI SRAM元件200的平面視圖。如圖2A所示，SOI SRAM元件200包括記憶體陣列202。記憶體陣列202區(qū)分為4個記憶體區(qū)塊204。一位置解碼器206解碼位置輸入(未繪示)到SOI SRAM元件200，提供字元線位置資訊到全域字元線208，以及提供位元線位置到至記憶體區(qū)塊204。
圖2B是繪示每一記憶體區(qū)塊204的結(jié)構(gòu)。如圖2B所示，每一記憶體區(qū)塊204包括復(fù)數(shù)個小記憶體陣列，或記憶體組210。每一記憶體組210對應(yīng)一區(qū)域字元線解碼器212，一位元線解碼器214，和一或多個字元線感應(yīng)放大器(BL-SA)電路216(其中每一記憶體組210僅繪示一個來對應(yīng))。區(qū)域字元線解碼器212耦合全域字元線208，全域字元線208與記憶體組210的字元線(未繪示)平行，區(qū)域字元線解碼器212用來接受字元線位置資訊。位元線解碼器214與位置解碼器206耦合以經(jīng)由區(qū)域位元線位置線215接受位元線位置資訊。BL-SA電路216提供記憶體組210與外部電路(未繪示)間的資料路徑。
圖2C是繪示記憶體組210的結(jié)構(gòu)。如圖2C所示，每一記憶體組210包括記憶胞218的陣列以復(fù)數(shù)列和復(fù)數(shù)行排列，每一列對應(yīng)到一對位元線220(2201、2202、2203、......)和222(2221、2222、2223、......)和每一行對應(yīng)到一字元線224(2241、2242、2243、......)。位元線220和222連結(jié)到對應(yīng)的位元線解碼器214和和至少一對應(yīng)的BL-SA電路216。字元線224連結(jié)到對應(yīng)的區(qū)域字元線解碼器212。每一記憶胞218包括一或多個和圖1所示的晶體管100相似的晶體管。記憶胞218的結(jié)構(gòu)為本技術(shù)領(lǐng)域者所熟知故未在圖2C詳是繪示。
傳統(tǒng)SOI SRAM的效能受限于所謂的浮體效應(yīng)。例如，SOI SRAM元件包括晶體管100，半導(dǎo)體層108構(gòu)成晶體管100的主體區(qū)域且電性隔離。據(jù)此，半導(dǎo)體層108的電位是浮置的而且可經(jīng)由對半導(dǎo)體層108的充放電來做調(diào)整。例如，半導(dǎo)體層108可藉由沖擊離子化電流、接面漏電流且/或閘極誘發(fā)汲極漏電流來進行充放電。半導(dǎo)體層108的電荷分布實質(zhì)上會被基底104上的電荷分布所影響。因為浮體效應(yīng)，傳統(tǒng)的SOI SRAM元件需要較高的最低操作電壓Vmin。
根據(jù)傳統(tǒng)的技術(shù)，為了降低浮體效應(yīng)以降低最低操作電壓Vmin，一般是在SOI SRAM元件的周邊提供基底接觸。例如，如圖2A所示，SOI SRAM元件200包括復(fù)數(shù)個基底接觸230位于周邊區(qū)域。圖2D是繪示由圖2A基底接觸230剖面線A-A’的剖面示意圖。如圖2D所示，SOI SRAM元件200形成于SOI結(jié)構(gòu)232之上，SOI結(jié)構(gòu)232包括半導(dǎo)體基底234、絕緣層236形成于半導(dǎo)體基底234之上以及半導(dǎo)體層238形成于絕緣層236之上。復(fù)數(shù)個元件絕緣區(qū)域240(第2D途中僅繪示一個)形成于半導(dǎo)體層238之內(nèi)以提供SOI SRAM元件200不同部分的電性隔離?；捉佑|230可包括金屬插塞，金屬插塞設(shè)置在穿過元件絕緣區(qū)域240和絕緣層236的基底接觸孔洞(未標號)中以電性連結(jié)一位于半導(dǎo)體基底234的重摻雜擴散區(qū)域242。擴散區(qū)域242和半導(dǎo)體基底234具有相同電性的摻雜。例如，如果半導(dǎo)體基底234是P型，則擴散區(qū)域242是P+型。因此，半導(dǎo)體基底234可由基底接觸230提供的偏壓而獲得一適當?shù)钠珘海缃拥囟档蚐OI SRAM元件200的浮體效應(yīng)。結(jié)果，與不具有基底接觸的元件相較，圖2A至圖2D所示的記憶體元件200具有較低的最低操作電壓Vmin。例如，記憶體元件200具有較低的最低操作電壓Vmin較不具有基底接觸的元件低0.1伏特(V)。
圖2A所示的基底接觸230為方形，基底接觸亦可為如圖2E所示的矩形接觸長條230’。
由此可見，上述現(xiàn)有的記憶體元件在結(jié)構(gòu)與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決記憶體元件存在的問題，相關(guān)廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。
有鑒于上述現(xiàn)有的記憶體元件存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計制造多年豐富的實務(wù)經(jīng)驗及專業(yè)知識，并配合學(xué)理的運用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新型結(jié)構(gòu)的具有縮小浮置體效應(yīng)的絕緣層上有半導(dǎo)體靜態(tài)隨機存取記憶體，能夠改進一般現(xiàn)有的記憶體元件，使其更具有實用性。經(jīng)過不斷的研究、設(shè)計，并經(jīng)反復(fù)試作樣品及改進后，終于創(chuàng)設(shè)出確具實用價值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的記憶體元件存在的缺陷，而提供一種新型結(jié)構(gòu)的具有縮小浮置體效應(yīng)的絕緣層上有半導(dǎo)體靜態(tài)隨機存取記憶體，所要解決的技術(shù)問題是使其具有降低浮體效應(yīng)，從而更加適于實用。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種記憶體元件，形成于絕緣層上有半導(dǎo)體結(jié)構(gòu)之上，該絕緣層上有半導(dǎo)體結(jié)構(gòu)包括一基底、一絕緣層位于該基底之上和一半導(dǎo)體層位于該絕緣層之上，該記憶體元件包括一記憶體陣列位于該絕緣層上有半導(dǎo)體結(jié)構(gòu)的記憶區(qū)域；復(fù)數(shù)個第一基底接觸位于該記憶體元件的周邊區(qū)域；以及復(fù)數(shù)個第二基底接觸位于該絕緣層上有半導(dǎo)體結(jié)構(gòu)的記憶區(qū)域，其中該些第一基底接觸和該些第二基底接觸形成于該半導(dǎo)體層及該介電層內(nèi)并電性連結(jié)該絕緣層上有半導(dǎo)體結(jié)構(gòu)的該基底。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)措施來進一步實現(xiàn)。
前述的記憶體元件，其中所述的記憶體元件包括至少一區(qū)域?qū)?yīng)到塊狀記憶體元件形成井連接的區(qū)域，其中至少一該些第二基底接觸位于該區(qū)域內(nèi)。
前述的記憶體元件，其中所述的記憶體陣列包括復(fù)數(shù)對位元線，至少一對該些位元線在一或多個交錯點彼此交錯，且其中至少一該些第二基底接觸形成在位元線的交錯點。
前述的記憶體元件，其中所述的記憶體陣列包括一全域字元線和復(fù)數(shù)個記憶體組，每一該些記憶體組包括較小的記憶體陣列，該些記憶體組包括復(fù)數(shù)個區(qū)域字元線連結(jié)該全域字元線，且其中該些第二基底接觸之一形成于該區(qū)域字元線連結(jié)該全域字元線的連結(jié)點處。
前述的記憶體元件，其中所述的記憶體陣列包括復(fù)數(shù)個記憶體組，每一該些記憶體組包括較小的記憶體陣列和復(fù)數(shù)個對應(yīng)字元線感應(yīng)放大器電路，其中至少一該些第二基底接觸形成于該些記憶體組之一與該些字元線感應(yīng)放大器電路之一的邊緣之間。
前述的記憶體元件，其中所述的記憶體陣列包括復(fù)數(shù)個記憶體組，每一該些記憶體組包括較小的記憶體陣列和復(fù)數(shù)個對應(yīng)區(qū)域字元線解碼器，且其中至少一該些第二基底接觸形成于該些記憶體組之一和該些區(qū)域字元線之一的邊緣之間。
前述的記憶體元件，其還包括一基底接觸孔洞穿過該半導(dǎo)體層和該絕緣層，一內(nèi)層介電層形成覆蓋該半導(dǎo)體層，和一接觸孔洞位于該內(nèi)層介電層之內(nèi)，其中一或多個該些第一基底接觸和該些第二基底接觸包括一導(dǎo)體插塞位于該基底接觸孔洞內(nèi)；以及一金屬插塞位于該接觸孔洞內(nèi)。
前述的記憶體元件，其中所述的絕緣層上有半導(dǎo)體結(jié)構(gòu)的該基底包括一半導(dǎo)體具有一重摻雜擴散區(qū)域，該重摻雜擴散區(qū)域和該基底具有相同的電性，及其中該導(dǎo)體插塞接觸該重摻雜擴散區(qū)域。
前述的記憶體元件，其中所述的半導(dǎo)體層包括復(fù)數(shù)個元件絕緣區(qū)域，及該基底接觸孔洞穿過該些元件絕緣區(qū)域其中之一。
前述的記憶體元件，其還包括一基底接觸孔洞穿過該半導(dǎo)體層和該絕緣層，一內(nèi)層介電層形成覆蓋該半導(dǎo)體層和該基底接觸孔洞之內(nèi)，和一接觸孔洞位于該內(nèi)層介電層及該基底接觸孔洞之內(nèi)，其中一或多個該些第一基底接觸和該些第二基底接觸包括一硅化金屬層位于該接觸孔洞的底部；以及一金屬插基位于該接觸孔洞和該基底接觸孔洞之內(nèi)。
前述的記憶體元件，其中所述的絕緣層上有半導(dǎo)體結(jié)構(gòu)的該基底包括一半導(dǎo)體具有一重摻雜擴散區(qū)域，該重摻雜擴散區(qū)域和該基底具有相同的電性，及其中該硅化金屬層接觸該重摻雜擴散區(qū)域。
前述的記憶體元件，其中所述的半導(dǎo)體層包括復(fù)數(shù)個元件絕緣區(qū)域，及該基底接觸孔洞穿過該些元件絕緣區(qū)域其中之一。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。由以上技術(shù)方案可知，本發(fā)明的主要技術(shù)內(nèi)容如下本發(fā)明提供一種記憶體元件形成于絕緣層上有半導(dǎo)體(SOI)結(jié)構(gòu)之上，SOI結(jié)構(gòu)包括一基底、一絕緣層位于基底之上和一半導(dǎo)體層位于絕緣層之上。記憶體元件具有一位于SOI結(jié)構(gòu)的記憶區(qū)域的記憶體陣列、復(fù)數(shù)個第一基底接觸位于記憶體元件的周邊區(qū)域和復(fù)數(shù)個第二基底接觸位于SOI結(jié)構(gòu)的記憶區(qū)域，其中第一基底接觸和第二基底接觸形成于半導(dǎo)體層及介電層內(nèi)并透出半導(dǎo)體層以電性連結(jié)SOI結(jié)構(gòu)的基底。
本發(fā)明提供一種記憶體元件形成于絕緣層上有半導(dǎo)體(SOI)結(jié)構(gòu)之上，SOI結(jié)構(gòu)包括一基底、一絕緣層位于基底之上和一半導(dǎo)體層位于絕緣層之上。記憶體陣列包括全域字元線、復(fù)數(shù)個記憶體區(qū)塊和復(fù)數(shù)個第一基底接觸。每一記憶體區(qū)塊包括復(fù)數(shù)個記憶體組，每一記憶體組包括較小的記憶體陣列、復(fù)數(shù)個區(qū)域字元線解碼器連結(jié)到全域字元線和復(fù)數(shù)個BL-SA電路，其中每一記憶體組對應(yīng)到一區(qū)域字元線解碼器和至少一BL-SA電路。記憶體元件更包括復(fù)數(shù)個第二基底接觸在記憶體元件的周邊區(qū)域。第一基底接觸和第二基底接觸形成于半導(dǎo)體層及介電層內(nèi)并透出半導(dǎo)體層以電性連結(jié)SOI結(jié)構(gòu)的基底。
借由上述技術(shù)方案，本發(fā)明具有縮小浮置體效應(yīng)的絕緣層上有半導(dǎo)體靜態(tài)隨機存取記憶體至少具有下列優(yōu)點其藉由提供固定的偏壓電位到基底接觸而實質(zhì)上抑制SOI SRAM元件的浮體效應(yīng)。
本發(fā)明額外的特征和優(yōu)點部分如下所述，部分將由敘述中顯而易見，或能由本發(fā)明的實例中習(xí)得。本發(fā)明的特征和優(yōu)點將可藉由后續(xù)說明中特別指出的的元件和其組合的意義而被了解和獲得。
前述的一般敘述及接續(xù)的詳細說明將會是范例和解釋以提供對本發(fā)明進一步的說明。
綜上所述，本發(fā)明特殊結(jié)構(gòu)的具有縮小浮置體效應(yīng)的絕緣層上有半導(dǎo)體靜態(tài)隨機存取記憶體。其具有上述諸多的優(yōu)點及實用價值，并在同類產(chǎn)品中未見有類似的結(jié)構(gòu)設(shè)計公開發(fā)表或使用而確屬創(chuàng)新，其不論在產(chǎn)品結(jié)構(gòu)或功能上皆有較大的改進，在技術(shù)上有較大的進步，并產(chǎn)生了好用及實用的效果，且較現(xiàn)有的記憶體元件具有增進的多項功效，從而更加適于實用，而具有產(chǎn)業(yè)的廣泛利用價值，誠為一新穎、進步、實用的新設(shè)計。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，并可依照說明書的內(nèi)容予以實施，以下以本發(fā)明的較佳實施例并配合附圖詳細說明如后。
本發(fā)明的具體實施方式
由以下實施例及其附圖詳細給出。


圖1是繪示傳統(tǒng)晶體管形成于SOI結(jié)構(gòu)之上。
圖2A至圖2E是繪示傳統(tǒng)SOI SRAM元件的一個范例。
圖3A至圖3F是繪示本發(fā)明一實施例的SOI SRAM元件。
圖4A和圖4B是繪示本發(fā)明一實施例的基底接觸的排列。
圖5和圖6是繪示本發(fā)明另一實施例的基底接觸的排列。
圖7是繪示本發(fā)明另一實施例的基底接觸的排列。
圖8是繪示本發(fā)明另一實施例的基底接觸的排列。
圖9是繪示本發(fā)明另一實施例的基底接觸的排列。
100晶體管102、232、332絕緣層上有半導(dǎo)體結(jié)構(gòu)104、234半導(dǎo)體基底106、236絕緣層108、238半導(dǎo)體層110源極112汲極114通道區(qū)116閘絕緣層118閘電極200、300絕緣層上有半導(dǎo)體靜態(tài)隨機存取記憶體202、302記憶體陣列204、304記憶體區(qū)塊206、306位置解碼器208、308全域字元線210、310記憶體組212、312區(qū)域字元線解碼器214、314位元線解碼器215、315區(qū)域位元線位置線216、316字元線感應(yīng)放大器電路218、318記憶胞220、2201、2202、2203、222、2221、2222、2223、320、3201、3202、3203、322、3221、3222、3223、320’、320’1、320’2、320’3、322’、322’1、322’2、322’3位元線224、2241、2242、2243、324、3241、3242、3243字元線230、309、330基底接觸230’矩形接觸長條240、340元件絕緣區(qū)域242、346重摻雜擴散區(qū)域342基底接觸孔洞344導(dǎo)體插塞348、348’、360內(nèi)層介電層
350接觸孔洞352、352’金屬插塞354硅化金屬層356不連續(xù)片段358連結(jié)物400塊狀SRAM元件部分布局402區(qū)域404標記406井連接具體實施方式
為更進一步闡述本發(fā)明為達成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實施例，對依據(jù)本發(fā)明提出的具有縮小浮置體效應(yīng)的記憶體元件其具體實施方式
、結(jié)構(gòu)、特征及其功效，詳細說明如后。
與本發(fā)明的實施例相符，本發(fā)明提供一種具有降低浮體效應(yīng)的SOI記憶體元件。
圖3A至圖3E是繪示本發(fā)明一實施例的SOI SRAM元件300。圖3A是為SOI SRAM元件300的平面視圖。如圖3A所示，SOI SRAM元件300包括記憶體陣列302。記憶體陣列302區(qū)分為數(shù)個記憶體區(qū)塊304。一位置解碼器306解碼位置輸入(未繪示)到SOI SRAM元件300，提供字元線位置資訊到全域字元線308，以及提供位元線位置到至記憶體區(qū)塊304。SOI SRAM元件300也包括復(fù)數(shù)個基底接觸309于周邊區(qū)域，周邊區(qū)域是如圖3A所示形成記憶體陣列302的記憶區(qū)域的外圍。
圖3B是繪示每一記憶體區(qū)塊304的結(jié)構(gòu)。如圖3B所示，每一記憶體區(qū)塊304包括復(fù)數(shù)個小記憶體陣列，或記憶體組310。每一記憶體組310對應(yīng)一區(qū)域字元線解碼器312，一位元線解碼器314，和一或多個字元線感應(yīng)放大器(BL-SA)電路316(其中每一記憶體組310僅繪示一個來對應(yīng))。區(qū)域字元線解碼器312耦合全域字元線308，區(qū)域字元線解碼器312用來接受字元線位置資訊。位元線解碼器314與位置解碼器306耦合以經(jīng)由區(qū)域位元線位置線315接受位元線位置資訊。BL-SA電路316提供記憶體組310與外部電路(未繪示)間的資料路徑。
圖3C是繪示記憶體組310的結(jié)構(gòu)。如圖3C所示，每一記憶體組310包括記憶胞318的陣列以復(fù)數(shù)列和復(fù)數(shù)行排列，每一列對應(yīng)到一對位元線320(3201、3202、3203、......)和322(3221、3222、3223、......)和每一行對應(yīng)到一字元線324(3241、3242、3243、......)。位元線320和322連結(jié)到對應(yīng)的位元線解碼器314和至少一對應(yīng)的BL-SA電路316。字元線324連結(jié)到對應(yīng)的區(qū)域字元線解碼器312。每一記憶胞318包括一或多個和圖1所示的晶體管100相似的晶體管。記憶胞318的結(jié)構(gòu)為本技術(shù)領(lǐng)域者所熟知故未在圖3C詳是繪示。
本發(fā)明是在記憶區(qū)域提供基底接觸。例如，如圖3A所示，SOI SRAM元件300更包括復(fù)數(shù)個基底接觸330于如圖3A所示形成記憶體陣列302的記憶區(qū)域。
藉由提供固定的偏壓電位，例如接地電位到基底接觸309和330而實質(zhì)上抑制SOI SRAM元件300的浮體效應(yīng)。
基底接觸309和330具有相同的結(jié)構(gòu)圖3D是繪示本發(fā)明實施例中基底接觸309和330的剖面示意圖。如圖3D所示，SOI SRAM元件300形成于SOI結(jié)構(gòu)332之上，SOI結(jié)構(gòu)332包括半導(dǎo)體基底334、絕緣層336形成于半導(dǎo)體基底334之上以及半導(dǎo)體層338形成于絕緣層336之上。絕緣層336包括氧化硅材質(zhì)例如埋入式氧化硅。半導(dǎo)體層338包括硅。復(fù)數(shù)個元件絕緣區(qū)域340(第3D途中僅繪示一個)形成于半導(dǎo)體層338之內(nèi)以提供SOISRAM元件300不同部分的電性隔離。形成基底接觸孔洞342穿過元件絕緣區(qū)域340和絕緣層336。導(dǎo)體插塞344形成于基底接觸孔洞342內(nèi)以電性連結(jié)一位于半導(dǎo)體基底334的重摻雜擴散區(qū)域346。導(dǎo)體插塞344可包括導(dǎo)體材質(zhì)例如摻雜多晶硅或金屬。擴散區(qū)域346和半導(dǎo)體基底334具有相同電性的摻雜。例如，如果半導(dǎo)體基底334是P型，則擴散區(qū)域346是P+型。一內(nèi)層介電層348形成于半導(dǎo)體層338之上。一接觸孔洞350形成于內(nèi)層介電層348內(nèi)且一金屬插塞352形成于接觸孔洞350內(nèi)并與導(dǎo)體插塞344接觸。因此，如圖3D所示，基底接觸309和330包括一具有導(dǎo)體插塞344和金屬插塞352的堆疊結(jié)構(gòu)。
行文至此，習(xí)知此技術(shù)者當如制造基底接觸309和330的方法。例如，如圖3D所示的基底接觸309和330可以根據(jù)如下述的方法制造。首先，以蝕刻在元件絕緣區(qū)域340和絕緣層336形成基底接觸孔洞342。接著以離子植入和擴散形成擴散區(qū)域346。藉由沉積摻雜多晶硅于基底接觸孔洞342及半導(dǎo)體層338之上，再以化學(xué)機械研磨或蝕刻平坦化摻雜多晶硅以形成導(dǎo)體插塞344。沉積內(nèi)層介電層348于半導(dǎo)體層338之上。形成接觸孔洞350形成于內(nèi)層介電層348內(nèi)。一金屬層沉積于內(nèi)層介電層348之上及接觸孔洞350內(nèi)，然后蝕刻以形成金屬插塞352。
在本發(fā)明的實施例中，如圖3E所示，可藉由一硅化金屬可形成包括硅化金屬的基底接觸309和330。在圖3D與圖3E中，相同的部分具有相同的標號。如圖3E所示，硅化金屬層354形成于基底接觸孔洞342的底部。內(nèi)層介電層348’形成于基底接觸孔洞342內(nèi)及半導(dǎo)體層338之上。接觸孔洞350’形成于內(nèi)層介電層348’內(nèi)以及金屬插塞352’形成于接觸孔洞350’內(nèi)。因此，如圖3E所示，金屬插塞352’及硅化金屬層354組成基底接觸309和330。硅化金屬制程為習(xí)知此技術(shù)者均知，在此不再詳述。
在本發(fā)明的實施例中，如圖3F所示，可藉由一硅化金屬可形成包括硅化金屬的基底接觸309和330。在圖3D與圖3E中，相同的部分具有相同的標號。如圖3E所示，硅化金屬層354形成于基底接觸孔洞342的底部。內(nèi)層介電層348’形成于半導(dǎo)體層338之上。接觸孔洞350’形成于內(nèi)層介電層348’內(nèi)以及金屬插塞352’形成于接觸孔洞350’內(nèi)。因此，如圖3F所示，金屬插塞352’及硅化金屬層354組成基底接觸309和330。硅化金屬制程為習(xí)知此技術(shù)者均知，在此不再詳述。
在本發(fā)明一實施例中，基底接觸330的導(dǎo)體插塞344可以形成在無SOISRAM元件300形成的區(qū)域。傳統(tǒng)上，為了避免重新設(shè)計SOI元件的布局，SOI SRAM元件可采用塊狀SRAM元件的布局。例如，圖4A是繪示塊狀SRAM元件部分布局400。如圖4A所示，例如標記404的特征是用于對準和用于擴散井形成接觸的井連接406形成在區(qū)域402。當SOI SRAM元件具有和塊狀SRAM元件部分布局400相似的布局時，不需形成井連接406。因此，基底接觸330可以形成在如圖4B所示的一對應(yīng)到塊狀SRAM元件部分布局形成井連接406的區(qū)域。
在本發(fā)明的實施例中，基底接觸330亦可形成于不需形成記憶體元件300其他部分的區(qū)域，在此區(qū)域一金屬層可形成金屬插塞352(圖3D)或352’(圖3E)。一半導(dǎo)體元件或電路包括數(shù)層圖案化金屬層，且每一圖案化金屬層藉由內(nèi)層介電層隔離。傳統(tǒng)數(shù)層圖案化金屬層會以M1、M2等等來標示，其中M1位于最下層。例如，SOI SRAM元件300可以包括圖案化M1、M2、M3和金屬插塞352及352’包括在圖案化M1之內(nèi)。因此，基底接觸330可形成于傳統(tǒng)不具有M1特征的區(qū)域。
另一情形，SOI SRAM元件300可運用扭曲位元線結(jié)構(gòu)，其中位元線對中的位元線在一處以上交叉。圖5是繪示具有扭曲位元線結(jié)構(gòu)的部分記憶體組310。如圖5所示，每一對位元線320’(320’1、320’2、320’3、......)和322’(322’1、322’2、322’3、......)在某些交會點彼此交錯。一般而言每一對位元線320’和322’是藉由較高層的金屬層例如M2交錯，圖6是繪示位元線320’和322’交錯點的剖面示意圖，但僅繪示出位元線320’。如圖6所示，位元線320’包括M1的不連續(xù)片段356(圖6中繪示出兩段)和M2的連結(jié)物358(圖6中僅繪示出一個)形成。一內(nèi)層介電層360沉積形成于M1和M2之間而連結(jié)物358經(jīng)由形成于內(nèi)層介電層360內(nèi)的介層窗362連結(jié)不連續(xù)片段356。因為位元線320’和322’是在較高層的金屬層例如M2交錯，基底接觸330可以形成在交錯點，例如如圖6所示的位于不連續(xù)片段356間的空隙。
再者，區(qū)域位元解碼器312經(jīng)由較高層的金屬連結(jié)到全域字元線308。因此，基底接觸330可以形成于如圖7所示區(qū)域位元解碼器312連結(jié)到全域字元線308的點。圖7是繪示僅有一記憶區(qū)域塊304的記憶體陣列302、全域字元線308和形成于記憶體區(qū)塊304的基底接觸330的平面視圖。
在本發(fā)明的實施例中，基底接觸330可形成于如圖8所示的位元線320、322和320’、322’和BL-SA電路316的邊緣之間。圖8是繪示僅有一記憶體組310的記憶體區(qū)塊304、BL-SA電路316和基底接觸330形成于其上的平面視圖。
在本發(fā)明的實施例中，基底接觸330可形成于如圖9所示的記憶體組310的記憶體陣列和區(qū)域字元線解碼器312的邊緣之間。圖9是繪示僅有一記憶體組310的記憶體區(qū)塊304、區(qū)域字元線解碼器312和基底接觸330形成于其上的平面視圖。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當可利用上述揭示的技術(shù)內(nèi)容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種記憶體元件，形成于絕緣層上有半導(dǎo)體結(jié)構(gòu)之上，該絕緣層上有半導(dǎo)體結(jié)構(gòu)包括一基底、一絕緣層位于該基底之上和一半導(dǎo)體層位于該絕緣層之上，其特征在于該記憶體元件包括一記憶體陣列位于該絕緣層上有半導(dǎo)體結(jié)構(gòu)的記憶區(qū)域；復(fù)數(shù)個第一基底接觸位于該記憶體元件的周邊區(qū)域；以及復(fù)數(shù)個第二基底接觸位于該絕緣層上有半導(dǎo)體結(jié)構(gòu)的記憶區(qū)域，其中該些第一基底接觸和該些第二基底接觸形成于該半導(dǎo)體層及該介電層內(nèi)并電性連結(jié)該絕緣層上有半導(dǎo)體結(jié)構(gòu)的該基底。
2.根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于其中所述的記憶體元件包括至少一區(qū)域?qū)?yīng)到塊狀記憶體元件形成井連接的區(qū)域，其中至少一該些第二基底接觸位于該區(qū)域內(nèi)。
3.根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于其中所述的記憶體陣列包括復(fù)數(shù)對位元線，至少一對該些位元線在一或多個交錯點彼此交錯，且其中至少一該些第二基底接觸形成在位元線的交錯點。
4.根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于其中所述的記憶體陣列包括一全域字元線和復(fù)數(shù)個記憶體組，每一該些記憶體組包括較小的記憶體陣列，該些記憶體組包括復(fù)數(shù)個區(qū)域字元線連結(jié)該全域字元線，且其中該些第二基底接觸之一形成于該區(qū)域字元線連結(jié)該全域字元線的連結(jié)點處。
5.根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于其中所述的記憶體陣列包括復(fù)數(shù)個記憶體組，每一該些記憶體組包括較小的記憶體陣列和復(fù)數(shù)個對應(yīng)字元線感應(yīng)放大器電路，其中至少一該些第二基底接觸形成于該些記憶體組之一與該些字元線感應(yīng)放大器電路之一的邊緣之間。
6.根據(jù)權(quán)利要求5所述的記憶體元件，其特征在于其中所述的記憶體陣列包括復(fù)數(shù)個記憶體組，每一該些記憶體組包括較小的記憶體陣列和復(fù)數(shù)個對應(yīng)區(qū)域字元線解碼器，且其中至少一該些第二基底接觸形成于該些記憶體組之一和該些區(qū)域字元線之一的邊緣之間。
7.根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于其還包括一基底接觸孔洞穿過該半導(dǎo)體層和該絕緣層，一內(nèi)層介電層形成覆蓋該半導(dǎo)體層，和一接觸孔洞位于該內(nèi)層介電層之內(nèi)，其中一或多個該些第一基底接觸和該些第二基底接觸包括一導(dǎo)體插塞位于該基底接觸孔洞內(nèi)；以及一金屬插塞位于該接觸孔洞內(nèi)。
8.根據(jù)權(quán)利要求7所述的記憶體元件，其特征在于其中所述的絕緣層上有半導(dǎo)體結(jié)構(gòu)的該基底包括一半導(dǎo)體具有一重摻雜擴散區(qū)域，該重摻雜擴散區(qū)域和該基底具有相同的電性，及其中該導(dǎo)體插塞接觸該重摻雜擴散區(qū)域。
9.根據(jù)權(quán)利要求7所述的記憶體元件，其特征在于其中所述的半導(dǎo)體層包括復(fù)數(shù)個元件絕緣區(qū)域，及該基底接觸孔洞穿過該些元件絕緣區(qū)域其中之一。
10.根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于其還包括一基底接觸孔洞穿過該半導(dǎo)體層和該絕緣層，一內(nèi)層介電層形成覆蓋該半導(dǎo)體層和該基底接觸孔洞之內(nèi)，和一接觸孔洞位于該內(nèi)層介電層及該基底接觸孔洞之內(nèi)，其中一或多個該些第一基底接觸和該些第二基底接觸包括一硅化金屬層位于該接觸孔洞的底部；以及一金屬插塞位于該接觸孔洞和該基底接觸孔洞之內(nèi)。
11.根據(jù)權(quán)利要求10所述的記憶體元件，其特征在于其中所述的絕緣層上有半導(dǎo)體結(jié)構(gòu)的該基底包括一半導(dǎo)體具有一重摻雜擴散區(qū)域，該重摻雜擴散區(qū)域和該基底具有相同的電性，及其中該硅化金屬層接觸該重摻雜擴散區(qū)域。
12.根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于其中所述的半導(dǎo)體層包括復(fù)數(shù)個元件絕緣區(qū)域，及該基底接觸孔洞穿過該些元件絕緣區(qū)域其中之一。
全文摘要
本發(fā)明是有關(guān)于一種記憶體元件及其制造方法。該記憶體元件形成于絕緣層上有半導(dǎo)體(SOI)結(jié)構(gòu)之上，SOI結(jié)構(gòu)包括一基底、一絕緣層位于基底之上和一半導(dǎo)體層位于絕緣層之上。記憶體元件具有一位于SOI結(jié)構(gòu)的記憶區(qū)域的記憶體陣列、復(fù)數(shù)個第一基底接觸位于記憶體元件的周邊區(qū)域和復(fù)數(shù)個第二基底接觸位于SOI結(jié)構(gòu)的記憶區(qū)域，其中第一基底接觸和第二基底接觸形成于半導(dǎo)體層及介電層內(nèi)并透出半導(dǎo)體層以電性連結(jié)SOI結(jié)構(gòu)的基底。
文檔編號H01L23/522GK1848440SQ20061000030
公開日2006年10月18日 申請日期2006年1月4日 優(yōu)先權(quán)日2005年4月14日
發(fā)明者王屏薇 申請人:臺灣積體電路制造股份有限公司