具有鍺或iii-v族有源層的深環(huán)柵極半導(dǎo)體器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實施例涉及半導(dǎo)體器件領(lǐng)域，并且具體而言，涉及具有鍺或II1-V族有源層的深環(huán)柵極半導(dǎo)體器件。
【背景技術(shù)】
[0002]在過去幾十年里，集成電路中特征的按比例縮放一直是日益增長的半導(dǎo)體行業(yè)的驅(qū)動力。按比例縮放到越來越小的特征實現(xiàn)了半導(dǎo)體芯片的有限面積上功能單元的增加的密度。例如，縮小晶體管尺寸允許在芯片上并入增加數(shù)目個存儲器器件，導(dǎo)致制造具有更大能力的產(chǎn)品。然而，對越來越大能力的驅(qū)動并非沒有問題。優(yōu)化每一個器件的性能的必要性變得越來越重要。
[0003]在集成電路器件的制造中，多柵極晶體管(諸如，三柵極晶體管)已隨著器件尺寸繼續(xù)按比例減小而變得更為普遍。在常規(guī)工藝中，三柵極晶體管通常制造在體硅襯底或絕緣體上硅襯底上。在一些情況下，體硅襯底由于其較低成本并且因為其實現(xiàn)較不復(fù)雜的三柵極制造工藝而是優(yōu)選的。在其它情況下，絕緣體上硅襯底由于其可提供減少的泄漏而是優(yōu)選的。
[0004]在體硅襯底上，當(dāng)將金屬柵極電極的底部與晶體管本體的底部處的源極延伸尖端和漏極延伸尖端(即，“鰭”)對準時，三柵極晶體管的制造工藝常常遇到問題。當(dāng)三柵極晶體管形成在體襯底上時，需要適當(dāng)?shù)膶室詫崿F(xiàn)最佳柵極控制并且減少短溝道效應(yīng)。例如，如果源極延伸尖端和漏極延伸尖端比金屬柵極電極深，則可能出現(xiàn)晶體管穿通。替代地，如果金屬柵極電極比源極延伸尖端和漏極延伸尖端深，則結(jié)果可能是不想要的柵極電容寄生現(xiàn)象。
[0005]已嘗試許多不同技術(shù)來減少晶體管的結(jié)泄漏。然而，在結(jié)泄漏抑制領(lǐng)域中仍需要顯著改進。
【附圖說明】
[0006]圖1示出了具有用于泄漏抑制的底部柵極隔離(BGI)結(jié)構(gòu)的基于鍺的半導(dǎo)體器件的橫截面視圖。
[0007]圖2示出了根據(jù)本發(fā)明的實施例的具有帶深環(huán)柵極結(jié)構(gòu)的鍺有源層的半導(dǎo)體器件的橫截面視圖。
[0008]圖3A示出了根據(jù)本發(fā)明的實施例的具有鍺有源層和深環(huán)柵極結(jié)構(gòu)的非平面半導(dǎo)體器件的示意性自頂向下視圖。
[0009]圖3B示出了根據(jù)本發(fā)明的實施例的圖3A的非平面半導(dǎo)體器件的示意性橫截面視圖。
[0010]圖4示出了根據(jù)本發(fā)明的實施例的具有鍺有源層和深環(huán)柵極結(jié)構(gòu)的鰭式場效應(yīng)晶體管類型半導(dǎo)體器件的成角度的視圖。
[0011]圖5A示出了根據(jù)本發(fā)明的實施例的基于納米線的半導(dǎo)體結(jié)構(gòu)的三維橫截面視圖。
[0012]圖5B示出了根據(jù)本發(fā)明的實施例的圖5A的基于納米線的半導(dǎo)體結(jié)構(gòu)如沿a-a’軸獲取的橫截面溝道視圖。
[0013]圖5C示出了根據(jù)本發(fā)明的實施例的圖5A的基于納米線的半導(dǎo)體結(jié)構(gòu)如沿b-b’軸獲取的橫截面間隔體視圖。
[0014]圖6包括根據(jù)本發(fā)明的實施例的沿基于鍺的器件的溝道區(qū)獲取的橫截面視圖的隧道電子顯微鏡(TEM)圖像以及相對應(yīng)的飽和電流(Idsat)隨與基于鍺的器件中的層相對應(yīng)的柵極電壓(Vg)變化的繪圖。
[0015]圖7示出了根據(jù)本發(fā)明的一個實施方式的計算器件。
【具體實施方式】
[0016]描述了具有鍺或II1-V族有源層的深環(huán)柵極半導(dǎo)體器件。在以下描述中，闡述許多具體細節(jié)(諸如，具體集成和材料域)以便提供對本發(fā)明的實施例的透徹理解。對于本領(lǐng)域技術(shù)人員將顯而易見的是，本發(fā)明的實施例可以在沒有這些具體細節(jié)的情況下得以實施。在其它情況下，未詳細描述公知的特征(諸如，集成電路設(shè)計版圖(layout))，以便不會不必要地使本發(fā)明的實施例模糊不清。此外，應(yīng)當(dāng)理解的是，圖中所示的各個實施例是示例性表示并且未必按比例繪制。
[0017]本文中所述的一個或多個實施例將如下器件作為目標，該器件具有遠低于該器件的源極區(qū)和漏極區(qū)的深度的延伸到有源區(qū)或疊置體中的柵極疊置體。雖然在結(jié)構(gòu)上不同，但所產(chǎn)生的提供泄漏抑制的能力可描述為類似于歐米茄場效應(yīng)晶體管類型器件。本文中所述的深環(huán)柵極器件可特別適于具有納米線或納米帶溝道的基于鍺或II1-V材料的場效應(yīng)晶體管(FET)。下文所述的一個或多個實施例針對減少鍺或II1-V材料有源層器件中的寄生泄漏的方法和所產(chǎn)生的結(jié)構(gòu)。例如，一個或多個實施例對改善納米線或環(huán)柵極器件中的性能可能特別有效。
[0018]我們已通過使用底部柵極隔離(BGI)結(jié)構(gòu)來試圖抑制具有環(huán)繞式柵極的高迀移率器件中的泄漏。然而，在例如基于鍺的納米線或納米帶晶體管器件中使用BGI結(jié)構(gòu)可能難以實現(xiàn)。例如，雖然BGI結(jié)構(gòu)可能適于抑制泄漏，但該BGI結(jié)構(gòu)的放置典型地需要深入地延伸到有源區(qū)材料層或疊置體中，其可能難以進行集成。這種BGI制造工藝還需要顯著更復(fù)雜的工藝步驟并且可被證明是更昂貴。此外，在制造BGI結(jié)構(gòu)、但未達到足以實現(xiàn)完全泄漏抑制的深度的情況下，在隔離區(qū)與基于鍺的緩沖層之間形成的不良界面可能生成導(dǎo)致或促成寄生泄漏的顯著表面狀態(tài)。通常，不管如何生成，寄生泄漏都可妨礙晶體管性能，因為其可使該器件的截止?fàn)顟B(tài)泄漏劣化。最終，這種寄生泄漏可致使制造低泄漏的基于鍺的半導(dǎo)體器件難以實現(xiàn)。
[0019]為例證本文中所述的概念，圖1示出了具有用于泄漏抑制的底部柵極隔離(BGI)結(jié)構(gòu)的基于鍺的半導(dǎo)體器件的橫截面視圖。參考圖1，半導(dǎo)體器件100包括經(jīng)由用以管理Ge與Si之間的晶格失配的硅鍺(SiGe)緩沖層106 (例如，Si30Ge7Jl )和107 (例如，Si 50Ge50層)生長在硅(Si)襯底104上方(例如，作為硅晶圓的一部分)的鍺(Ge)溝道區(qū)102。然而，這些SiGe緩沖層106和107相當(dāng)導(dǎo)電的，因為其允許在溝道區(qū)102下的區(qū)內(nèi)(至少在SiGe緩沖層106和107內(nèi))的平行傳導(dǎo)。該平行傳導(dǎo)可導(dǎo)致器件100中的寄生泄漏，如由箭頭108所描繪的，從源極區(qū)110到漏極區(qū)112。應(yīng)當(dāng)指出的是，圖1還描繪了隔離區(qū)114和柵極電極疊置體116，諸如金屬柵極116B和高_k柵極電介質(zhì)116A的電極疊置體116。應(yīng)當(dāng)理解的是，這種泄漏即使在環(huán)繞式布置或納米線布置的情況下(其中，包括設(shè)置在底部柵極絕緣體(BGI)結(jié)構(gòu)120上的底部柵極電極疊置體116’)也可能發(fā)生?？梢匝由霣GI結(jié)構(gòu)120，以提供泄漏抑制(由箭頭108的X所指示)。然而，如上所述，這典型地需要BGI結(jié)構(gòu)120深入地形成到疊置體106/107中，如圖1中所示。
[0020]為解決上述問題，在實施例中，制造深環(huán)柵極結(jié)構(gòu)代替BGI結(jié)構(gòu)。例如，在一個實施例中，將柵極電極的底部部分形成為遠低于器件的源極區(qū)和漏極區(qū)，以提供針對該器件的泄漏抑制。在具體的這種實施例中，使用深環(huán)柵極結(jié)構(gòu)代替BGI結(jié)構(gòu)減輕與制造BGI結(jié)構(gòu)(諸如，上述那些BGI結(jié)構(gòu))相關(guān)聯(lián)的復(fù)雜化(complicat1n)和可能缺點。在實施例中，通過使用深有源區(qū)蝕刻(諸如，深HSi蝕刻)來制造深環(huán)柵極結(jié)構(gòu)。在一個這種實施例中，在制造方案中，深蝕刻在淺溝槽隔離(STI)制造時預(yù)先執(zhí)行。在另一個這種實施例中，深蝕刻在制造方案中稍后(例如，在替代金屬柵極(RMG)多晶硅去除后進行開槽)執(zhí)行。
[0021]在實施例中，深環(huán)柵極結(jié)構(gòu)的使用利用了 Ge層與SiGe層之間的電壓閾值(Vt)差，以便抑制可能與使用深柵極結(jié)構(gòu)相關(guān)聯(lián)的任何柵極電容(Cgate)懲罰(penalty)。下文結(jié)合圖6更詳細地描述設(shè)計Vt以減少這種懲罰、同時仍對泄漏抑制有效的能力的例子。在其它實施例中，本文中詳細描述的解決方案可容易應(yīng)用到II1-V族材料系統(tǒng)，其中，可應(yīng)用類似Vt設(shè)計以適應(yīng)深柵極結(jié)構(gòu)。
[0022]因此，可針對高迀移率材料器件制造深柵極結(jié)構(gòu)。例如，圖2示出了根據(jù)本發(fā)明的實施例的具有帶深環(huán)柵極結(jié)構(gòu)的鍺有源層的半導(dǎo)體器件的橫截面視圖。
[0023]參考圖2，半導(dǎo)體器件200包括經(jīng)由用以管理Ge與Si之間的晶格失配的硅鍺(SiGe)緩沖層206 (例如，Si3tlGeJl)和207 (例如，Si 5和50層)生長在硅(Si)襯底204上(例如，作為硅晶圓的一部分)的鍺(Ge)溝道區(qū)202。然而，這些SiGe緩沖層206和207相當(dāng)導(dǎo)電，因為其允許在溝道區(qū)202下的區(qū)內(nèi)(至少在SiGe緩沖層206和207內(nèi))的平行傳導(dǎo)。半導(dǎo)體器件200還可包括隔離區(qū)214和柵極電極疊置體216，諸如柵極216B和柵極電介質(zhì)216A疊置體216?？尚纬森h(huán)繞式布置或納米線布置，其中，包括了底部柵極電極疊置體216’ (包括電介質(zhì)層部分216A’和柵極電極部分216B’ )。源極區(qū)和漏極區(qū)210和212分別包括在柵極電極疊置體216的任一側(cè)上，如同樣在圖2中所描繪的。
[0024]再次參考圖2，緩沖層206和緩沖層207形成在緩沖層206與緩沖層207之間具有異質(zhì)結(jié)的異質(zhì)結(jié)構(gòu)。柵極電極疊置體(216+216’)設(shè)置在有源層202的溝道區(qū)上并且完全環(huán)繞有源層202的溝道區(qū)，并且設(shè)置在緩沖層207中形成的溝槽中并且至少部分地設(shè)置在緩沖層206中。在實施例中，源極區(qū)和漏極區(qū)210和212設(shè)置在柵極電極疊置體(216+216’)的任一側(cè)上的有源層202中和緩沖層207中，但不在緩沖層206中。在一個這種實施例中，柵極電極疊置體(216+216’ )設(shè)置到異質(zhì)結(jié)構(gòu)(206+207)中的深度約為異質(zhì)結(jié)構(gòu)中的源極區(qū)和漏極區(qū)210和212的深度的2-4倍。在另一個實施例中，柵極電極疊置體(216+216’)設(shè)置到異質(zhì)結(jié)構(gòu)(206+207)中的深度比隔離區(qū)214的深度更深。在實施例中，柵極電極疊置體的底部部分(即，部分216’ )包括作為部分216’的溝槽的內(nèi)襯的電介質(zhì)層的一部分(即，部分216A