專利名稱：控制半導體裝置柵極形成的方法
技術領域：
本發(fā)明是有關于半導體裝置的制程，特別是有關于半導體裝置的柵極形成控制。
背景技術：
目前關于超大規(guī)模集成電路(ultra-scale integratedcircuits)的高密度及高效能的需求，是需要次微米元件、增加的晶體管及電路速度、以及改善的可靠度。這些需求需要具有高精密度及一致性的裝置元件的形成。當這些裝置元件仍然處于半導體晶圓的形式時，接著則需要精心的制程監(jiān)控，包括裝置的頻率以及詳細的檢驗。
當設計規(guī)則縮減且制程窗口(例如在制程中誤差的限度)變?yōu)檩^小時，表面元件的關鍵尺寸(Critical Dimension，CD)的檢驗及測定和其橫切面形狀(輪廓)變成越來越重要。其中，表面元件的關鍵尺寸定義為一條導線的最小寬度或介于裝置制造中所容許的兩條線間的最小空間。元件關鍵尺寸與輪廓相對于計劃尺寸的偏離誤差，對完成的半導體裝置的效能會有不良的影響。此外，元件關鍵尺寸與輪廓的測定會指出制程錯誤，例如因為過渡曝光所造成的步進散焦(stepper defocusing)或光致抗蝕劑喪失。
因此，關鍵尺寸及輪廓值，特別是柵極長度及柵極輪廓以及根據設計尺寸而產生的變化，皆是關于光致抗蝕劑及蝕刻程序的穩(wěn)定性及準確性的重要指標。大多的現有技術努力集中于關鍵尺寸，而少數則著重于柵極輪廓控制。MOS裝置驅動電流對于柵極關鍵尺寸及輪廓具有高敏感度，因此，控制柵極形成的穩(wěn)定性提供了整體晶片效能的改善。
雖然可利用配備來測定裝置柵極關鍵尺寸以及輪廓，此裝置一般無法提供立即的回應給光刻法制程，以減少變化，且傳統(tǒng)的檢驗結果一般不會使用來調整接下來的蝕刻程序。此外，由于制程變化，柵極關鍵尺寸及輪廓會被設計者不知的因素所影響，使得很難去獲得制程控制的完整設定。
因此，在此領域中，對于柵極形成控制，需要一種簡單且有經濟效益的方法及系統(tǒng)，而在產品的生產量上不會有顯著的減少。

發(fā)明內容
根據本發(fā)明的一觀點，在隔離結構的階差高度與柵極輪廓間具有關連性。調整蝕刻設定，例如過蝕刻時間，可控制柵極輪廓。因此，通過測定階差高度以及決定適合的蝕刻設定，可達到所期望的柵極關鍵尺寸及輪廓。控制半導體裝置柵極形成的方法包括決定在階差高度與過蝕刻時間之間的關連性，測定隔離結構(例如淺溝隔離)的階差高度，根據階差高度來決定過蝕刻時間，以及使用過蝕刻時間來蝕刻柵極。此方法更包括顯影后檢視步驟，以測定柵極輪廓并微調柵極形成控制。
根據本發(fā)明的另一觀點，本發(fā)明包括將隔離結構的階差高度提供給掩膜層的形成，其中，掩膜層是用來蝕刻及過蝕刻柵極。掩膜層包括光致抗蝕劑及/或硬質掩膜。理想的調修時間的決定，可使用在ADI步驟所測定的光致抗蝕劑及/或硬質掩膜的關鍵尺寸及輪廓以及STI階差高度。
根據本發(fā)明的另一觀點，本發(fā)明包括控制柵極關鍵尺寸及輪廓的晶圓內非一致性。通過測定階差高度的非一致性，之后的制程可以被調整以補償非一致性的影響，使得整個晶圓的柵極關鍵尺寸及輪廓更加一致。光致抗蝕劑及柵極的非一致性數據也可分別通過執(zhí)行顯影后檢視(ADI)及蝕刻后檢視(AEI)而獲得，蝕刻程序可因此而調整。
根據本發(fā)明的另一觀點，柵極控制系統(tǒng)包括裝置尺寸量測系統(tǒng)、決定系統(tǒng)以及用來形成柵極的蝕刻系統(tǒng)。裝置尺寸量測系統(tǒng)測定尺寸，例如隔離結構的階差高度，以及掩膜層(光致抗蝕劑及/或硬質掩膜)的關鍵結構及輪廓。測定到的數據接著提供至決定單元，以調整蝕刻時間、過蝕刻時間、以及調修時間。晶圓內非一致性可以提供至決定單元，以調整蝕刻程序。
本發(fā)明是這樣實現的一種控制半導體裝置柵極形成的方法，包括測定在一晶圓上一隔離結構的一階差高度(step height)；使用階差高度與過蝕刻時間之間的一預設關連性來決定一過蝕刻時間，以完成一期望柵極輪廓；以及使用決定的該過蝕刻時間來在該晶圓上蝕刻一柵極。
本發(fā)明所述的控制半導體裝置柵極形成的方法，其中，推斷階差高度與過蝕刻時間之間的該預設關連性，包括測定在一第一晶圓上一第一隔離結構的一第一階差高度；使用一第一過蝕刻時間來在該第一晶圓上蝕刻一第一柵極；測定該第一柵極的一第一柵極輪廓；測定在一第二晶圓上一第二隔離結構的一第二階差高度；使用一第二過蝕刻時間來在該第二晶圓上蝕刻一第二柵極；測定該第二柵極的一第二柵極輪廓；使用該第一柵極輪廓，該第二柵極輪廓，該第一階差高度，以及該第二階差高度來決定柵極輪廓與階差高度間的關連性；以及使用該第一柵極輪廓，該第二柵極輪廓，該第一過蝕刻時間，以及該第二過蝕刻時間來決定柵極輪廓與過蝕刻時間之間的關連性。
本發(fā)明所述的控制半導體裝置柵極形成的方法，其中，更包括使用柵極輪廓與階差高度間的關連性以及使用柵極輪廓與過蝕刻時間之間的關連性來決定階差高度與過蝕刻時間之間的該預設關連性。
本發(fā)明所述的控制半導體裝置柵極形成的方法，其中，該隔離結構為淺溝道隔離。
本發(fā)明所述的控制半導體裝置柵極形成的方法，其中，該柵極包括多晶硅。
本發(fā)明所述的控制半導體裝置柵極形成的方法，其中，測定該階差高度的步驟是以光譜關鍵尺寸設備來執(zhí)行。
本發(fā)明所述的控制半導體裝置柵極形成的方法更包括在蝕刻該柵極后，測定該柵極的一輪廓；以及在決定該過蝕刻時間的步驟中，使用該柵極輪廓。
本發(fā)明所述的控制半導體裝置柵極形成的方法，其中，測定該過蝕刻時間是根據該柵極輪廓自一期望柵極輪廓間的偏離而動態(tài)地調整。
本發(fā)明所述的控制半導體裝置柵極形成的方法更包括測定一調修時間(trimming time)，以使用該階差高度而形成一掩膜層。
本發(fā)明所述的控制半導體裝置柵極形成的方法更包括執(zhí)行該掩膜層的一顯影后檢視(After Development Inspection，ADI)以測定該掩膜層關鍵尺寸及輪廓；以及在決定該調修時間的步驟中，使用該掩膜層關鍵尺寸及輪廓。
本發(fā)明所述的控制半導體裝置柵極形成的方法更包括測定在該晶圓上一相異位置的一額外隔離結構的一額外階差高度，以決判斷一非一致性；以及根據該非一致性來決定一氣體注入模式。
一種控制半導體裝置柵極形成的方法，包括測定在多個晶圓上多個隔離結構的多個階差高度(step height)；在該等晶圓上過蝕刻多個柵極，并記錄各自的過蝕刻時間；測定該等柵極的各自柵極輪廓；使用該等階差高度，該等過蝕刻時間，以及該等柵極輪廓，來決定階差高度與過蝕刻時間之間的一關連性；測定一半導體裝置的一目標隔離結構的階差高度；根據該目標隔離結構的階差高度與該關連性來決定一過蝕刻時間；以及使用決定的該過蝕刻時間來過蝕刻該半導體裝置的一目標柵極。
本發(fā)明所述的控制半導體裝置柵極形成的方法更包括在蝕刻該目標柵極后測定該目標柵極的輪廓；以及回傳該目標柵極的輪廓，至決定該過蝕刻時間的步驟。
本發(fā)明所述的控制半導體裝置柵極形成的方法更包括使用該目標隔離結構的階差高度來決定一掩膜層的一調修時間(trimming time)，其中，該掩膜層是使用來過蝕刻該半導體裝置的該目標柵極。
本發(fā)明所述的控制半導體裝置柵極形成的方法，更包括執(zhí)行該掩膜層的一顯影后檢視(After Development Inspection，ADI)以測定該掩膜層關鍵尺寸及輪廓；以及回傳該掩膜層關鍵尺寸及輪廓至決定該調修時間的步驟以過蝕刻下一半導體裝置的目標柵極。
本發(fā)明所述的控制半導體裝置柵極形成的方法，在此領域中，對于柵極形成控制，提供了一種簡單且有經濟效益的方法及系統(tǒng)，而在產品的生產量上不會有顯著的減少。


圖1、圖2、圖3A至圖3C、以及圖4表示一般MOS晶體管制造中，中間部分的剖面圖；圖5A至圖5C表示一般柵極輪廓；圖6表示柵極輪廓作為過蝕刻時間的函數；圖7表示柵極輪廓作為階差高度的函數；圖8說明柵極形成控制系統(tǒng)的流程圖；圖9表示晶圓內非一致性的示意圖；
圖10A及圖10B說明使用可協(xié)調氣體注入而改善晶圓內非一致性的方法。
具體實施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下。
圖1、圖2、圖3A至圖3C、以及圖4表示一般MOS裝置以及其形成，包括淺溝道隔離(Shallow Trench Isolation，STI)6的形成。掩膜層4形成在主動區(qū)2上。在提供的實施例中，掩膜層4使用低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)而以氮化硅(silicon nitride)形成。在其他實施例中，掩膜層4以硅的熱氧氮化(thermal nitridation)、等離子輔助化學氣相沉積法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、或是使用氮-氫的等離子陽極氮化(plasmaa nodicnitridation)來形成。溝道3是透過掩膜層4或氮化硅4非等向性地蝕刻進入主動區(qū)2而成的。最好以高密度等離子(High-DensityPlasma，HDP)來填滿溝道(trench)3，且填充材料最好為氧化硅，也可使用其他的材料，例如以氮氧化硅(Silicon Oxynitride)作為填充材料。執(zhí)行化學機械研磨(Chemical Mechanical Polish，CMP)來移除過多的HDP材料，且形成了圖2的結構。HDP材料的剩余部分形成STI6，且接著移除掩膜層4。
STI 6上表面與其相鄰主動區(qū)2上表面間的高度差定義為STI6的階差高度(step height)H。由于設計考量以及制程變化，STI6的階差高度H使所有晶圓偏移，甚至是使所有晶片偏移。階差高度H可能具有正值，其指示STI 6高于主動區(qū)2，或是具有負值，其指示STI 6低于主動區(qū)2。
接著形成柵極介電層8以及柵極層10，如圖3A至圖3C所示。圖3A是表示在主動區(qū)2上形成柵極介電層8，接著形成柵極層10。硬質掩膜層11形成在柵極層8上面，且接著光致抗蝕劑層覆蓋在硬質掩膜層上面。硬質掩膜層與光致抗蝕劑層接著被圖案化以分別形成硬質掩膜11以及光致抗蝕劑13。在圖3B中，硬質掩膜11及光致抗蝕劑13由上方以及側邊修整，且剩余部分的尺寸則根據調修時間(trimming time)而決定，即AEI CD＝ADI CD-調修速率(trimming rate)×調修時間(trimming time)。柵極介電層8及柵極層10接著被圖案化以分別形成柵極介質8以及柵極10，如圖3C所示。柵極介質8可包括SiO2、含氧的氮化物(oxynitride)、氮化物(nitride)、以及高介電系數(high-k)材料。雖然可以金屬或是介電質/金屬/半導體的化合物來形成，但柵極10以多晶硅為較佳?？蓤?zhí)行過蝕刻(over-etching)以形成柵極輪廓。在說明中所提及的過蝕刻可能是在蝕刻后的隔離程序步驟，或是蝕刻的合并部分以形成柵極。在硬質掩膜11及光致抗蝕劑13的移除后，間隙層12以及源/漏極層14接著形成。這些元件的形成在此領域中是已知的，因此不需重復說明。圖4則表示產生的結構。
圖5A至圖5C說明具有相異輪廓的三個柵極。圖5A表示具有立足處的柵極輪廓，其中，柵極10的底部19寬度大于頂部17寬度。圖5B表示標準柵極輪廓，其中，柵極10的底部19寬度與頂部17寬度實質上相等。圖5C表示縮小立足處的柵極輪廓，其中，柵極10的底部19窄于頂部17。圖5B所表示的標準輪廓是最典型的。
已知蝕刻設定會影響柵極輪廓。尤其是，已知在柵極過蝕刻時間與柵極輪廓間具有關連性。圖6說明柵極輪廓例子，作為過蝕刻時間的函數。參閱圖5A至圖5C，典型的多柵極包括立足部19以及頂部17。頂部17的中間部分具有中間關鍵尺寸(Middle CriticalDimension，MCD)的寬度，且立足部19的底部具有底部關鍵尺寸(Bottom Middle Critical Dimension，BCD)的寬度?；貋韰㈤唸D6，Y軸表示量化的柵極輪廓，其等于(BCD-MCD)/2，然而，柵極輪廓可使用(BCD-MCD)做不同地定義。X軸以秒(S)來表示過蝕刻時間。一個正的柵極輪廓值指示如圖5A的立足輪廓。一個負的柵極輪廓值指示如圖5C的縮小輪廓。當柵極輪廓值為零時，則指示如圖5B的標準輪廓。
柵極輪廓與過蝕刻時間的關系由線條221表示。其表示，假使使用較少的過蝕刻時間，則柵極輪廓具有立足處效應(footingeffect)。當過蝕刻時間增加，底部寬度W會減少。假使更增加過蝕刻時間，柵極輪廓減少。在圖6所示的例子中，在柵極底部的每一側上的寬度W減少量實質上與過蝕刻時間成比例。線條221獲得自具有相同階差高度H的多個樣本裝置。假使測量具有相異階差高度的樣本裝置，則可繪出更多條線。假使測量具有高于H的階差高度的樣本裝置時，則可獲得在線條221上方的線條222。相反地，假使測量具有低于H的階差高度的樣本裝置時，則可獲得在線條221下方的線條223。根據圖6及圖7的記載，具有多晶硅柵極的一些樣本裝置顯示出每增加10秒過蝕刻時間，在每一側的底部寬度W則減少0.25nm。這里需注意，在圖6中的例子里，X軸是表示過蝕刻時間，其是高于基本蝕刻時間的蝕刻時間，其中，基本蝕刻時間可以由設計者定義。然而，可為了相關性而使用總蝕刻時間。
這里也可得知，在STI 6的階差高度與柵極輪廓間的相關性。圖7說明柵極輪廓例子，作為STI階差高度的函數。X軸表示以埃()表示階差高度，且Y軸表示柵極輪廓。柵極輪廓與階差高度間的關系以線條241至243來表示，其指示出當STI的階差高度增加時，柵極輪廓值則增加。線條241是獲自于以相同過蝕刻時間T而形成的樣本裝置。假使利用不同的過蝕刻時間，可繪出更多線條。假使使用少于T的過蝕刻時間，將獲得線條241上方的線條242，相反地，假使使用多于T的過蝕刻時間，將獲得線條241下方的線條243。對于圖7的樣本裝置，在柵極底部的每一側寬度W實質上與STI的階差高度成比例。具有多晶硅柵極的樣本裝置已表示出，根據圖6及圖7的記載，當STI的階差高度增加大約100時，柵極底部的寬度W則增加1.5nm。
在圖6及圖7中，是以圖表方式來表現關連性。此關連性也可以其他方式來表現，例如查表及方程式。此關連性最好是使用一組樣本裝置來預先估測且取得。通過測量STI 6的階差高度，則可決定柵極輪廓。假使決定的輪廓偏離標準輪廓或期望的輪廓，則可調整過蝕刻時間以校正此偏離。舉例來說，假使在晶圓上的STI具有400階差高度，則可自圖7中判定對應的柵極輪廓將大約為3，此是表示柵極的底部將具有較大的寬度。由圖6可知，3的柵極輪廓對應大約50秒的過蝕刻時間，且0的柵極輪廓對應大約75秒的過蝕刻時間。因此，多出的25秒過蝕刻時間可以校正柵極輪廓回標準輪廓。另外，Poly bias＝Poly AEI CD-Poly ADI CD。
圖8是表示根據本發(fā)明實施例的概要流程圖。柵極形成由柵極形成控制系統(tǒng)所控制，柵極形成控制系統(tǒng)包括三個次系統(tǒng)，有裝置尺寸量測系統(tǒng)、決定系統(tǒng)以及蝕刻系統(tǒng)。簡單地介紹圖8中每一方塊的功能，而詳細的說明在接下來的段落中。在形成STI的CMP程序(步驟26)后，測量STI的階差高度，如步驟28所示。執(zhí)行柵極光刻，如步驟30所示，以形成掩膜層來圖案化柵極。柵極接著被蝕刻/過蝕刻。執(zhí)行顯影后檢視(After DevelopmentInspection，ADI)如步驟33所示，以測定掩膜層的尺寸，例如光致抗蝕劑及硬質掩膜。根據箭頭36，在步驟28中所獲得的階差高度數據提供至柵極蝕刻步驟32，以決定蝕刻設定，例如過蝕刻時間(或蝕刻時間)。接著執(zhí)行蝕刻后檢視(After EtchingInspection，AEI)如步驟34所示，以測定柵極關鍵尺寸以及柵極輪廓。在AEI程序所獲得的柵極關鍵尺寸及輪廓值也可回送以微調柵極形成控制系統(tǒng)，如箭頭38所示。柵極控制系統(tǒng)更可通過更改調修時間而做微調，以形成光致抗蝕劑及/或硬質掩膜。光致抗蝕劑及/或硬質掩膜也歸于掩膜層。同樣地，階差高度數據可向前傳送，如箭頭44所示，且ADI數據可向后傳送，如箭頭48所示，以決定調修時間。這里需注意，當涉及向后傳送時，過蝕刻時間或調修時間將會影響隨后的晶圓，而當涉及向前傳送時，現在制程的晶圓及隨后的晶圓皆會被影響。
在步驟28中，階差高度可利用例如為光譜關鍵尺寸(SpectraCritical Dimension，SCD)設備的器材來測量，例如KLA所制造的FX-100。SCD設備一般使用在裝置尺寸測定系統(tǒng)。此設備可以測定在晶圓的階差高度而不需破壞晶圓。階差高度被儲存、擷取、以及傳送至蝕刻系統(tǒng)。其他器材，例如光學關鍵尺寸(OpticalCritical Dimension，OCD)、原子力顯微術(Atomic ForceMicroscopy，AFM)、及關鍵尺寸-原子力顯微術(CriticalDimension-Atomic Force Microscopy，CD-AFM)，也可使用來測定階差高度。類似的器材也可使用在ADI及AEI。決定單元使用階差高度數據、ADI數據、以及AEI數據來決定過蝕刻時間及調修時間。在一實施例中，決定單元可與柵極蝕刻設備合并。在其他實施例中，決定單元是單獨的單元。柵極蝕刻步驟32可以一些設備來執(zhí)行，例如制造操作系統(tǒng)、度量工具、或進階制程程序控制(Advanced Process Control，APC)系統(tǒng)。
在提出的實施例中，步驟28在步驟30及33前執(zhí)行，如圖8所示。在其他實施例中，步驟28可合并于步驟32中。這是因為SCD設備能透過柵極多晶薄膜及光致抗蝕劑/掩膜層來測量STI階差高度，因此階差高度可測定于光致抗蝕劑/掩膜層形成后，更好是在與柵極蝕刻的相同環(huán)境下。測定獲得的STI階差高度接著立刻使用于柵極蝕刻。
關鍵尺寸(一般測定于柵極的中間高度)以及光致抗蝕劑和硬質掩膜的輪廓影響柵極關鍵尺寸及柵極輪廓。光致抗蝕劑輪廓對柵極關鍵尺寸的影響的測量，也可通過測定光致抗蝕劑輪廓(當階差高度固定時)且接著測定在蝕刻后各自柵極的關鍵尺寸。光致抗蝕劑輪廓與柵極關鍵尺寸間的關連性可被推斷。通過使用此關連性，柵極調修時間更可被調整，且提供給下一個晶圓的蝕刻。因此，通過調整光致抗蝕劑及/或硬質掩膜的關鍵尺寸及輪廓，可補償STI階差高度的影響，如圖8中箭頭36所示。
在光致抗蝕劑及硬質掩膜被蝕刻時，光致抗蝕劑及/或硬質掩膜的關鍵尺寸部分由調修時間來決定。不同的系數可使用來決定理想的調修時間，且系數包括在ADI步驟所測定的光致抗蝕劑及/或硬質掩膜的關鍵尺寸及輪廓、STI階差高度等等。決定理想調修時間的流程如下最初，測定的調修時間提供至光顯影系統(tǒng)，此決定系統(tǒng)接著動態(tài)地調整調修時間。當決定了調修時間，決定系統(tǒng)考慮光致抗蝕劑(及/或硬質掩膜)關鍵尺寸及輪廓，如圖8的箭頭48所示。假使在ADI所測定的光致抗蝕劑關鍵尺寸大于期望值，調修時間則增加。相反地，假使在ADI所測定的光致抗蝕劑關鍵尺寸小于期望值，調修時間則減少。
決定單元也考慮STI高度。如上所述，當過蝕刻時間增加時，柵極的所有部分則被蝕刻，其中，柵極底部的蝕刻多余頂部。柵極關鍵尺寸(通常測定于柵極中間高度)因此變?yōu)檩^小。因此，調修時間及過蝕刻時間影響柵極關鍵尺寸，且當計算調修時間時，決定單元以考慮過蝕刻時間為較佳。舉例來說，假使STI高度增加而超過先前的晶圓，則需要更多的過蝕刻時間，其造成柵極關鍵尺寸變?yōu)楦?，因此將使用較少的調修時間，使得光致抗蝕劑關鍵尺寸變?yōu)檩^大。較大的光致抗蝕劑關鍵尺寸將增加柵極關鍵尺寸，使得較大的STI高度的影響可被補償。
箭頭38是表示使用透過AEI，如步驟34所示，而獲得的柵極關鍵尺寸及輪廓，而進行的柵極形成控制系統(tǒng)的微調。假使在AEI步驟34中測定的柵極關鍵尺寸及輪廓偏離期望值，偏離誤差可被使用來調整過蝕刻時間的決定。雖然在提出的實施例中，在STI階差高度與過蝕刻時間之間的關連性一般可預先測定及推斷，此關連性可通過使用在步驟28、32、及34中所獲得的數據而動態(tài)地推斷。舉例來說，當制造具有階差高度H1的第一晶圓時，使用內定過蝕刻時間T1。在AEI步驟34中，通過測定第一晶圓而獲得柵極輪廓G1。T1及G1形成在圖6中的一個點，且T1及H1形成在圖7中的一個點。假使G1為正的，當制程具有相同階差高度H1的第二晶圓時，則使用小于T1的過蝕刻時間T2；否則，則使用大于T1的過蝕刻時間T2。在測定適當數量的樣本后，則可決定柵極輪廓與過蝕刻時間之間的關連性以及STI階差高度，分別如圖6及圖7所示，且關連性可使用于下一裝置形成。本發(fā)明實施例的另一優(yōu)點是，其他因素所造成的柵極輪廓誤差也可由AEI微調來校正，即使這些因素的結構是設計者所未知的，而提供這些因素的影響不是隨意的且是持續(xù)于所有晶圓。
之前所敘述的實施例是把目標放在整體晶圓制程變化的問題。其他變化可能造成在晶圓內的非一致性。圖9說明晶圓52的示意圖，其中，STI階差高度具有晶圓內(WithIn-Wafer，WIW)非一致性。在一般情況下，由晶圓52的中心到外側邊緣，離中心有相同距離的晶片具有相近的STI階差高度。因此環(huán)形，例如r1、r2、及r3，可被使用來表示不同的STI階差高度。舉例來說，在r1的晶片的階差高度大于在r2的晶片，且在r2的晶片的階差高度大于在r3的晶片。STI階差高度的WIW非一致性將造成柵極關鍵尺寸與柵極輪廓的WIW非一致性。較佳的是，也可使用測量STI階差高度的相似設備來測定WIW非一致性，例如，SCD設備等等。
圖10A及圖10B表示使用可協(xié)調氣體注入(Gas Injection)來改善WIW非一致性的方法。對于干式蝕刻而言，蝕刻氣體的流動影響了蝕刻速度。由于蝕刻氣體一般是對稱地注入反應槽，因此在晶圓的蝕刻速度也會以類似環(huán)形架構來表示，如圖9所示，每一環(huán)形具有相似的蝕刻速度。蝕刻氣體可在中央模式或邊緣模式下注入至反應槽。在中央模式下，如圖10A所示，氣體主要從中央點注入至反應槽，最好是朝向晶圓中央。因此，接近及/或面向中央的晶片將具較大的蝕刻速度，而其他晶片則具有較小的蝕刻速度。在邊緣模式下，如圖10B所示，氣體由較多遠離中央而分散的位置注入至反應槽。當由中央模式切換至邊緣模式時，在晶片中央的蝕刻速度減少，而在晶片邊緣的蝕刻速度增加。
因此，假使ADI步驟顯示出存在STI階差高度的WIW非一致性時，則最好使用可協(xié)調氣體注入。在提出的實施例中，根據在中央及在邊緣的STI階差高度的差異，則采用適當的注入模式，可以是中央模式或邊緣模式。在較佳實施例中，可以使用中央模式或邊緣模式的結合，其是表示由中央及分散位置同時注入蝕刻氣體。舉例來說，假使在中央的STI高度大于邊緣，在中央的輪廓將具有比邊緣還大的立足處效應(footing effect)，則提出更集中的氣體注入。此將造成在晶圓中央的柵極立足處效應的減少量大于在邊緣的柵極立足處效應的減少量，因此形成具有更一致的柵極輪廓的晶圓。相反地，假使在中央的STI階差高度低于在邊緣的階差高度，則采用邊緣模式。此可協(xié)調氣體注入可使用于光致抗蝕劑顯影及柵極蝕刻。
可以了解的是，雖然在本發(fā)明敘述中是使用多晶硅柵極，本發(fā)明的方法及系統(tǒng)可容易地應用在具有其他材質的柵極的輪廓控制。此外，在柵極輪廓與各自的STI階差高度間的關連性以及過蝕刻時間是示范性的數據，因此可根據不同的制程及材料而做變化。本領域的技術人員可以透過實驗獲得這些材質與STI階差高度之間的關連性，以制作對應數據相關性以及提供數據至柵極形成控制系統(tǒng)。
雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領域的技術人員，在不脫離本發(fā)明的精神和范圍內，應有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護范圍以權利要求書的范圍為準。
附圖中符號的簡單說明如下2主動區(qū)3溝道4掩膜層6淺溝道隔離8柵極介電層10柵極層11硬質掩膜13光致抗蝕劑14源/漏極層17頂部19底部52晶圓r1、r2、r3環(huán)形
權利要求
1.一種控制半導體裝置柵極形成的方法，其特征在于，該控制半導體裝置柵極形成的方法包括測定在一晶圓上一隔離結構的一階差高度；使用階差高度與過蝕刻時間之間的一預設關連性來決定一過蝕刻時間，以完成一期望柵極輪廓；以及使用決定的該過蝕刻時間來在該晶圓上蝕刻一柵極。
2.根據權利要求1所述的控制半導體裝置柵極形成的方法，其特征在于，推斷階差高度與過蝕刻時間之間的該預設關連性，包括測定在一第一晶圓上一第一隔離結構的一第一階差高度；使用一第一過蝕刻時間來在該第一晶圓上蝕刻一第一柵極；測定該第一柵極的一第一柵極輪廓；測定在一第二晶圓上一第二隔離結構的一第二階差高度；使用一第二過蝕刻時間來在該第二晶圓上蝕刻一第二柵極；測定該第二柵極的一第二柵極輪廓；使用該第一柵極輪廓、該第二柵極輪廓、該第一階差高度、以及該第二階差高度來決定柵極輪廓與階差高度間的關連性；以及使用該第一柵極輪廓、該第二柵極輪廓、該第一過蝕刻時間，以及該第二過蝕刻時間來決定柵極輪廓與過蝕刻時間之間的關連性。
3.根據權利要求1所述的控制半導體裝置柵極形成的方法，其特征在于，更包括使用柵極輪廓與階差高度間的關連性以及使用柵極輪廓與過蝕刻時間之間的關連性來決定階差高度與過蝕刻時間之間的該預設關連性。
4.根據權利要求1所述的控制半導體裝置柵極形成的方法，其特征在于，該隔離結構為淺溝道隔離。
5.根據權利要求1所述的控制半導體裝置柵極形成的方法，其特征在于，該柵極包括多晶硅。
6.根據權利要求1所述的控制半導體裝置柵極形成的方法，其特征在于，測定該階差高度的步驟是以光譜關鍵尺寸設備來執(zhí)行。
7.根據權利要求1所述的控制半導體裝置柵極形成的方法，其特征在于，更包括在蝕刻該柵極后，測定該柵極的一輪廓；以及在決定該過蝕刻時間的步驟中，使用該柵極輪廓。
8.根據權利要求7所述的控制半導體裝置柵極形成的方法，其特征在于，測定該過蝕刻時間是根據該柵極輪廓自一期望柵極輪廓間的偏離而動態(tài)地調整。
9.根據權利要求1所述的控制半導體裝置柵極形成的方法，其特征在于，更包括測定一調修時間，以使用該階差高度而形成一掩膜層。
10.根據權利要求9所述的控制半導體裝置柵極形成的方法，其特征在于，更包括執(zhí)行該掩膜層的一顯影后檢視以測定該掩膜層關鍵尺寸及輪廓；以及在決定該調修時間的步驟中，使用該掩膜層關鍵尺寸及輪廓。
11.根據權利要求1所述的控制半導體裝置柵極形成的方法，其特征在于，更包括測定在該晶圓上一相異位置的一額外隔離結構的一額外階差高度，以決定一非一致性；以及根據該非一致性來決定一氣體注入模式。
12.一種控制半導體裝置柵極形成的方法，其特征在于，該控制半導體裝置柵極形成的方法包括測定在多個晶圓上多個隔離結構的多個階差高度；在該晶圓上過蝕刻多個柵極，并記錄各自的過蝕刻時間；測定該柵極的各自柵極輪廓；使用該階差高度、該過蝕刻時間、以及該柵極輪廓，來決定階差高度與過蝕刻時間之間的一關連性；測定一半導體裝置的一目標隔離結構的階差高度；根據該目標隔離結構的階差高度與該關連性來決定一過蝕刻時間；以及使用決定的該過蝕刻時間來過蝕刻該半導體裝置的一目標柵極。
13.根據權利要求12所述的控制半導體裝置柵極形成的方法，其特征在于，更包括在蝕刻該目標柵極后測定該目標柵極的輪廓；以及回傳該目標柵極的輪廓，至決定該過蝕刻時間的步驟。
14.根據權利要求12所述的控制半導體裝置柵極形成的方法，其特征在于，更包括使用該目標隔離結構的階差高度來決定一掩膜層的一調修時間，其中，該掩膜層是使用來過蝕刻該半導體裝置的該目標柵極。
15.根據權利要求14所述的控制半導體裝置柵極形成的方法，其特征在于，更包括執(zhí)行該掩膜層的一顯影后檢視以測定該掩膜層關鍵尺寸及輪廓；以及回傳該掩膜層關鍵尺寸及輪廓至決定該調修時間的步驟以過蝕刻下一半導體裝置的目標柵極。
全文摘要
本發(fā)明提供一種控制半導體裝置柵極形成的方法，包括測定在晶圓上隔離結構的階差高度；使用階差高度來決定階差高度與過蝕刻時間之間的關連性；根據階差高度來決定過蝕刻時間；以及用過蝕刻時間來蝕刻柵極。此方法更包括顯影后檢視步驟，以測定柵極輪廓并微調柵極形成控制。晶圓內非一致性可通過測定晶圓上階差高度非一致性以及通過調整柵極制程而改善。本發(fā)明所述控制半導體裝置柵極形成的方法，對于柵極形成控制，提供了一種簡單且有經濟效益的方法及系統(tǒng)，而在產品的生產量上不會有顯著的減少。
文檔編號H01L21/66GK1905134SQ20061007244
公開日2007年1月31日 申請日期2006年4月13日 優(yōu)先權日2005年7月25日
發(fā)明者左佳聰, 賴俊宏, 吳玫真, 許立德, 蘇斌嘉, 陳柏仁 申請人:臺灣積體電路制造股份有限公司