專利名稱：半導(dǎo)體集成電路和測(cè)試其間的連接狀態(tài)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路。本發(fā)明尤其涉及一種使用凸緣(bump)技術(shù)的半導(dǎo)體集成電路和一種用于測(cè)試半導(dǎo)體集成電路之間的連接狀態(tài)的方法。
背景技術(shù)：
隨著最近對(duì)諸如個(gè)人計(jì)算機(jī)(PC)、家用游戲設(shè)備和便攜終端之類高性能高速度電子設(shè)備的需求，對(duì)用于電子設(shè)備的半導(dǎo)體集成電路中的更高密度和更多層的需求也在增加。
增加半導(dǎo)體集成電路的密度的主流方法之一是形成單芯片設(shè)備，或?qū)⑺邢到y(tǒng)形成在單個(gè)芯片上(芯片上系統(tǒng)方法)。然而，一個(gè)芯片上多種功能會(huì)導(dǎo)致由于單個(gè)功能失效而引起的低成品率、工藝步驟復(fù)雜、TAT較長(zhǎng)、開(kāi)發(fā)成本高等問(wèn)題。
為了克服這些問(wèn)題，用來(lái)將多個(gè)半導(dǎo)體芯片組裝到單個(gè)封裝中的所謂的封裝系統(tǒng)(System-in-Package，SiP)解決方案正在日益引起注意。SiP解決方案包括多芯片模塊/多芯片封裝(MCM/MCP)技術(shù)和芯片上芯片(Chip-on-Chip)封裝技術(shù)。
并排(side-by-side)封裝和芯片堆疊(chip-stack)封裝是主流封裝。并排封裝通過(guò)將多個(gè)半導(dǎo)體芯片并排放置在同一襯底上來(lái)制造，而芯片堆疊封裝通過(guò)將多個(gè)半導(dǎo)體芯片堆疊在多層中并且將芯片引線接合(wire-bond)到襯底上來(lái)制造。
特別地，通過(guò)堆疊半導(dǎo)體芯片制造的引線接合的芯片堆疊封裝提供高的密度。
然而，在半導(dǎo)體芯片之間需要幾千個(gè)連接的情況下，引線接合的芯片堆疊封裝成本昂貴，并且封裝尺寸變大。
因此，將多個(gè)半導(dǎo)體芯片堆疊在多層中并使用凸緣連接半導(dǎo)體芯片的封裝技術(shù)正在日益引起注意(通過(guò)這種封裝技術(shù)制造的封裝下面稱為“凸緣封裝”)。這就是使用凸緣的芯片上芯片封裝技術(shù)。
在半導(dǎo)體芯片之間需要成百上千的連接的情況下，凸緣封裝不需要用于引線接合的空間，因此成本比芯片堆疊封裝要低。
然而，凸緣封裝的連接質(zhì)量比引線接合封裝的低。因此，可能需要用于在制造過(guò)程中提高連接質(zhì)量和建立連接質(zhì)量的檢查測(cè)試的技術(shù)。
一些連接質(zhì)量的檢查測(cè)試是通過(guò)視覺(jué)檢查或使用測(cè)試用焊點(diǎn)(test pad)進(jìn)行的。在凸緣封裝的半導(dǎo)體集成電路中，大多數(shù)連接是僅在半導(dǎo)體芯片之間建立的，并且多數(shù)使用凸緣的連接都不暴露在外面，因此由于空間有限而難以提供測(cè)試用焊點(diǎn)。因此，使用其中確定是否可以在半導(dǎo)體芯片之間發(fā)送和接收信號(hào)來(lái)測(cè)試半導(dǎo)體芯片的連接的方法。特別地，來(lái)自第一半導(dǎo)體芯片的輸出信號(hào)被輸入到第二半導(dǎo)體芯片，并且確定第二半導(dǎo)體芯片是否可以接收到輸出信號(hào)來(lái)檢查兩個(gè)芯片的連接(例如，參見(jiàn)日本已審查的專利申請(qǐng)公布第3-51306號(hào)和日本未審查的專利申請(qǐng)公布第2-99877號(hào))。
在最近的半導(dǎo)體集成電路中，一般地，JTAG(其是由聯(lián)合測(cè)試行動(dòng)組(Joint Test Action Group)建議并被采納為IEEE std 1149.1-1990“Standard TestAccess Port and Boundary-Scan Architecture”的標(biāo)準(zhǔn))部件被安裝在半導(dǎo)體芯片上。這使得從第一半導(dǎo)體芯片輸出信號(hào)以及在第二半導(dǎo)體芯片接收信號(hào)變得容易，并且允許容易地進(jìn)行上述連接測(cè)試。

發(fā)明內(nèi)容
在上述公布中披露的連接測(cè)試方法中，盡管可以確定半導(dǎo)體芯片是否被連接，但是難以測(cè)試半導(dǎo)體芯片連接到什么程度。
同時(shí)，使用最近的半導(dǎo)體集成電路中的高密度封裝，凸緣封裝中使用的凸緣尺寸已經(jīng)逐年縮小。在制造過(guò)程中，凸緣可能偏離正常位置而被連接，一定程度上導(dǎo)致不可靠的接觸。
如果將這些不可靠接觸的半導(dǎo)體設(shè)備組裝成電子設(shè)備并且作為產(chǎn)品在市場(chǎng)上銷售，則凸緣處可能隨著使用環(huán)境而出現(xiàn)連接故障。特別是在溫度和/或濕度差別大的地方使用產(chǎn)品的情況下，更可能出現(xiàn)連接故障。
因此，通過(guò)測(cè)試凸緣的連接狀態(tài)來(lái)消除不可靠接觸的設(shè)備提高了封裝質(zhì)量。
一種用于測(cè)試凸緣的連接狀態(tài)的方法是從第一半導(dǎo)體芯片輸出信號(hào)并且當(dāng)?shù)诙雽?dǎo)體芯片接收到信號(hào)時(shí)測(cè)量電流值，以測(cè)量連接電阻值。
將參照?qǐng)D4詳細(xì)描述測(cè)量電流值來(lái)測(cè)量連接電阻值的方法。圖4是封裝系統(tǒng)半導(dǎo)體集成電路(下面稱為“SiP半導(dǎo)體集成電路”)200的圖，示出了其中測(cè)量電流值來(lái)測(cè)量半導(dǎo)體芯片之間的連接狀態(tài)的方法。
如圖4所示，SiP半導(dǎo)體集成電路200包括第一半導(dǎo)體芯片201和第二半導(dǎo)體芯片202，并且使用凸緣203連接半導(dǎo)體芯片201和202。凸緣203是所謂的內(nèi)部凸緣，它只提供半導(dǎo)體芯片201和202之間的連接，而不連接到任何部件。
第一半導(dǎo)體芯片201包括兩個(gè)晶體管210和211，用于從來(lái)自內(nèi)部電路212的信號(hào)和來(lái)自輸入端204的信號(hào)中選擇要輸出到第二半導(dǎo)體芯片202的信號(hào)。
第二半導(dǎo)體芯片202包括兩個(gè)晶體管220和221，用于從來(lái)自第一半導(dǎo)體芯片201的信號(hào)和來(lái)自內(nèi)部電路222的信號(hào)中選擇要輸出到輸出端205的信號(hào)。
在具有上述結(jié)構(gòu)的半導(dǎo)體集成電路200中，為了測(cè)試半導(dǎo)體芯片201和202之間的連接狀態(tài)，首先，使晶體管211和220導(dǎo)通，并且使晶體管210和221截止，從而通過(guò)晶體管211和220以及凸緣203連接輸入端204和輸出端205。
然后，LSI測(cè)試器230在輸入端204和輸出端205之間施加電壓，并且測(cè)試流過(guò)其間的電流來(lái)測(cè)量輸入端204和輸出端205之間的電阻值Rtotal。
電阻值Rtotal是晶體管211和220的導(dǎo)通電阻Ra和Rb以及凸緣連接電阻RB之和，由下面方程給出Rtotal＝Ra+Rb+RB...方程(1)因此，一旦確定晶體管211和220的導(dǎo)通電阻Ra和Rb，通過(guò)從LSI測(cè)試器230測(cè)量的電阻值Rtotal中減去晶體管211和220的導(dǎo)通電阻值Ra和Rb，就確定了凸緣203的電阻值RB。
然而，晶體管可能常常具有幾百歐姆的導(dǎo)通電阻，而凸緣電阻通常是1Ω或更少。因此，難以使用上述計(jì)算準(zhǔn)確地測(cè)量凸緣電阻。此外，晶體管的導(dǎo)通電阻由于生產(chǎn)中的偏差等而具有大約20％的偏差，因此難以測(cè)量導(dǎo)通電阻。
此外，在該測(cè)試方法中，可能需要逐個(gè)地測(cè)量凸緣電阻，這可能需要較長(zhǎng)的測(cè)試時(shí)間。
此外，對(duì)單個(gè)輸入和輸出電路可能需要兩個(gè)晶體管。因此，如果存在大量用于在半導(dǎo)體芯片之間進(jìn)行連接的凸緣，則在半導(dǎo)體芯片上制造晶體管的空間和用于組裝晶體管的布線空間會(huì)較大，這會(huì)成本昂貴。
因此希望提供一種用于測(cè)試半導(dǎo)體集成電路之間的連接狀態(tài)的半導(dǎo)體集成電路和方法，其中可以準(zhǔn)確地測(cè)試通過(guò)凸緣連接的半導(dǎo)體集成電路的連接狀態(tài)。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種包括輸入端和連接到該輸入端的輸入電路的半導(dǎo)體集成電路具有如下部件。在輸入端和輸入電路之間提供測(cè)試電路，并且該測(cè)試電路改變輸入端和預(yù)定電勢(shì)之間的電阻值。采用測(cè)試端來(lái)操作該測(cè)試電路。因此可以準(zhǔn)確地檢測(cè)用于半導(dǎo)體芯片之間的連接的凸緣的接觸故障。
根據(jù)本發(fā)明的另一實(shí)施例，一種包括多個(gè)輸入端和對(duì)應(yīng)連接到多個(gè)輸入端的多個(gè)輸入電路的半導(dǎo)體集成電路具有如下部件。在輸入端和輸入電路之間提供多個(gè)測(cè)試電路，并且該多個(gè)測(cè)試電路改變輸入端和預(yù)定電勢(shì)之間的電阻值。采用公共測(cè)試端來(lái)操作多個(gè)測(cè)試電路。因此可以準(zhǔn)確地檢測(cè)用于半導(dǎo)體芯片之間的連接的凸緣的接觸故障。此外，為半導(dǎo)體芯片提供的單個(gè)測(cè)試端就足夠用于測(cè)試，從而防止半導(dǎo)體芯片的布線數(shù)量增加。
測(cè)試電路可以根據(jù)施加到測(cè)試端的電壓改變輸入端和預(yù)定電勢(shì)之間的電阻值。因此，僅僅通過(guò)改變施加到測(cè)試端的電壓就可以準(zhǔn)確地檢測(cè)用于在半導(dǎo)體芯片之間的連接的凸緣的接觸故障。
測(cè)試電路可以構(gòu)成用于輸入電路的保護(hù)電路的一部分。因此，保護(hù)電路的一部分也可以用作測(cè)試電路，從而防止電路數(shù)量進(jìn)一步增加。
根據(jù)本發(fā)明的另一實(shí)施例，一種用于測(cè)試第一半導(dǎo)體集成電路的輸出端和第二半導(dǎo)體集成電路的輸入端之間的連接狀態(tài)的方法包括步驟控制第一半導(dǎo)體集成電路來(lái)從輸出端輸出預(yù)定電平的電壓；控制在第二半導(dǎo)體集成電路中提供的、用來(lái)改變輸入端和預(yù)定電勢(shì)之間的電阻值以改變輸入端的電壓的測(cè)試電路；比較第二半導(dǎo)體集成電路中的輸入端的電壓與預(yù)定閾值；和根據(jù)比較步驟的結(jié)果測(cè)試連接狀態(tài)。因此可以準(zhǔn)確地檢測(cè)用于在半導(dǎo)體芯片之間的連接的凸緣的接觸故障。此外，為半導(dǎo)體芯片提供的單個(gè)測(cè)試端就足夠用于測(cè)試，從而防止半導(dǎo)體芯片的布線數(shù)量增加。
可以通過(guò)向測(cè)試端施加預(yù)定電壓來(lái)控制測(cè)試電路，所述測(cè)試端是為第二半導(dǎo)體集成電路提供的、并適于操作測(cè)試電路，并且該方法還可以包括根據(jù)比較步驟的結(jié)果重置預(yù)定電壓的步驟。因此可以根據(jù)半導(dǎo)體集成電路的特性設(shè)置測(cè)試端。因此，不需要事先設(shè)置閾值。


圖1是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備的外觀的圖；圖2是示出測(cè)試根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備中的凸緣連接狀態(tài)的原理的圖；圖3是示出測(cè)試根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備中的凸緣連接狀態(tài)的操作的圖；和圖4是SiP半導(dǎo)體集成電路的圖，其示出其中測(cè)試電流值來(lái)測(cè)量半導(dǎo)體芯片之間的連接狀態(tài)的方法。
具體實(shí)施例方式
下面將描述本發(fā)明的實(shí)施例。圖1是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備的外觀的圖。圖2是示出測(cè)試根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備中的凸緣連接狀態(tài)的原理的圖。圖3是示出測(cè)試根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備中的凸緣連接狀態(tài)的操作的圖。
如圖1所示，根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備1包括第一半導(dǎo)體芯片10(根據(jù)本發(fā)明實(shí)施例的第一半導(dǎo)體集成電路)和第二半導(dǎo)體芯片20(根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體集成電路或第二半導(dǎo)體集成電路)。半導(dǎo)體設(shè)備1具有芯片上芯片SiP結(jié)構(gòu)，其中位于第一半導(dǎo)體芯片10上的電極16和位于第二半導(dǎo)體20上的電極26通過(guò)凸緣30連接。
第二半導(dǎo)體芯片20在與電極26所在的面相對(duì)的、用于將半導(dǎo)體設(shè)備1連接到電子裝置等的襯底的面上具有多個(gè)電極27，并且電極27具有凸緣32。這里使用的術(shù)語(yǔ)“凸緣”既指多個(gè)凸緣，也指單個(gè)凸緣。在圖1中，附圖標(biāo)記16、26和27中的每個(gè)表示一個(gè)電極，并且附圖標(biāo)記30和32中的每個(gè)表示一個(gè)凸緣。然而，如圖1所示，提供多個(gè)電極和凸緣。
對(duì)于其中兩個(gè)半導(dǎo)體芯片10和20通過(guò)多個(gè)凸緣30連接的半導(dǎo)體設(shè)備1，將參照?qǐng)D2專門描述測(cè)試凸緣30的連接狀態(tài)的結(jié)構(gòu)。
如圖2所示，在根據(jù)本實(shí)施例的半導(dǎo)體設(shè)備1中，第一半導(dǎo)體芯片10具有輸出緩沖器11，并且第二半導(dǎo)體芯片20具有輸入緩沖器23。輸出緩沖器11通過(guò)第一半導(dǎo)體芯片10的電極16、凸緣30和第二半導(dǎo)體芯片20的電極26連接到輸入緩沖器23，并且來(lái)自第一半導(dǎo)體芯片10的信號(hào)被通過(guò)電極16、凸緣30和電極26輸入到第二半導(dǎo)體芯片20以便處理。下面將連接到輸出緩沖器11的電極16稱為“輸出端”，并將連接到輸入緩沖器23的電極26稱為“輸入端”。
在第二半導(dǎo)體芯片20的輸入緩沖器23的上游，即，輸入端26和輸入緩沖器23之間，提供根據(jù)本發(fā)明實(shí)施例的測(cè)試電路21和用于保護(hù)輸入緩沖器23不受靜電放電、電涌(surge)等影響的保護(hù)電路22。例如，保護(hù)電路22可以由使用結(jié)的MOS晶體管或二極管構(gòu)成。
作為第二半導(dǎo)體芯片20的電極27之一的電極27a用于操作測(cè)試電路21。下面將電極27a稱為“測(cè)試端”。
如圖2所示，輸出緩沖器11由p溝道晶體管11a和n溝道晶體管組成。測(cè)試電路21由n溝道晶體管21a組成。保護(hù)電路22由p溝道晶體管和n溝道晶體管組成。輸入緩沖器23由p溝道晶體管和n溝道晶體管組成。
在具有上述結(jié)構(gòu)的半導(dǎo)體設(shè)備1中，用于測(cè)試凸緣30的連接狀態(tài)的測(cè)試設(shè)備40通過(guò)凸緣32連接到第二半導(dǎo)體芯片20的電極27。測(cè)試設(shè)備40控制半導(dǎo)體設(shè)備1測(cè)試凸緣30的連接狀態(tài)。將具體描述測(cè)試設(shè)備40的測(cè)試方法。
首先，測(cè)試設(shè)備40通過(guò)第二半導(dǎo)體芯片20的預(yù)定的凸緣32和電極27控制第一半導(dǎo)體芯片10和第二半導(dǎo)體芯片20，來(lái)從第一半導(dǎo)體芯片10的輸出緩沖器11輸出高電平(Vdd)信號(hào)，并且將第二半導(dǎo)體芯片20的輸入緩沖器23中的輸入結(jié)果輸出到測(cè)試設(shè)備40。
然后，測(cè)試設(shè)備40向?qū)?yīng)于為第二半導(dǎo)體芯片20提供的測(cè)試端27a的凸緣施加預(yù)定電壓V1，并且使測(cè)試電路21的晶體管21a工作在不飽和工作狀態(tài)。然后，在改變施加的電壓V1的同時(shí)，測(cè)試設(shè)備40檢測(cè)用于檢測(cè)輸入緩沖器23中的高電平電壓的閾值電壓Vt以及此時(shí)施加的電壓V1t。
如果輸出緩沖器11的晶體管11a的導(dǎo)通電阻用RP表示，凸緣30的連接電阻用RB表示，并且對(duì)于施加的電壓V1t，晶體管21a的導(dǎo)通電阻用RN表示，則滿足下面方程Vt/Vdd＝RN/(RP+RB+RN)...方程(2)因此，例如當(dāng)Vt＝1.5V，Vdd＝3V，RP＝500Ω且凸緣30的連接電阻RB具有0到5Ω的標(biāo)稱范圍時(shí)，導(dǎo)通電阻RN具有下面的范圍500(Ω)≤RN≤505(Ω)測(cè)試設(shè)備40向晶體管21a施加電壓，使得導(dǎo)通電阻RN具有上述范圍內(nèi)的值，從而準(zhǔn)確地測(cè)試凸緣連接狀態(tài)。
值Vt、Vdd和RP依賴于半導(dǎo)體芯片10和20中的輸入和輸出緩沖器11和23的晶體管尺寸以及晶片工藝(wafer process)。值RN除了依賴于施加到保護(hù)電路22的電壓V1外，還依賴于保護(hù)電路22的晶體管尺寸和晶片工藝。
在半導(dǎo)體芯片的制造過(guò)程中，這些電阻特性可能有大約±20％的偏差。在這種情況下，如果簡(jiǎn)單地通過(guò)方程(2)測(cè)量凸緣連接電阻RB，可能會(huì)出現(xiàn)問(wèn)題。
另一方面，如果晶體管尺寸相同的話，同一半導(dǎo)體芯片中集成的相同類型的晶體管(例如，p溝道晶體管)將具有相同的制造條件，從而這些晶體管的特性偏差較小，且彼此相近。
因此，在半導(dǎo)體設(shè)備1中，在半導(dǎo)體芯片10和20包括多個(gè)輸入緩沖器和輸出緩沖器的情況下，只要晶體管配置、尺寸和類型相同，輸入緩沖器或輸出緩沖器的緩沖器特性就基本相同。在半導(dǎo)體芯片10和20包括多個(gè)保護(hù)電路的情況下，只要晶體管配置、尺寸和類型相同，保護(hù)電路的特性也就基本相同。
將參照?qǐng)D3具體描述半導(dǎo)體設(shè)備100和能夠通過(guò)使用上述特征和方程(2)測(cè)試凸緣的連接狀態(tài)的測(cè)試設(shè)備140。
與半導(dǎo)體設(shè)備1類似，半導(dǎo)體設(shè)備100也是芯片上芯片SiP半導(dǎo)體設(shè)備，其中第一半導(dǎo)體芯片110(根據(jù)本發(fā)明實(shí)施例的第一半導(dǎo)體集成電路)和第二半導(dǎo)體芯片120(根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體集成電路或第二半導(dǎo)體集成電路)通過(guò)內(nèi)部凸緣130連接。半導(dǎo)體設(shè)備100的外觀與圖1所示的半導(dǎo)體設(shè)備1的外觀類似，并且給予各個(gè)部件的附圖標(biāo)記是通過(guò)將圖1所示的對(duì)應(yīng)部件的附圖標(biāo)記加上100獲得的。
第一半導(dǎo)體芯片110包括輸出緩沖器111a到111d，分別用于輸出來(lái)自內(nèi)部電路115的數(shù)據(jù)；分別連接到輸出緩沖器111a到111d的電極116a到116d；電極116e到116g；分別連接到電極116e到116g的測(cè)試電路112a到112c；分別連接到測(cè)試電路112a到112c的保護(hù)電路113a到113c；和分別連接到保護(hù)電路113a到113c的輸入緩沖器114a到114c，用于將輸入到電極116e到116g的信號(hào)輸出到內(nèi)部電路115。
第二半導(dǎo)體芯片120包括電極126a到126d；分別連接到電極126a到126d的測(cè)試電路121a到121d；分別連接到測(cè)試電路121a到121d的保護(hù)電路122a到122d；分別連接到保護(hù)電路122a到122d的輸入緩沖器123a到123d，用于將輸入到電極126a到126d的信號(hào)輸出到內(nèi)部電路125；輸出緩沖器124a到124c，用于輸出來(lái)自內(nèi)部電路125的數(shù)據(jù)；和分別連接到輸出緩沖器124a到124c的電極126e到126g。
第二半導(dǎo)體芯片120還包括在與電極126所在的面相對(duì)的面上的多個(gè)電極127，并且作為電極127之一的電極127a用于操作測(cè)試電路112a到112c和121a到121d。下面將電極127a稱為“測(cè)試端”。下面將分別連接到輸入緩沖器114a到114c的電極116e到116g以及分別連接到輸入緩沖器123a到123d的電極126a到126d稱為“輸入端”。下面將分別連接到輸出緩沖器111a到111d的電極116a到116d以及分別連接到輸出緩沖器124a到124c的電極126e到126g稱為“輸出端”。
為第一半導(dǎo)體芯片110提供的輸出緩沖器111a到111d分別通過(guò)電極116a到116d、凸緣130a到130d和電極126a到126d連接到為第二半導(dǎo)體芯片120提供的輸入緩沖器123a到123d。將來(lái)自第一半導(dǎo)體芯片110的信號(hào)輸入到第二半導(dǎo)體芯片120以便處理。
為第二半導(dǎo)體芯片120提供的輸出緩沖器124a到124c分別通過(guò)電極126e到126g、凸緣130e到130g和電極116e到116g連接到為第一半導(dǎo)體芯片110提供的輸入緩沖器114a到114c。將來(lái)自第二半導(dǎo)體芯片120的信號(hào)輸入到第一半導(dǎo)體芯片110以便處理。
在第一半導(dǎo)體芯片110的輸入緩沖器114a到114c的上游，即，輸入緩沖器114a到114c和電極116e到116g之間，分別提供測(cè)試電路112a到112c和用于保護(hù)輸入緩沖器114a到114c不受靜電放電、電涌等影響的保護(hù)電路113a到113c。在第二半導(dǎo)體芯片120的輸入緩沖器123a到123d的上游，即，輸入緩沖器123a到123d和電極126a到126d之間，分別提供測(cè)試電路121a到121d和用于保護(hù)輸入緩沖器123a到123d不受靜電放電、電涌等影響的保護(hù)電路122a到122d。
輸出緩沖器111a到111d和124a到124c對(duì)應(yīng)于上述輸出緩沖器11并具有與其相同的配置。輸入緩沖器114a到114c和123a到123d對(duì)應(yīng)于上述輸入緩沖器23并具有與其相同的配置。保護(hù)電路113a到113c和122a到122d對(duì)應(yīng)于上述保護(hù)電路22并具有與其相同的配置。測(cè)試電路112a到112c和121a到121d對(duì)應(yīng)于上述測(cè)試電路21并具有與其相同的配置。然而，輸出緩沖器111a到111d和124a到124c、輸入緩沖器114a到114c和123a到123d、保護(hù)電路113a到113c和122a到122d以及測(cè)試電路112a到112c和121a到121d的晶體管尺寸與圖2所示的相應(yīng)緩沖器和電路的晶體管尺寸不同。
輸出緩沖器111a到111d的導(dǎo)通電阻相同，例如為RPa，并且輸出緩沖器124a到124c的導(dǎo)通電阻相同，例如為RPb。輸入緩沖器123a到123d的閾值電壓相同，例如為Vta，并且輸入緩沖器114a到114c的閾值電壓相同，例如為Vtb。測(cè)試電路121a到121d的不飽和區(qū)域的特性相同，并且測(cè)試電路112a到112c的不飽和區(qū)域的特性也相同。
在具有上述結(jié)構(gòu)的半導(dǎo)體設(shè)備100中，用于測(cè)試凸緣130的連接狀態(tài)的測(cè)試設(shè)備140通過(guò)凸緣132連接到第二半導(dǎo)體芯片120的電極127。測(cè)試設(shè)備140控制半導(dǎo)體設(shè)備100測(cè)試凸緣130的連接狀態(tài)。將具體描述測(cè)試設(shè)備140的測(cè)試方法。
首先，測(cè)試設(shè)備140通過(guò)第二半導(dǎo)體芯片120的預(yù)定凸緣132控制第一半導(dǎo)體芯片110和第二半導(dǎo)體芯片120，來(lái)從第一半導(dǎo)體芯片110的輸出緩沖器111a輸出高電平(Vdd)信號(hào)，并且將第二半導(dǎo)體芯片120的輸入緩沖器123a中的輸入結(jié)果輸出到測(cè)試設(shè)備140。
然后，測(cè)試設(shè)備140向?qū)?yīng)于為第二半導(dǎo)體芯片120提供的測(cè)試端127a的凸緣施加預(yù)定電壓V2，并且使測(cè)試電路121a的晶體管工作在不飽和工作狀態(tài)。然后，在改變施加的電壓V2的同時(shí)，測(cè)試設(shè)備140檢測(cè)用于檢測(cè)輸入緩沖器123a中的高電平電壓的閾值電壓Vta(Vin)以及此時(shí)施加的電壓V2t。
測(cè)試設(shè)備140將電壓V2t存儲(chǔ)在存儲(chǔ)單元141中。
如果輸出緩沖器111a的晶體管的導(dǎo)通電阻用RP表示，凸緣130的連接電阻用RB表示，對(duì)于施加的電壓V2t晶體管121a的導(dǎo)通電阻用RN表示，并且對(duì)于施加的電壓V2t，將電壓Vin輸入到輸入緩沖器123a中，則滿足下面的方程Vin/Vdd＝RN/(RP+RB+RN) ...方程(3)當(dāng)凸緣130的連接狀態(tài)正常時(shí)，凸緣130的連接電阻RB為幾歐姆或更少，并且電阻RP和RN具有比電阻RB的值大兩到三個(gè)數(shù)量級(jí)的值。因此，當(dāng)凸緣130的連接狀態(tài)正常時(shí)，凸緣130的連接電阻RB足夠小到可以忽略。
另一方面，當(dāng)凸緣130的連接狀態(tài)不正?；虍惓r(shí)，連接電阻RB比連接狀態(tài)正常時(shí)的值大一到兩個(gè)數(shù)量級(jí)。
因此，滿足下面的方程RB處于正常連接狀態(tài)Vin/Vdd≈K/(1+K)...方程(4)RB處于異常連接狀態(tài)Vin/Vdd＝K/(1+M+K) ...方程(5)其中K＝RN/RP，且M＝RB/RP。
因此，當(dāng)凸緣130的連接狀態(tài)不正?；虍惓r(shí)，值K較小。這意味著即使當(dāng)施加到測(cè)試電路的晶體管的電壓低時(shí)，輸入緩沖器也輸出高電壓。
例如，當(dāng)Vin＝1.5V，Vdd＝3V，RP＝500Ω且凸緣130的連接電阻RB具有0到5Ω的正常范圍時(shí)，電阻RN具有500(Ω)≤RN≤505(Ω)的范圍。
當(dāng)凸緣130的連接電阻RB具有50Ω或更高的異常范圍時(shí)，異常連接狀態(tài)中的電阻RN具有550(Ω)≤RN的范圍。
當(dāng)施加到測(cè)試電路的電壓V2增加時(shí)，電阻RN的值變小，而當(dāng)施加的電壓V2降低時(shí)，電阻RN的值變大。因此，施加到測(cè)試電路的電壓V2可以是比存儲(chǔ)在存儲(chǔ)單元141中的電壓V2t低的電壓V2t’。由此執(zhí)行測(cè)試設(shè)備140的測(cè)試操作。
特別地，測(cè)試設(shè)備140將電壓V2t’，比存儲(chǔ)在存儲(chǔ)單元141中的電壓V2t低的預(yù)定電壓V3，施加到測(cè)試端127a。電壓V3是依賴于輸出緩沖器和輸入緩沖器的特性的預(yù)定電壓，用于確定凸緣130的連接狀態(tài)的異常，并且被存儲(chǔ)在存儲(chǔ)單元141中。
然后，通過(guò)第二半導(dǎo)體芯片120的預(yù)定凸緣132控制第一半導(dǎo)體芯片110和第二半導(dǎo)體芯片120來(lái)同時(shí)從第一半導(dǎo)體芯片110的輸出緩沖器111b到111d輸出高電平(Vdd)信號(hào)，并且將第二半導(dǎo)體芯片120的輸入緩沖器123b到123d中的輸入結(jié)果輸出到測(cè)試設(shè)備140。
當(dāng)輸入緩沖器123b到123d中的任何輸入結(jié)果處于高電平時(shí)，確定對(duì)應(yīng)于輸入高電平信號(hào)的輸入緩沖器的凸緣130的連接狀態(tài)不正常。
在測(cè)試設(shè)備140中，當(dāng)測(cè)試凸緣130的連接狀態(tài)時(shí)，選擇具有等效特性的輸入緩沖器之一，并且將電壓施加到測(cè)試電路的輸入，以便將該電壓設(shè)置為通過(guò)將預(yù)定值與所選輸入緩沖器的閾值電壓Vta相加獲得的電壓。或者，可以選擇多個(gè)輸入緩沖器，并且在改變施加到測(cè)試端127a的電壓的同時(shí)，可以確定允許所有所選的輸入緩沖器檢測(cè)高電平信號(hào)的電壓V2t。同時(shí)在這種情況下，根據(jù)電壓V2t，檢測(cè)對(duì)應(yīng)于具有相同特性的輸入緩沖器和輸出緩沖器的集合的凸緣的連接狀態(tài)的異常。
類似地，隨后測(cè)試設(shè)備140檢查具有相同特性的輸入緩沖器和輸出緩沖器的集合，來(lái)依次測(cè)試對(duì)應(yīng)于輸入緩沖器和輸出緩沖器的凸緣的連接狀態(tài)，由此可以準(zhǔn)確地檢測(cè)半導(dǎo)體設(shè)備100中的多個(gè)凸緣的連接狀態(tài)的異常。
如上所述，在根據(jù)本實(shí)施例的半導(dǎo)體設(shè)備100和測(cè)試設(shè)備140中，在半導(dǎo)體設(shè)備100中集成的半導(dǎo)體芯片的多個(gè)輸入端和多個(gè)輸入緩沖器之間提供多個(gè)測(cè)試電路，并且通過(guò)公共測(cè)試端操作測(cè)試電路。測(cè)試設(shè)備140向測(cè)試端施加電壓來(lái)操作測(cè)試電路，并且根據(jù)一些輸入緩沖器的輸出結(jié)果確定參考電壓并存儲(chǔ)該參考電壓。測(cè)試設(shè)備140還將參考電壓施加到測(cè)試端，并且從其余輸入緩沖器的輸出結(jié)果中確定凸緣的連接狀態(tài)的異常。
僅僅對(duì)于具有相同特性的輸入緩沖器和輸出緩沖器的集合執(zhí)行參考電壓的確定和基于參考電壓的確定。當(dāng)存在多個(gè)集合時(shí)，對(duì)每個(gè)集合執(zhí)行參考電壓的確定和基于參考電壓的確定。
因此，根據(jù)本實(shí)施例的半導(dǎo)體設(shè)備和測(cè)試設(shè)備，在半導(dǎo)體設(shè)備中集成的半導(dǎo)體芯片的多個(gè)輸入端和多個(gè)輸入緩沖器之間提供多個(gè)測(cè)試電路，并且通過(guò)單個(gè)測(cè)試端操作這些測(cè)試電路。因此可以準(zhǔn)確地檢測(cè)用于半導(dǎo)體芯片之間的連接的凸緣的接觸故障。
此外，為半導(dǎo)體芯片提供的公共測(cè)試端足夠用于測(cè)試，因此防止了半導(dǎo)體芯片布線數(shù)量的增加。
此外，可以同時(shí)測(cè)試對(duì)應(yīng)于具有相同特性的輸入緩沖器和輸出緩沖器的集合的凸緣的連接，從而與單獨(dú)測(cè)試凸緣的連接相比大大減少了測(cè)試時(shí)間。
如果同時(shí)測(cè)試幾百個(gè)凸緣，則可能需要幾安培或更多的電流，這引起電源線中的電勢(shì)差，從而導(dǎo)致測(cè)試準(zhǔn)確性降低。限制從輸出緩沖器同時(shí)輸出的高電平信號(hào)的數(shù)量，從而避免該問(wèn)題。
盡管在上述實(shí)施例中，為了測(cè)試凸緣連接狀態(tài)，在輸入端和地電勢(shì)之間提供測(cè)試電路，并且操作測(cè)試電路來(lái)改變輸入端和地電勢(shì)之間的電阻值，但是也可以采用相反的配置。即，可以使用p溝道晶體管作為測(cè)試電路。該測(cè)試電路可以提供在輸入端和Vdd電勢(shì)之間，并且可以操作該測(cè)試電路來(lái)改變輸入端和Vdd電勢(shì)之間的電阻值?？梢詮妮敵鼍彌_器輸出低電平信號(hào)，從而測(cè)試凸緣的連接狀態(tài)。
或者，可以使用保護(hù)電路中的一個(gè)晶體管作為測(cè)試電路。例如，在通過(guò)從輸出緩沖器輸出高電平信號(hào)來(lái)執(zhí)行測(cè)試的情況下，也可以使用保護(hù)電路中的n溝道晶體管作為測(cè)試電路。在通過(guò)從輸出緩沖器輸出低電平信號(hào)來(lái)執(zhí)行測(cè)試的情況下，也可以使用保護(hù)電路中的p溝道晶體管作為測(cè)試電路。這防止了電路數(shù)量的進(jìn)一步增加。
本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，根據(jù)設(shè)計(jì)要求和其他因素可以進(jìn)行各種修改、組合、子組合和替代，只要它們落入所附權(quán)利要求或其等效物的范圍內(nèi)。
權(quán)利要求
1.一種包括輸入端和連接到該輸入端的輸入電路的半導(dǎo)體集成電路，該半導(dǎo)體集成電路包括在輸入端和輸入電路之間提供的測(cè)試電路，用于改變輸入端和預(yù)定電勢(shì)之間的電阻值；和用來(lái)操作測(cè)試電路的測(cè)試端。
2.一種包括多個(gè)輸入端和對(duì)應(yīng)地連接到多個(gè)輸入端的多個(gè)輸入電路的半導(dǎo)體集成電路，該半導(dǎo)體集成電路包括在輸入端和輸入電路之間提供的多個(gè)測(cè)試電路，用于改變輸入端和預(yù)定電勢(shì)之間的電阻值；和用來(lái)操作多個(gè)測(cè)試電路的公共測(cè)試端。
3.如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其中，測(cè)試電路根據(jù)施加到測(cè)試端的電壓來(lái)改變輸入端和預(yù)定電勢(shì)之間的電阻值。
4.如權(quán)利要求1到3中任一權(quán)利要求所述的半導(dǎo)體集成電路，其中，測(cè)試電路構(gòu)成用于輸入電路的保護(hù)電路的一部分。
5.一種用于測(cè)試第一半導(dǎo)體集成電路的輸出端和第二半導(dǎo)體集成電路的輸入端之間的連接狀態(tài)的方法，該方法包括步驟控制第一半導(dǎo)體集成電路從輸出端輸出預(yù)定電平的電壓；控制第二半導(dǎo)體集成電路中提供的、用來(lái)改變輸入端和預(yù)定電勢(shì)之間的電阻值的測(cè)試電路，以改變輸入端的電壓；比較第二半導(dǎo)體集成電路中的輸入端的電壓與預(yù)定閾值；和根據(jù)比較步驟的結(jié)果測(cè)試連接狀態(tài)。
6.如權(quán)利要求5所述的方法，其中，通過(guò)向測(cè)試端施加預(yù)定電壓來(lái)控制測(cè)試電路，為第二半導(dǎo)體集成電路提供測(cè)試端來(lái)操作該測(cè)試電路，以及該方法還包括根據(jù)比較步驟的結(jié)果重置預(yù)定電壓的步驟。
7.一種其中使用凸緣連接第一半導(dǎo)體集成電路和第二半導(dǎo)體集成電路的封裝系統(tǒng)，該封裝系統(tǒng)包括多個(gè)輸入端；對(duì)應(yīng)地連接到輸入端的輸入電路；在輸入端和輸入電路之間提供的多個(gè)測(cè)試電路，用于改變輸入端和預(yù)定電勢(shì)之間的電阻值；和用來(lái)操作多個(gè)測(cè)試電路的公共測(cè)試端。
全文摘要
一種包括輸入端和連接到該輸入端的輸入電路的半導(dǎo)體集成電路包括如下組件。測(cè)試電路被提供在輸入端和輸入電路之間，并且改變輸入端和預(yù)定電勢(shì)之間的電阻值。測(cè)試端被用來(lái)操作測(cè)試電路。
文檔編號(hào)H01L21/66GK1847869SQ20061007364
公開(kāi)日2006年10月18日 申請(qǐng)日期2006年4月13日 優(yōu)先權(quán)日2005年4月13日
發(fā)明者清水目和年, 溝口弘明 申請(qǐng)人:索尼株式會(huì)社