專利名稱：垂直pnp晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括高性能垂直PNP和NPN晶體管的器件結(jié)構(gòu)及其制造方法。
背景技術(shù)：
移動通信的逐漸增加推動了射頻(RF)通信的發(fā)展。特別地，市場的增加要求降低功耗并提高性能。已發(fā)現(xiàn)的許多應(yīng)用的一種可能解決方法是雙極互補(bǔ)金屬氧化物半導(dǎo)體(BiCMOS)技術(shù)。參看，例如Chyan等人的“A 50GHz 0.25μm...BiCMOS Technology for Low-PowerWireless-Communication VLSI’s，”BCTM，1998，第128頁。
然而，因為僅高性能垂直NPN晶體管是普遍可獲得的，許多BiCMOS電路設(shè)計受限于速度，功耗以及噪聲。低性能橫向PNP晶體管是可獲得的，它具有小于1GHz的截止頻率(fT)并且不能與高速NPN雙極器件用于形成推挽電路。從而技術(shù)上有對高性能PNP晶體管的連續(xù)需求。參看，例如D.M.Monticelli的“The Future of Complementary Bipolar，”BCTM，2004，第21頁。
此外，在設(shè)計僅用以形成互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件和NPN雙極器件的常規(guī)BiCMOS工藝中集成PNP晶體管是昂貴的。通常需要另外的工藝步驟形成PNP晶體管，這導(dǎo)致工藝時間延長并增加了制造成本。從而，還存在對用于將PNP晶體管工藝步驟集成到常規(guī)BiCMOS工藝中的方法的需求，該方法具有很少或沒有附加工藝步驟。

發(fā)明內(nèi)容
一方面，本發(fā)明涉及位于半導(dǎo)體襯底中的器件結(jié)構(gòu)。更具體地說，本發(fā)明的器件結(jié)構(gòu)包括垂直PNP晶體管，具有發(fā)射極區(qū)域；以及垂直NPN晶體管，具有本征基極區(qū)域，其中垂直PNP晶體管的發(fā)射極區(qū)域和垂直NPN晶體管的本征基極區(qū)域都包括單晶結(jié)構(gòu)并且都位于單個含硅鍺層中。
優(yōu)選，垂直PNP晶體管的發(fā)射極區(qū)域與垂直NPN晶體管的本征基極區(qū)域沿平行于半導(dǎo)體襯底的上表面的方向基本對準(zhǔn)。
這里使用的術(shù)語“基本對準(zhǔn)”指兩層或兩個表面沿特定方向的對準(zhǔn)，具有沿特定方向小于兩個對準(zhǔn)層的平均厚度的50％或小于兩個對準(zhǔn)表面的平均表面區(qū)域的50％的偏移。
另一方面，本發(fā)明涉及用于在形成CMOS器件和垂直NPN晶體管時在半導(dǎo)體襯底中形成如上所述的垂直PNP晶體管的方法，該方法包括以下步驟第一步驟或第一組步驟，用于同時形成所述CMOS器件或所述垂直NPN晶體管的至少第一部分和所述垂直PNP晶體管的集電極區(qū)域；第二步驟或第二組步驟，用于同時形成所述CMOS器件或所述垂直NPN晶體管的至少第二部分和所述垂直PNP晶體管的本征基極區(qū)域；第三步驟或第三組步驟，用于同時形成所述CMOS器件或所述垂直NPN晶體管的至少第三部分和所述垂直PNP晶體管的非本征基極區(qū)域；以及第四步驟或第四組步驟，用于同時形成所述垂直NPN晶體管的至少一部分和所述垂直PNP晶體管的發(fā)射極區(qū)域。
CMOS器件優(yōu)選但不必須為n溝道場效應(yīng)晶體管(NFET)或p溝道場效應(yīng)晶體管(PFET)。
本發(fā)明的其它方面、特征和優(yōu)點將通過隨后的公開和所附的權(quán)利要求更加明顯。


圖1，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第一步，用于同時為NFET和垂直PNP晶體管形成n型隔離結(jié)構(gòu)。
圖2，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第二步，用于同時為NFET和垂直PNP晶體管的集電極制造p阱注入。
圖3，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第三步，用于為NFET制造多晶硅柵極結(jié)構(gòu)。
圖4，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第四步，用于同時為NFET制造延伸注入并且為垂直PNP晶體管制造本征基極。
圖5，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第五步，用于同時為NFET制造源極/漏極注入并且為垂直PNP晶體管制造非本征基極。
圖6，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第六步，用于為垂直NPN晶體管制造子集電極。
圖7，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第七步，用于形成分層絕緣結(jié)構(gòu)，此結(jié)構(gòu)保護(hù)已有的FET器件不受后面用于制造垂直NPN晶體管的工藝步驟的影響，并為垂直PNP晶體管形成發(fā)射極-基極絕緣結(jié)構(gòu)。
圖8，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第八步，用于在如圖7中形成的分層絕緣結(jié)構(gòu)上沉積多晶籽晶層。
圖9，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第九步，用于同時為后面垂直NPN晶體管的制造形成蝕刻窗口并且為后面垂直PNP晶體管的發(fā)射極的制造形成蝕刻窗口。
圖10，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第十步，用于低溫外延沉積含硅鍺層以同時為垂直NPN晶體管形成單晶本征基極并且為垂直PNP晶體管形成單晶發(fā)射極。
圖11，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第十一步，用于為垂直NPN晶體管形成多晶硅發(fā)射極。
圖12，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第十二步，用于p型離子注入，以同時為垂直NPN晶體管形成多晶非本征基極并且增加在垂直PNP晶體管的發(fā)射極中的摻雜濃度。
圖13，根據(jù)本發(fā)明的一個實施例，示出了本發(fā)明的方法的第十三步，用于限定垂直NPN晶體管的基極和垂直PNP晶體管的發(fā)射極。
具體實施例方式
隨后的美國專利和美國專利申請公開在這里通過參考引入其整個內(nèi)容用于所有目的1992年5月5日授權(quán)的美國專利No.5,111,271，“SEMICONDUCTORDEVICE USING STANDARD CELL SYSTEM”；2004年5月27日提交的美國專利申請No.10/065,837“HIGHPERFORMANCE VERTICAL PNP TRANSISTOR AND METHOD”，于2004年5月27日公開為美國專利申請公開No.2004/0099895；以及2004年6月8日提交的美國專利申請No.10/863,630“HIGHPERFORMANCE VERTICAL PNP TRANSISTOR METHOD”，于2004年12月9日公開為美國專利申請公開No.2004/0248352。
本發(fā)明提供一種用于制造高性能垂直PNP晶體管的方法，該方法利用了已有工藝步驟與常規(guī)SiGe BiCMOS技術(shù)的新穎組合，該方法設(shè)計為僅形成如n溝道或p溝道場效應(yīng)晶體管(NFET或PFET)的CMOS器件以及雙極NPN晶體管。
本發(fā)明的方法僅要求間接修改常規(guī)SiGe BiCMOS制造工藝，具有很少或沒有附加工藝步驟，并且最終的垂直PNP晶體管與現(xiàn)有技術(shù)BiCMOS技術(shù)提供的低性能橫向PNP晶體管相比表現(xiàn)出顯著增強(qiáng)的性能(例如具有截止頻率fT＞1GHz)。
從而，這里描述的器件結(jié)構(gòu)和制造工藝構(gòu)成技術(shù)上相比于現(xiàn)有技術(shù)BiCMOS技術(shù)使用的高成本和低性能PNP解決方案的重要優(yōu)點。
優(yōu)選，本發(fā)明的方法同時制造垂直PNP晶體管，一個或多個CMOS器件(例如NFET和PFET)，以及一個或多個垂直NPN晶體管。更優(yōu)選，此方法中的每個工藝步驟是來自常規(guī)SiGe BiCMOS技術(shù)的已有工藝步驟，并且對形成垂直PNP晶體管沒有要求附加工藝步驟。
例如，可以使用襯底或常規(guī)SiGe BiCMOS工藝的已有p阱注入以形成本發(fā)明的垂直PNP晶體管的p型集電極區(qū)域。可以通過使用常規(guī)SiGeBiCMOS技術(shù)普遍使用的已有n型離子注入步驟，如NFET延伸注入，PFET暈圈注入，或NPN集電極基礎(chǔ)(pedestal)注入，形成垂直PNP晶體管的本征基極區(qū)域，而可以通過使用已有N+NFET源極/漏極注入和/或已有NFET延伸注入形成本發(fā)明的垂直PNP晶體管的非本征基極。
如上面描述的，在形成集電極和基極區(qū)域后，提供通常用于雙極NPN工藝的包括一個或多個二氧化硅層和/或一個或多個氮化硅層的分層絕緣結(jié)構(gòu)，以用作本發(fā)明的垂直PNP晶體管的發(fā)射極-基極介質(zhì)絕緣體。因此，使用典型地用于為后面的NPN器件制造形成蝕刻窗口的選擇性蝕刻步驟，形成穿過分層絕緣結(jié)構(gòu)的PNP發(fā)射極窗口。
隨后，在PNP發(fā)射極窗口和NPN器件窗口上，在低溫下(例如小于約700℃)外延生長含硅鍺層以分別為PNP晶體管形成單晶發(fā)射極并且為NPN晶體管形成單晶本征基極。優(yōu)選，還在PNP發(fā)射極窗口和NPN器件窗口外的區(qū)域中生長含硅鍺層以在這樣的外面區(qū)域形成多晶結(jié)構(gòu)。
含硅鍺層的低溫外延生長之后接著進(jìn)行單步p型離子注入，該離子注入同時為垂直NPN晶體管形成多晶非本征基極并且提高垂直PNP晶體管的單晶發(fā)射極的摻雜濃度到用于器件的合適水平。
另外，這樣形成的垂直PNP器件可以與襯底隔離以增強(qiáng)器件的交流(AC)性能并且減小與晶片上的其它器件的噪聲耦合。可以通過使用已經(jīng)在常規(guī)CMOS工藝中用于制造隔離三重阱NFET晶體管的已有n阱區(qū)域注入獲得器件隔離。
從而，最終的高性能垂直PNP晶體管包括由離子注入形成的集電極和基極區(qū)域，由穿過分層絕緣結(jié)構(gòu)的選擇性蝕刻形成發(fā)射極窗口，并且通過使用SiGe低溫外延(LTE)技術(shù)形成發(fā)射極區(qū)域。
具體地，本發(fā)明的垂直PNP晶體管具有包括硅和鍺的單晶發(fā)射極區(qū)域，而同時形成的垂直NPN晶體管包括包含硅和鍺的單晶本征基極區(qū)域。垂直PNP晶體管的發(fā)射極區(qū)域和垂直NPN晶體管的本征基極區(qū)域位于相同的含硅鍺層中。
由本發(fā)明的方法形成的垂直PNP晶體管的發(fā)射極區(qū)域與現(xiàn)有技術(shù)PNP發(fā)射極相比顯著“抬高”，即，在本發(fā)明中形成的垂直PNP晶體管的發(fā)射極區(qū)域基本與同時形成的垂直NPN晶體管的本征基極區(qū)域?qū)?zhǔn)，而現(xiàn)有技術(shù)PNP晶體管的發(fā)射極典型地明顯低于相鄰NPN晶體管的本征基極。
本發(fā)明的方法沒有給用于CMOS和雙極器件的常規(guī)SiGe制造工藝增加附加步驟，從而，呈現(xiàn)出對整個工藝流程的最小修改。
在附圖1-13中，根據(jù)本發(fā)明的一個實施例，示出了如上所述的本發(fā)明的方法的各個代表性制造工藝步驟，用于基于常規(guī)SiGe BiCMOS制造工藝的間接修改，同時制造垂直PNP晶體管，NFET器件，以及垂直NPN晶體管。整個附圖，左邊示出的是其中制造NFET的NFET區(qū)域2或其中制造垂直NPN晶體管的NPN區(qū)域6，右邊示出的是其中制造垂直PNP晶體管的PNP區(qū)域4。
應(yīng)該認(rèn)識到，提供本發(fā)明的附圖是用于說明目的并沒有按比例畫出。另外，應(yīng)該認(rèn)識到，為了簡明和清楚省略了根據(jù)常規(guī)SiGe技術(shù)的一些制造步驟，雖然在說明中包括一些常規(guī)SiGe技術(shù)制造步驟，但是這些制造步驟不必是本發(fā)明的一部分。
在圖1中，提供了包括淺溝槽隔離區(qū)域12和二氧化硅層14的半導(dǎo)體襯底，對此襯底施加n型離子注入16以形成n型隔離層18。
隨后，向半導(dǎo)體襯底施加p型離子注入22以在左側(cè)為NFET 2形成p阱24。p型離子注入22同時在右側(cè)為PNP晶體管4形成集電極區(qū)域26(p型)，如圖2中所示。為集電極區(qū)域26提供一個或多個集電極接觸(未示出)。另外在n型隔離層18，p阱24和/或集電極區(qū)域26的特定區(qū)域上形成構(gòu)圖光致抗蝕劑(未示出)，以便在后面的工藝步驟中掩蔽這些區(qū)域而暴露其它區(qū)域用于進(jìn)一步的工藝。
這里使用的并且貫穿整個描述的n型材料可以是用于n型離子注入的任何公知的或后來發(fā)展的材料，如砷，磷，銻或這些材料的組合。類似地，這里使用的并且貫穿整個描述的p型材料可以是用于p型離子注入的任何公知的或后來發(fā)展的材料，如硼，氟化硼，銦或這些材料的組合。
圖3示出了用于在二氧化硅層14上的NFET 2的多晶硅柵極結(jié)構(gòu)28的制造。圖4示出了隨后的n型離子注入32的施加，其在左邊為NFET 2形成源極和漏極延伸區(qū)域34和36(n型，輕摻雜)，還在右邊為PNP晶體管4形成本征基極區(qū)域38(n型，輕摻雜)。
隨后用較寬多晶硅柵極結(jié)構(gòu)40替代多晶硅柵極結(jié)構(gòu)28，并且提供光致抗蝕劑41以覆蓋本征基極38的一部分。注意，光致抗蝕劑41，和這里使用的任何其它光致抗蝕劑可以是任何公知的或后來發(fā)展的光致抗蝕劑材料。以這樣的方式，n型離子注入42的進(jìn)一步施加同時在左邊為NFET 2形成源極和漏極區(qū)域44和46(n型，重?fù)诫s)，并且在右邊為PNP晶體管4形成非本征基極區(qū)域48(n型，重?fù)诫s)，如圖5所示。
如圖1-5中所示，可以通過典型地在常規(guī)CMOS工藝中應(yīng)用以形成NFET器件的已有離子注入步驟容易地制造垂直PNP晶體管4的集電極區(qū)域26，本征基極區(qū)域38和非本征基極區(qū)域48。可選地，可以通過其它已有CMOS或雙極器件工藝步驟形成PNP晶體管的集電極，本征基極和非本征基極區(qū)域。例如，還可以通過使用PFET暈圈注入或NPN集電極基礎(chǔ)注入形成本征基極區(qū)域，而且還可以通過NFET延伸注入形成非本征基極區(qū)域。
另一方面，可以通過利用典型地在常規(guī)SiGe BiCMOS工藝中使用以形成垂直NPN晶體管的已有工藝步驟容易地為垂直PNP晶體管4制造發(fā)射極區(qū)域，如圖6-13中所示。在美國專利No.5,111,271中列出了這些工藝步驟，引入其內(nèi)容作為參考。應(yīng)該認(rèn)識到，當(dāng)器件制造方案適應(yīng)不同的應(yīng)用時，這些步驟可以略微變化。
具體地，圖6示出了通過n型離子注入52為NPN晶體管6形成子集電極54的步驟。在此工藝步驟期間，垂直PNP晶體管4由光致抗蝕劑51覆蓋以便它不暴露于n型離子注入52。在n型離子注入后，可以通過常規(guī)抗蝕劑剝離步驟容易地從PNP晶體管4移除光致抗蝕劑51。
圖7示出了隨后的步驟，其中沉積氮化硅層64(以下稱為“氮化物”)，隨后沉積氧化物層62。在此步驟前可以為NPN晶體管6制造許多其它結(jié)構(gòu)，其中可以通過n型離子注入步驟容易地形成集電極區(qū)域55。氧化物層62，氮化物層64和二氧化硅層14一起形成分層絕緣結(jié)構(gòu)，該結(jié)構(gòu)典型地用來在常規(guī)SiGe BiCMOS工藝中的NPN制造步驟期間保護(hù)FET結(jié)構(gòu)，并且在本發(fā)明中用它為垂直PNP晶體管4形成發(fā)射極-基極絕緣結(jié)構(gòu)。
圖8示出了在如上所述的分層絕緣結(jié)構(gòu)上沉積多晶硅籽晶層66的步驟。多晶硅層66可以不小于10nm并且不大于100nm，優(yōu)選約45nm。
隨后，使用選擇性蝕刻步驟，如在圖9中所示，其中由構(gòu)圖光致抗蝕劑層71掩蔽NPN晶體管6和PNP晶體管4的區(qū)域，并且選擇性蝕刻沒有掩蔽的區(qū)域以移除多晶硅籽晶層66，氧化物層62，氮化物層64和氧化物層14的一部分，從而在NPN晶體管6中形成第一蝕刻窗口72，暴露NPN集電極55的上表面，并且在PNP晶體管4中形成第二蝕刻窗口74，暴露PNP本征基極38的上表面。隨后，通過常規(guī)抗蝕劑剝離步驟(未示出)移除光致抗蝕劑71。
在下一步中，如圖10中示出的，在整個晶片上在低溫下生長硅鍺(SiGe)外延層72。當(dāng)生長外延層72時，SiGe生長為在PNP本征基極38上面的單晶結(jié)構(gòu)72b以及在NPN集電極55上面的單晶結(jié)構(gòu)72c，因為它與硅接觸，但是在多晶硅籽晶層66上生長多晶結(jié)構(gòu)72a。最終的層72優(yōu)選具有硅和鍺結(jié)合成分的不少于10原子％并且不大于30原子％的Ge含量。在低溫外延(LTE)SiGe沉積期間，還可以加入碳以形成LTE SiGe:C層72。加入p型材料以便最終層72為PNP晶體管4提供p型單晶發(fā)射極72b并且為NPN晶體管6提供p型單晶本征基極72c。
隨后在NPN晶體管6中的p型單晶本征基極72c上形成n型多晶硅發(fā)射極74，并且提供光致抗蝕劑層76以選擇性覆蓋NPN晶體管6的發(fā)射極74和本征基極72c，如圖11所示。
下一步，向PNP晶體管4和NPN晶體管6施加p型離子注入步驟82，如圖12所示。光致抗蝕劑76覆蓋NPN晶體管6的發(fā)射極74和本征基極72c以防止這些結(jié)構(gòu)的進(jìn)一步p型摻雜，而用p型材料進(jìn)一步摻雜在單晶本征基極72c側(cè)面的多晶硅層72a，并且因此為NPN晶體管6形成非本征基極73。同時，用p型材料進(jìn)一步摻雜PNP晶體管的單晶發(fā)射極72b以便在發(fā)射極72b中的摻雜濃度調(diào)整到如器件的具體應(yīng)用所要求的適當(dāng)水平。結(jié)果，對PNP晶體管4的單晶發(fā)射極72b的摻雜調(diào)整與NPN晶體管6的多晶非本征基極73的形成同時完成。最終結(jié)構(gòu)包括在PNP晶體管4的發(fā)射極區(qū)域72b中的單晶硅，在NPN晶體管6的本征基極區(qū)域72c中的單晶硅，以及NPN晶體管6的非本征基極區(qū)域73中的多晶硅。
如圖13中所示，下一步包括使用構(gòu)圖光致抗蝕劑層86以選擇性蝕刻掉SiGe多晶硅層72a的一部分和多晶硅籽晶層66，氧化物層62，氮化物層64和氧化物層14的一部分。此選擇性蝕刻步驟限定NPN晶體管6的基極和PNP晶體管4的發(fā)射極。隨后，通過剝離移除光致抗蝕劑86。
通過參考圖13，最終雙極晶體管4和6包括PNP晶體管4的單晶SiGe或SiGeC發(fā)射極72b和NPN晶體管6的單晶SiGe或SiGeC本征基極72c，而72b和72c位于單晶SiGe或SiGeC層中并且在橫向上(即平行于襯底表面的方向)基本互相對準(zhǔn)。PNP晶體管4還包括本征基極38，非本征基極48和集電極26。NPN晶體管6還包括多晶硅發(fā)射極74，多晶SiGe或SiGeC非本征基極73，集電極55以及子集電極54。最終的PNP晶體管4與常規(guī)的橫向PNP晶體管相比展示出顯著增強(qiáng)的性能(例如，截止頻率fT＞1GHz)。
如上所述，形成PNP晶體管4的方法不包括超出那些已經(jīng)在形成如NFET或PFET的常規(guī)CMOS器件和如NPN晶體管的常規(guī)雙極器件中使用的已有工藝步驟的任何附加工藝步驟。在另一個實施例中，本發(fā)明的方法可以可選地包括一個附加掩蔽/注入步驟用于改變垂直PNP晶體管4的基極和集電極輪廓。
雖然這里通過參考具體的實施例，特征及方面描述了本發(fā)明，應(yīng)該認(rèn)識到本發(fā)明沒有因此被限制，而相反有效地延伸到其它修改，變化，應(yīng)用和實施例中，并因此認(rèn)為所有這樣的其它修改，變化，應(yīng)用和實施例都在本發(fā)明的精神和范圍內(nèi)。
權(quán)利要求
1.一種位于半導(dǎo)體襯底中的器件結(jié)構(gòu)，包括垂直PNP晶體管，具有發(fā)射極區(qū)域；以及垂直NPN晶體管，具有本征基極區(qū)域，其中所述垂直PNP晶體管的發(fā)射極區(qū)域和所述垂直NPN晶體管的本征基極區(qū)域都包括單晶結(jié)構(gòu)并且都位于單個含硅鍺層中。
2.根據(jù)權(quán)利要求1的器件結(jié)構(gòu)，其中所述垂直PNP晶體管的所述發(fā)射極區(qū)域與所述垂直NPN晶體管的所述本征基極區(qū)域沿平行于所述半導(dǎo)體襯底的上表面的方向基本對準(zhǔn)。
3.根據(jù)權(quán)利要求1的器件結(jié)構(gòu)，其中所述單個含硅鍺層的特征在于鍺含量在從約10原子％到約30原子％的范圍。
4.根據(jù)權(quán)利要求1的器件結(jié)構(gòu)，其中所述單個含硅鍺層還包括碳。
5.根據(jù)權(quán)利要求1的器件結(jié)構(gòu)，其中所述垂直PNP晶體管具有大于1GHz的截止頻率。
6.根據(jù)權(quán)利要求1的器件結(jié)構(gòu)，其中所述單個含硅鍺層在所述垂直PNP晶體管的所述發(fā)射極區(qū)域和所述垂直NPN晶體管的所述本征基極區(qū)域中具有單晶形式，并且其中所述單個含硅鍺層在所述發(fā)射極區(qū)域和所述本征基極區(qū)域之外具有多晶形式。
7.根據(jù)權(quán)利要求6的器件結(jié)構(gòu)，其中所述單個含硅鍺層是外延層，所述外延層形成于所述垂直PNP晶體管的所述發(fā)射極區(qū)域和所述垂直NPN晶體管的所述本征基極區(qū)域中的單晶襯底上以及所述發(fā)射極區(qū)域和所述本征基極區(qū)域之外的多晶襯底上。
8.一種用于在形成CMOS器件和垂直NPN晶體管時在半導(dǎo)體襯底中形成垂直PNP晶體管的方法，所述方法包括以下步驟第一步驟或第一組步驟，用于同時形成所述CMOS器件或所述垂直NPN晶體管的至少第一部分和所述垂直PNP晶體管的集電極區(qū)域；第二步驟或第二組步驟，用于同時形成所述CMOS器件或所述垂直NPN晶體管的至少第二部分和所述垂直PNP晶體管的本征基極區(qū)域；第三步驟或第三組步驟，用于同時形成所述CMOS器件或所述垂直NPN晶體管的至少第三部分和所述垂直PNP晶體管的非本征基極區(qū)域；以及第四步驟或第四組步驟，用于同時形成所述垂直NPN晶體管的至少一部分和所述垂直PNP晶體管的發(fā)射極區(qū)域。
9.根據(jù)權(quán)利要求8的方法，其中所述垂直NPN晶體管具有本征基極區(qū)域，其中所述垂直PNP晶體管的所述發(fā)射極區(qū)域和所述垂直NPN晶體管的所述本征基極區(qū)域位于單個含硅鍺層中，并且其中所述垂直PNP晶體管的所述發(fā)射極區(qū)域和所述垂直NPN晶體管的所述本征基極區(qū)域都包括單晶結(jié)構(gòu)。
10.根據(jù)權(quán)利要求9的方法，其中所述垂直PNP晶體管的所述發(fā)射極區(qū)域與所述垂直NPN晶體管的所述本征基極區(qū)域沿平行于所述半導(dǎo)體襯底的上表面的方向基本對準(zhǔn)。
11.根據(jù)權(quán)利要求8的方法，其中通過同時為所述CMOS器件形成p阱注入的p型離子注入步驟形成所述垂直PNP晶體管的所述集電極區(qū)域。
12.根據(jù)權(quán)利要求8的方法，其中所述CMOS器件包括NFET，其中通過同時為所述NFET形成延伸注入的n型離子注入步驟形成所述垂直PNP晶體管的所述本征基極區(qū)域。
13.根據(jù)權(quán)利要求8的方法，其中所述CMOS器件包括PFET，其中通過同時為所述PFET形成暈圈注入的暈圈注入步驟形成所述垂直PNP晶體管的所述本征基極區(qū)域。
14.根據(jù)權(quán)利要求8的方法，其中通過同時為所述垂直NPN晶體管形成集電極基礎(chǔ)注入的n型離子注入步驟形成所述垂直PNP晶體管的所述本征基極區(qū)域。
15.根據(jù)權(quán)利要求8的方法，其中所述CMOS器件包括NFET，通過同時為所述NFET形成源極/漏極注入的n型離子注入步驟形成所述垂直PNP晶體管的所述非本征基極區(qū)域。
16.根據(jù)權(quán)利要求8的方法，其中通過同時形成所述垂直NPN晶體管的基極區(qū)域的一個或多個步驟形成所述垂直PNP晶體管的所述發(fā)射極區(qū)域。
17.根據(jù)權(quán)利要求16的方法，其中通過同時在所述垂直NPN晶體管的本征基極區(qū)域中形成蝕刻窗口的選擇性蝕刻步驟形成所述垂直PNP晶體管的所述發(fā)射極區(qū)域。
18.根據(jù)權(quán)利要求17的方法，其中在通過所述蝕刻窗口暴露的單晶襯底上外延生長單個含硅鍺層，以在所述垂直PNP晶體管的所述發(fā)射極區(qū)域中形成單晶發(fā)射極以及在所述垂直NPN晶體管的所述本征基極區(qū)域中形成單晶本征基極。
19.根據(jù)權(quán)利要求18的方法，其中在所述垂直PNP晶體管的所述發(fā)射極區(qū)域和所述垂直NPN晶體管的所述本征基極區(qū)域之外的多晶襯底上外延生長所述單個含硅鍺層，以在所述發(fā)射極區(qū)域和所述基極區(qū)域之外形成多晶結(jié)構(gòu)。
20.根據(jù)權(quán)利要求18的方法，其中通過同時為所述垂直NPN晶體管形成非本征基極的p型離子注入增加所述垂直PNP晶體管的所述單晶發(fā)射極中的摻雜濃度。
全文摘要
本發(fā)明涉及一種器件結(jié)構(gòu)，該結(jié)構(gòu)位于半導(dǎo)體襯底中并且包括高性能垂直NPN和PNP晶體管。具體地說，垂直PNP晶體管具有發(fā)射極區(qū)域，并且垂直NPN晶體管具有本征基極區(qū)域。垂直PNP晶體管的發(fā)射極區(qū)域和垂直NPN晶體管的本征基極區(qū)域位于單個含硅鍺層中，并且它們都包括單晶硅鍺。本發(fā)明還涉及制造這樣的器件結(jié)構(gòu)的方法，該方法基于用于CMOS和雙極器件的常規(guī)制造工藝的間接修改，具有很少或沒有附加工藝步驟。
文檔編號H01L21/8222GK1901197SQ20061010130
公開日2007年1月24日 申請日期2006年7月14日 優(yōu)先權(quán)日2005年7月18日
發(fā)明者B·T·弗格利, P·B·格雷 申請人:國際商業(yè)機(jī)器公司