專利名稱：半導(dǎo)體基板及半導(dǎo)體裝置、它們的制造方法、半導(dǎo)體基板的設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體基板以及半導(dǎo)體裝置、它們的制造方法、半導(dǎo)體基板的設(shè)計(jì)方法，尤其涉及在半導(dǎo)體基板上形成SOI(Silicon on Insulator)結(jié)構(gòu)的技術(shù)。
背景技術(shù)：
目前，在半導(dǎo)體領(lǐng)域中，為了集成電路的低耗電化，絕緣體硅片(SOI)技術(shù)越來越盛行。在采用SOI基板的設(shè)備中，能夠大幅削減晶體管所具有的寄生電容，因此公知有可得到比原來的設(shè)備高速且低耗電的特性。
另一方面，SOI基板，通過SIMOX法、粘合法等、和特殊的制造裝置制造，因此基板成本非常高(與塊狀(bulk)基板相比，通常為5～10倍左右)。此外，由于該特殊的結(jié)構(gòu)，在采用SOI的設(shè)備中，也存在漏極耐壓降低，且靜電破壞等級(jí)降低等成為缺點(diǎn)的部分。從而，為了解決這些問題，提出了在塊狀基板上制作部分SOI結(jié)構(gòu)的方法。
例如，在非專利文獻(xiàn)1中公開的SBSI(Separation by Bonding SiliconIslands)技術(shù)就是上述所提出的方法之一。根據(jù)SBSI技術(shù)，由現(xiàn)有的半導(dǎo)體生產(chǎn)線可制造，另外還能夠只在塊狀基板的期望的區(qū)域制造SOI結(jié)構(gòu)，可實(shí)現(xiàn)低價(jià)且高性能的SOI設(shè)備。
具體的制造方法，首先在Si基板上使SiGe層和Si層外延生長。接下來，在Si層和SiGe層上形成支承體用的孔。并且，在成膜作為支承體的氧化硅(SiO2)膜或者氮化硅(Si3N4)膜后，將支承體干蝕刻為元件區(qū)域的形狀，連續(xù)地對(duì)Si層/SiGe層也進(jìn)行干蝕刻。在該狀態(tài)下，用氫氟酸和硝酸的混合物選擇性地對(duì)SiGe層進(jìn)行蝕刻后，在支承體上以Si層下垂的形狀在Si層下形成空洞。之后，通過氧化由SiO2膜填滿空洞，從而形成SOI結(jié)構(gòu)。
然而，SOI MOSFET的優(yōu)點(diǎn)之一為由存在填埋氧化膜(buried oxideBOX)所引起的結(jié)電容的降低。如圖11所示，所謂結(jié)電容，是指在源極擴(kuò)散層或漏極擴(kuò)散層(以下稱作“源極/漏極”。)與Si基板之間產(chǎn)生的電電容，BOX越厚其值越小。在通過SBSI技術(shù)在Si基板上作成厚的BOX的情況下，需要成膜與其對(duì)應(yīng)的厚的SiGe層。例如，目前通過SBSI技術(shù)在SOI晶片中形成BOX的一般的厚度200[nm]時(shí)，需要成膜約100[nm]的SiGe。
但是，在Si基板上成膜SiGe層的情況下，SiGe層中存在與其中所含有的Ge濃度相對(duì)應(yīng)的臨界膜厚，不能將具有SBSI技術(shù)所需的(即提高相對(duì)Si的蝕刻選擇比中所必要的)Ge濃度的SiGe層無缺陷地成膜到100[nm]的厚度為止。
在此，所謂臨界膜厚，是指不產(chǎn)生結(jié)晶缺陷的最大膜厚。由于SiGe的晶格比Si大，因此為了使成膜在Si上的SiGe的晶格與Si一致，而對(duì)成膜在Si上的SiGe施加壓縮應(yīng)力，如果超過某個(gè)厚度(即臨界膜厚)，則通過產(chǎn)生結(jié)晶缺陷而緩和應(yīng)力。
假設(shè)，如果在產(chǎn)生結(jié)晶缺陷的SiGe上形成Si，則該缺陷也在Si中傳播，最后對(duì)MOSFET的特性帶來壞影響。因此，不得不較薄地成膜SiGe膜(例如30[nm]以下)，其結(jié)果不能較厚地形成填埋氧化膜(以下稱作“絕緣膜”)。根據(jù)這種事情，在以往公知的SBSI技術(shù)中，會(huì)存在不一定充分降低結(jié)電容的可能性(問題點(diǎn))。
非專利文獻(xiàn)1T，Sakai et al.“Separation by Bonding Si Islands(SBSI)for LSI Applications”，Second International SiGe Technology and DeviceMeeting Abstract，pp.230-231，May(2004)發(fā)明內(nèi)容本發(fā)明正是鑒于上述問題而提出的，其目的在于提供一種即使不將絕緣膜形成得較厚，也能降低結(jié)電容的半導(dǎo)體基板以及半導(dǎo)體裝置、它們的制造方法、半導(dǎo)體基板的設(shè)計(jì)方法。
(發(fā)明1)為了達(dá)到上述目的，發(fā)明1的半導(dǎo)體基板的特征在于，具有電容調(diào)整用的半導(dǎo)體層，其被設(shè)置在規(guī)定區(qū)域的半導(dǎo)體基材上，足夠厚且其雜質(zhì)濃度比所述半導(dǎo)體基材低；絕緣膜，其設(shè)置在所述電容調(diào)整用的半導(dǎo)體層上；和由設(shè)置在所述絕緣膜上的半導(dǎo)體構(gòu)成的主體層。
在此，“半導(dǎo)體基材”例如為塊狀的硅(Si)基板，“規(guī)定區(qū)域”例如為形成晶體管等的元件的區(qū)域(即，元件形成區(qū)域)。此外，“電容調(diào)整用的半導(dǎo)體層”和“主體層”是例如通過外延生長得到的Si層。
還有，所謂“足夠厚”是指比形成在半導(dǎo)體基材上的作為犧牲半導(dǎo)體層的基底的緩沖用的半導(dǎo)體層足夠厚。在SBSI技術(shù)中，通常在半導(dǎo)體基材(例如、Si基板)上形成犧牲半導(dǎo)體層(例如SiGe)之前，在半導(dǎo)體基材上形成作為犧牲半導(dǎo)體層的基底的緩沖用半導(dǎo)體層(例如Si層)。該緩沖用的半導(dǎo)體層的厚度，為十?dāng)?shù)[nm]～數(shù)十[nm]左右。本發(fā)明的電容調(diào)整用的半導(dǎo)體層比該緩沖用的半導(dǎo)體層足夠厚，其厚度例如為100[nm]以上。
根據(jù)發(fā)明1的半導(dǎo)體基板，由于電容調(diào)整用的半導(dǎo)體層的耗盡層比半導(dǎo)體基材更容易擴(kuò)大，因此可以使耗盡層從主體層向半導(dǎo)體基材側(cè)較大地伸展。從而，由于耗盡層的伸展變大，因此即使絕緣膜形成得不厚，也能降低主體層和半導(dǎo)體基材之間的電容(即結(jié)電容)。
(發(fā)明2)發(fā)明2的半導(dǎo)體基板，具有設(shè)置在規(guī)定區(qū)域的半導(dǎo)體基材上的第1絕緣膜；設(shè)置在所述第1絕緣膜上，足夠厚且雜質(zhì)濃度比所述半導(dǎo)體基材低的電容調(diào)整用的半導(dǎo)體層；設(shè)置在所述電容調(diào)整用的半導(dǎo)體層上的第2絕緣膜；和由設(shè)置在所述第2絕緣膜上的半導(dǎo)體構(gòu)成的主體層。
根據(jù)上述結(jié)構(gòu)，由于電容調(diào)整用的半導(dǎo)體層的耗盡層比半導(dǎo)體基材更容易擴(kuò)大，因此可以使耗盡層從主體層向半導(dǎo)體基材側(cè)較大地伸展。從而，由于耗盡層的伸展變大，因此即使絕緣膜形成得不厚，也能降低結(jié)電容。
此外，根據(jù)發(fā)明2的半導(dǎo)體基板，由于具有由第1、第2絕緣膜從上下夾持電容調(diào)整用的半導(dǎo)體層的結(jié)構(gòu)，因此與發(fā)明1相比，在使其結(jié)電容降低至相同值時(shí)，能夠使電容調(diào)整用的半導(dǎo)體層變薄。
(發(fā)明3)發(fā)明3的半導(dǎo)體基板，其特征在于，在發(fā)明1或發(fā)明2的半導(dǎo)體基板中，所述電容調(diào)整用的半導(dǎo)體層為非摻雜的半導(dǎo)體層。在此，所謂非摻雜是指1010～1014[cm-3]左右的雜質(zhì)濃度。
根據(jù)這種結(jié)構(gòu)，耗盡層從主體層向半導(dǎo)體基材側(cè)的伸展變得足夠大。
(發(fā)明4)發(fā)明4的半導(dǎo)體裝置的特征在于，具有發(fā)明1到發(fā)明3中的任一個(gè)的半導(dǎo)體基板；和設(shè)置在所述半導(dǎo)體基板的所述主體層上的晶體管。
根據(jù)這種結(jié)構(gòu)，由于電容調(diào)整用的半導(dǎo)體層的耗盡層比半導(dǎo)體基材更容易擴(kuò)大，因此可以使耗盡層從主體層向半導(dǎo)體基材側(cè)較大地伸展。從而，由于耗盡層的伸展變大，因此即使絕緣膜形成得不厚，也能降低結(jié)電容。
由此，由于能夠充分地降低晶體管的源極擴(kuò)散層或漏極擴(kuò)散層(源極/漏極)與Si基板之間的結(jié)電容，因此能夠有助于晶體管的動(dòng)作速度的提高。
(發(fā)明5)發(fā)明5的半導(dǎo)體基板的制造方法，其特征在于，包括在半導(dǎo)體基材上形成足夠厚且雜質(zhì)濃度比所述半導(dǎo)體基材低的電容調(diào)整用的半導(dǎo)體層的工序；在所述電容調(diào)整用的半導(dǎo)體層上形成犧牲半導(dǎo)體層的工序；在所述犧牲半導(dǎo)體層上形成由半導(dǎo)體構(gòu)成的主體層的工序；按照覆蓋該主體層的方式在所述半導(dǎo)體基材上形成由所述半導(dǎo)體基材支承所述主體層的支承體的工序；在所述支承體上形成使所述犧牲半導(dǎo)體層的端部的一部分露出的開口面的工序；在所述犧牲半導(dǎo)體層的蝕刻的選擇比大于所述電容調(diào)整用的半導(dǎo)體層以及所述主體層的處理?xiàng)l件下，介由所述開口面對(duì)所述犧牲半導(dǎo)體層進(jìn)行蝕刻，從而在所述主體層和所述電容調(diào)整用的半導(dǎo)體層之間形成空洞部的工序；和在所述空洞部內(nèi)形成絕緣膜的工序。
根據(jù)這種結(jié)構(gòu)，由于電容調(diào)整用的半導(dǎo)體層的耗盡層比半導(dǎo)體基材更容易擴(kuò)大，因此耗盡層能夠從主體層向半導(dǎo)體基材側(cè)較大地伸展。從而，由于耗盡層的伸展變大，因此即使絕緣膜形成得不厚，也能降低結(jié)電容。
(發(fā)明6)發(fā)明6的半導(dǎo)體基板的制造方法，其特征在于，在半導(dǎo)體基材上形成第1犧牲半導(dǎo)體層的工序；在所述第1犧牲半導(dǎo)體層上，形成足夠厚且雜質(zhì)濃度比所述半導(dǎo)體基材低的電容調(diào)整用的半導(dǎo)體層的工序；在所述電容調(diào)整用的半導(dǎo)體層上形成第2犧牲半導(dǎo)體層的工序；在所述第2犧牲半導(dǎo)體層上形成由半導(dǎo)體構(gòu)成的主體層的工序；按照覆蓋該主體層的方式，在所述半導(dǎo)體基材上形成由所述半導(dǎo)體基材支承所述主體層的支承體的工序；在所述支承體上形成使所述第1犧牲半導(dǎo)體層的端部的一部分與所述第2犧牲半導(dǎo)體層的端部的一部分露出的開口面的工序；在所述第1犧牲半導(dǎo)體層以及所述第2犧牲半導(dǎo)體層的蝕刻的選擇比大于所述電容調(diào)整用的半導(dǎo)體層以及所述主體層的處理?xiàng)l件下，經(jīng)由所述開口面對(duì)所述第1犧牲半導(dǎo)體層以及所述第2犧牲半導(dǎo)體層進(jìn)行蝕刻，從而在所述電容調(diào)整用的半導(dǎo)體層與所述半導(dǎo)體基材之間以及所述主體層與所述電容調(diào)整用的半導(dǎo)體層之間分別形成空洞部的工序；和在所述空洞部內(nèi)分別形成絕緣膜的工序。
根據(jù)這種結(jié)構(gòu)，由于電容調(diào)整用的半導(dǎo)體層的耗盡層比半導(dǎo)體基材更容易擴(kuò)大，因此耗盡層能夠從主體層向半導(dǎo)體基材側(cè)較大地伸展。因此，由于耗盡層的伸展變大，因此即使絕緣膜形成得不厚，也能降低結(jié)電容。
此外，根據(jù)發(fā)明6的半導(dǎo)體基板的制造方法，由于具有由第1、第2絕緣膜從上下夾持電容調(diào)整用的半導(dǎo)體層的結(jié)構(gòu)，因此與發(fā)明5相比，在使其結(jié)電容降低至相同值時(shí)，能夠使電容調(diào)整用的半導(dǎo)體層變薄。
(發(fā)明7)發(fā)明7的半導(dǎo)體基板的制造方法，其特征在于，在半導(dǎo)體基材上形成足夠厚且雜質(zhì)濃度比所述半導(dǎo)體基材低的電容調(diào)整用的半導(dǎo)體層的工序；在所述電容調(diào)整用的半導(dǎo)體層上形成犧牲半導(dǎo)體層的工序；在所述犧牲半導(dǎo)體層上形成由半導(dǎo)體構(gòu)成的主體層的工序；在所述主體層、所述犧牲半導(dǎo)體層以及所述電容調(diào)整用的半導(dǎo)體層上形成使所述半導(dǎo)體基材露出的孔的工序；按照填埋所述孔且覆蓋該主體層的方式在該半導(dǎo)體基材上形成由所述半導(dǎo)體基材支承所述主體層的支承體的工序；在所述支承體上形成使所述犧牲半導(dǎo)體層的端部的一部分露出的開口面的工序；在所述犧牲半導(dǎo)體層的蝕刻選擇比大于所述電容調(diào)整用的半導(dǎo)體層以及所述主體層的處理?xiàng)l件下，介由所述開口面對(duì)所述犧牲半導(dǎo)體層進(jìn)行蝕刻，從而在所述主體層和所述電容調(diào)整用的半導(dǎo)體層之間形成空洞部的工序；和在所述空洞部內(nèi)形成絕緣膜的工序。
根據(jù)這種結(jié)構(gòu)，由于電容調(diào)整用的半導(dǎo)體層的耗盡層比半導(dǎo)體基材更容易擴(kuò)大，因此可以使耗盡層從主體層向半導(dǎo)體基材側(cè)較大地伸展。從而，由于耗盡層的伸展變大，因此即使絕緣膜形成得不厚，也能降低結(jié)電容。
(發(fā)明8)發(fā)明8的半導(dǎo)體基板的制造方法，其特征在于，在半導(dǎo)體基材上形成第1犧牲半導(dǎo)體層的工序；在所述第1犧牲半導(dǎo)體層上，形成足夠厚且雜質(zhì)濃度比所述半導(dǎo)體基材低的電容調(diào)整用的半導(dǎo)體層的工序；在所述電容調(diào)整用的半導(dǎo)體層上形成第2犧牲半導(dǎo)體層的工序；在所述第2犧牲半導(dǎo)體層上形成由半導(dǎo)體構(gòu)成的主體層的工序；在所述主體層、所述第2犧牲半導(dǎo)體層、所述電容調(diào)整用的半導(dǎo)體層以及所述第1犧牲半導(dǎo)體層上形成使所述半導(dǎo)體基材露出的孔的工序；按照填埋所述孔且覆蓋該主體層的方式，在所述半導(dǎo)體基材上形成由所述半導(dǎo)體基材支承所述主體層的支承體的工序；在所述支承體上形成使所述第1犧牲半導(dǎo)體層的端部的一部分與所述第2犧牲半導(dǎo)體層的端部的一部分露出的開口面的工序；在所述第1犧牲半導(dǎo)體層以及所述第2犧牲半導(dǎo)體層的蝕刻的選擇大于所述電容調(diào)整用的半導(dǎo)體層以及所述主體層的處理?xiàng)l件下，介由所述開口面對(duì)所述第1犧牲半導(dǎo)體層以及所述第2犧牲半導(dǎo)體層進(jìn)行蝕刻，從而在所述電容調(diào)整用的半導(dǎo)體層與所述半導(dǎo)體基材之間以及所述主體層與所述電容調(diào)整用的半導(dǎo)體層之間分別形成空洞部的工序；和在所述空洞部內(nèi)分別形成絕緣膜的工序。
根據(jù)這種結(jié)構(gòu)，由于電容調(diào)整用的半導(dǎo)體層的耗盡層比半導(dǎo)體基材更容易擴(kuò)大，因此可以使耗盡層從主體層向半導(dǎo)體基材側(cè)較大地伸展。因此，由于耗盡層的伸展變大，因此即使絕緣膜形成得不厚，也能降低結(jié)電容。
此外，根據(jù)發(fā)明8的半導(dǎo)體基板的制造方法，由于具有由第1、第2絕緣膜從上下夾持電容調(diào)整用的半導(dǎo)體層的結(jié)構(gòu)，因此與發(fā)明7相比，在使其結(jié)電容降低至相同值時(shí)，能夠使電容調(diào)整用的半導(dǎo)體層變薄。
(發(fā)明9)發(fā)明9的半導(dǎo)體基板的制造方法，其特征在于，在發(fā)明5到發(fā)明8的任一個(gè)半導(dǎo)體基板的制造方法中，包括在所述空洞部內(nèi)形成所述絕緣膜后，對(duì)所述半導(dǎo)體基材的上方整個(gè)面實(shí)施平坦化處理，從所述主體層上開始除去所述支承體的工序。
根據(jù)這種結(jié)構(gòu)，由于主體層從支承體下露出，因此可在主體層上形成晶體管等元件。
(發(fā)明10)發(fā)明10的半導(dǎo)體裝置的制造方法，其特征在于，包括在進(jìn)行發(fā)明9的半導(dǎo)體基板的制造方法，并從所述主體層上開始除去所述支承體后，在所述主體層上形成晶體管的工序。
根據(jù)這種結(jié)構(gòu)，由于電容調(diào)整用的半導(dǎo)體層的耗盡層比半導(dǎo)體基材更容易擴(kuò)大，因此可以使耗盡層從主體層向半導(dǎo)體基材側(cè)較大地伸展。因此，由于耗盡層的伸展變大，因此即使絕緣膜形成得不厚，也能降低結(jié)電容。
由此，由于能夠充分降低源極/漏極與Si基板之間的結(jié)電容，因此能夠有助于晶體管的動(dòng)作速度的提高。
(發(fā)明11)發(fā)明11的半導(dǎo)體裝置的設(shè)計(jì)方法，其特征在于，所述半導(dǎo)體基板具有設(shè)置在規(guī)定區(qū)域的半導(dǎo)體基材上的絕緣膜和由設(shè)置在所述絕緣膜上的半導(dǎo)體構(gòu)成的主體層，在所述絕緣膜與所述半導(dǎo)體基材之間介有其雜質(zhì)濃度比該半導(dǎo)體基材低的電容調(diào)整用的半導(dǎo)體層，調(diào)查所述電容調(diào)整用的半導(dǎo)體層的厚度、和所述主體層與所述半導(dǎo)體基材之間的電容之間的關(guān)系，基于該調(diào)查的結(jié)果降所述電容調(diào)整用的半導(dǎo)體層設(shè)計(jì)成規(guī)定的厚度，使所述電容與規(guī)定的值吻合。
根據(jù)這種結(jié)構(gòu)，電容調(diào)整用的半導(dǎo)體層越厚，耗盡層的可伸展范圍越大。從而，即使將絕緣膜設(shè)計(jì)得不厚，也可使結(jié)電容降低至規(guī)定的值。
本發(fā)明，非常適用于只在塊狀半導(dǎo)體基板的期望的區(qū)域形成SOI結(jié)構(gòu)的所謂的SBSI技術(shù)。


圖1是表示第1實(shí)施方式相關(guān)的半導(dǎo)體裝置的結(jié)構(gòu)例的圖。
圖2是表示第1實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造方法的圖(其1)。
圖3是表示第1實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造方法的圖(其2)。
圖4是表示第1實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造方法的圖(其3)。
圖5是表示第1實(shí)施方式相關(guān)的制造方法的仿真結(jié)果的圖。
圖6是表示第2實(shí)施方式相關(guān)的半導(dǎo)體裝置的結(jié)構(gòu)例的圖。
圖7是表示第2實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造方法的圖(其1)。
圖8是表示第2實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造方法的圖(其2)。
圖9是表示第2實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造方法的圖(其3)。
圖10是表示第2實(shí)施方式相關(guān)的制造方法的仿真結(jié)果的圖。
圖11是表示結(jié)電容的概念圖。
圖中1-Si基板；3-元件分離層；3′-支承體；4-(緩沖用的)Si層；5-電容調(diào)整用的Si層；6-第1填埋氧化膜；7-(第2)填埋氧化膜；10-主體層；21a、21b-源極/漏極；23-柵極絕緣膜；25-柵極電極；36-第1SiGe層；37-(第2)SiGe層；46-第1空洞部；47-(第2)空洞部；50-晶體管。
具體實(shí)施例方式
以下，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。
(1)第1實(shí)施方式圖1是表示本發(fā)明的第1實(shí)施方式有關(guān)的半導(dǎo)體裝置的結(jié)構(gòu)例的剖面圖。如圖1所示，該半導(dǎo)體裝置構(gòu)成為，包括硅(Si)基板1、設(shè)置在該Si基板1的元件分離區(qū)域上的元件分離層3、設(shè)置在Si基板1的元件區(qū)域上的電容調(diào)整用的Si層5、設(shè)置在該Si層上的填埋氧化膜7、設(shè)置在該填埋氧化膜7上的主體(body)層10、和設(shè)置在該主體層10上的晶體管50。
其中，Si基板為塊狀基板，其雜質(zhì)濃度例如為1015～1019[cm-3]左右。此外，元件分離層3以及填埋氧化膜7，例如由SiO2膜構(gòu)成。填埋氧化膜7的厚度例如為60[nm]。還有，電容調(diào)整用的Si層5，由通過外延生長形成的非摻雜的Si構(gòu)成。該Si層，其厚度例如為244[nm]，其雜質(zhì)濃度例如為1010～1014[cm-3]左右。此外，主體層10例如通過外延生長形成的Si構(gòu)成。
另一方面，晶體管50是所謂SOI晶體管50，構(gòu)成為，包括形成在主體層10上的源極擴(kuò)散層或者漏極擴(kuò)散層(源極/漏極)21a、21b；形成在源極/漏極21a、21b間的主體層10上的柵極絕緣膜23；和形成在柵極絕緣膜23上的柵極電極25。源極/漏極21a、21b是，將例如磷(P)或者砷(As)等的n型雜質(zhì)或者硼(B)等的p型雜質(zhì)摻雜在主體層10上，被熱擴(kuò)散而形成的雜質(zhì)擴(kuò)散層。此外，柵極絕緣膜23，由例如SiO2膜或氮氧化硅(SiON)膜等構(gòu)成。還有，柵極電極25例如由摻雜雜質(zhì)的多晶硅膜構(gòu)成。
在該半導(dǎo)體裝置中，由于電容調(diào)整用的Si層5的耗盡層比Si基板1更容易擴(kuò)大，因此與沒有Si層5，在填埋氧化膜7下直接存在Si基板1的情況相比，能夠?qū)⒑谋M層從源極/漏極21a、21b向Si基板1側(cè)較大地伸展。
接下來，對(duì)圖1所示的半導(dǎo)體裝置的制造方法進(jìn)行說明。
圖2(A)及圖3(A)是表示本發(fā)明的第1實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造方法的平面圖。此外，圖2(B)是圖2(A)的X1-X1′的向視剖面圖，圖2(C)是圖2(A)的Y1-Y1′的向視剖面圖。還有，圖3(B)是圖3(A)的X2-X2′的向視剖面圖，圖3(C)是圖3(A)的Y2-Y2′的向視剖面圖。此外，圖4(A)～(C)是表示在X2-X2′的剖面中的圖3(B)以后的半導(dǎo)體裝置的制造方法的剖面圖。
如圖2(A)～(C)所示，首先開始在作為塊狀的硅晶片的Si基板1上，通過外延生長形成電容調(diào)整用的Si層5。在第1實(shí)施方式中，例如以442[nm]的厚度形成Si層5。優(yōu)選該Si層5的雜質(zhì)濃度比Si基板1低，更優(yōu)選為1010～1014[cm-3]左右的非摻雜。
接下來，在該Si上形成SiGe層37，在其上形成由Si構(gòu)成的主體層10。這些SiGe層37以及主體層10，分別由外延生長形成。在此，例如以30[nm]左右的厚度形成SiGe層37，此外以10～100[nm]左右的厚度形成主體層10。
接下來，形成支承體用的孔h。即如圖2(A)～(C)所示，采用光刻技術(shù)以及蝕刻技術(shù)，依次圖案形成主體層10以及SiGe層37、電容調(diào)整用的Si層5，使Si基板1的表面的一部分露出。該露出的部分為支承體用的孔h。該孔h形成在形成晶體管50等元件的區(qū)域的外側(cè)(即元件分離區(qū)域)的一部分。另外，在使Si基板1的一部分露出的情況下，也可在Si基板1的表面停止蝕刻，也可對(duì)Si基板1進(jìn)行過蝕刻(over etching)，而在Si基板1上形成凹部。
接下來，如圖3(A)～(C)所示，通過CVD等的方法，在Si基板1的上方整體上形成例如由SiO2膜構(gòu)成的支承體3′。該支承體，不僅形成在孔h以及主體層10的上面，而且也形成在其側(cè)面和SiGe層37以及Si層5的側(cè)面。通過該支承體3′，主體層10由Si基板1支承。另外，構(gòu)成該支承體3′的材質(zhì)不限于SiO2，例如也可是氮化硅(Si3N4)膜。在由Si3N4膜構(gòu)成支承體3′的情況下，在其基底上形成薄的SiO2膜。作為該基底的SiO2膜，例如通過熱氧化形成。
接著，如圖3(A)～(C)所示，通過光刻技術(shù)以及蝕刻技術(shù)，依次圖案形成支承體3′、主體層10以及SiGe層37、電容調(diào)整用Si層5，從而在支承體3′上形成使主體層10以及SiGe層37、Si層的每一個(gè)側(cè)面(端部)的一部分露出的開口面。
通過該圖案形成，主體層10以及SiGe層37、Si層只殘留在形成晶體管50等的元件的區(qū)域(即元件形成區(qū)域)的Si基板1上，從元件分離區(qū)域的Si基板1上開始完全去除。另外，如圖3(A)～(C)所示，使SiGe層37的側(cè)面的一部分露出的開口面，沿元件形成區(qū)域的周邊形成。在沒有形成支承體3′的部分中，在開口面形成后，將主體層10以及SiGe層37、Si層5的各側(cè)面與支承體3′分別接觸。而且，支承體3′，由該接觸的部分繼續(xù)支承主體層10。
接下來，通過經(jīng)由形成在支承體3′上的開口面，使氫氟酸和硝酸的混合液等的蝕刻液與主體層10以及SiGe層37、電容調(diào)整用的Si層5接觸，從而對(duì)SiGe層37進(jìn)行蝕刻并去除。由此，如圖4(A)所示，在Si層與主體層10之間形成空洞部47。采用氫氟酸和硝酸的混合液的濕蝕刻中，SiGe與Si之間的蝕刻的選擇比例如為100∶1左右，因此不會(huì)過于對(duì)主體層10與Si層5進(jìn)行蝕刻，也可以選擇性地只去除位于其間的SiGe層37(參照?qǐng)D3(B))。
另外，如圖4(A)所示，在除去SiGe層37，形成空洞部47之后，在沒有形成支承體3′的開口面的部分中，仍由支承體3′覆蓋主體層10的側(cè)面。因此，形成空洞部47后，主體層10被Si基板1所支承，繼續(xù)維持該狀態(tài)。
接下來，熱氧化Si基板1。此時(shí)，O2等的氧化種，不僅到達(dá)從支承體3′露出的Si基板1的表面或主體層10以及Si層5的各個(gè)側(cè)面，而且通過開口面也到達(dá)空洞部47內(nèi)。因此，如圖4(B)所示，在該空洞部內(nèi)也形成SiO2膜(即填埋氧化膜)7。另外，在由填埋氧化膜7所引起的空洞部內(nèi)的填埋不充分的情況下，也可通過熱氧化后的CVD等在空洞部內(nèi)堆積SiO2膜等。此外，也可在空洞部內(nèi)形成填埋氧化膜7后，進(jìn)行1000℃以上的高溫退火。由此，可使填埋氧化膜7回流(reflow)。
接下來，由CMP對(duì)Si基板1的上方進(jìn)行平坦化處理，從主體層10的上方去除支承體3′。由此，如圖4(C)所示，主體層10的上面露出，且能夠在塊狀的Si基板1上完成主體層10被元件分離的結(jié)構(gòu)(即SOI結(jié)構(gòu))。
之后，通過例如進(jìn)行主體層10的表面的熱氧化，在主體層10的表面上形成柵極絕緣膜23(參照?qǐng)D1)。接下來，在形成柵極絕緣膜23的主體層10上，形成包括磷等的雜質(zhì)的多晶硅膜。而且，采用光刻技術(shù)以及蝕刻技術(shù)對(duì)該多晶硅膜進(jìn)行圖案形成，形成柵極電極25(參照?qǐng)D1)。此外，通過將該柵極電極25作為掩模，將As、P、B等的雜質(zhì)離子注入到主體層10內(nèi)，從而形成源極/漏極21a、21b(參照?qǐng)D1。)，完成晶體管50。
圖5(A)及(B)，是表示第1實(shí)施方式有關(guān)的制造方法的仿真結(jié)果的示意圖。例如，如圖5(A)所示，在Si基板1上形成442[nm]的非摻雜的Si層5，在其上形成30[nm]的SiGe層37。仿真中，如果以這樣的厚度形成Si層5和SiGe層37，則如圖5(B)所示，在形成填埋氧化膜7的時(shí)刻，Si層5的厚度為427[nm]。此外，填埋氧化膜7形成為60[nm]的厚度。在仿真中，如圖5(B)以及圖(C)所示，可得到層疊427[nm]的Si層5和60[nm]的填埋氧化層7時(shí)的結(jié)電容與200[nm]的填埋氧化膜的結(jié)電容相等的結(jié)果。
由此，根據(jù)本發(fā)明的第1實(shí)施方式相關(guān)的半導(dǎo)體裝置以及制造方法，由于電容調(diào)整用的Si層5的耗盡層比Si基板1更容易擴(kuò)大，因此與沒有Si層5(即在Si基板1上直接形成填埋氧化膜7)的情況相比，能夠?qū)⒑谋M層從源極/漏極21a、21b向Si基板1側(cè)較大地伸展。從而，即使將填埋氧化膜形成得不厚，也可降低主體層10與Si基板1之間的電容(即結(jié)電容)。
此外，Si的熱傳導(dǎo)率比SiO2高。根據(jù)本發(fā)明，降低結(jié)電容，同時(shí)與一般的SOI結(jié)構(gòu)相比能夠使填埋氧化膜的膜厚變薄，因此能夠使由晶體管50產(chǎn)生的熱在Si基板1側(cè)高效地放出。從而，能夠降低設(shè)備內(nèi)的熱的不流通。
還有，本發(fā)明的實(shí)施方式有關(guān)的半導(dǎo)體基板的設(shè)計(jì)方法，所述半導(dǎo)體基板具有設(shè)置在元件形成區(qū)域的Si基板1上的填埋氧化膜7和設(shè)置在該填埋氧化膜7上的主體層10，其特征在于，在填埋氧化膜7與Si基板1之間介有電容調(diào)整用的Si層5，調(diào)查該Si層5的厚度、和主體層10與Si基板1之間的結(jié)電容之間的關(guān)系，基于該調(diào)查的結(jié)果，以規(guī)定的厚度設(shè)計(jì)Si層5，使結(jié)電容與規(guī)定的值吻合。電容調(diào)整用的Si層5的雜質(zhì)濃度比Si基板1更低。
根據(jù)該結(jié)構(gòu)，電容調(diào)整用的Si層5的厚度越大，耗盡層的可伸展范圍越大。因此，即使不將填埋氧化膜7設(shè)計(jì)得較厚，也可將結(jié)電容降低到規(guī)定的值。
該第1實(shí)施方式中，元件形成區(qū)域與本發(fā)明的“規(guī)定區(qū)域”對(duì)應(yīng)，Si基板1與本發(fā)明的“半導(dǎo)體基材”對(duì)應(yīng)。此外，Si層5與本發(fā)明的“電容調(diào)整用的半導(dǎo)體層”對(duì)應(yīng)，填埋氧化膜7與本發(fā)明的“絕緣膜”對(duì)應(yīng)。還有，SiGe層37與本發(fā)明的“犧牲半導(dǎo)體層”對(duì)應(yīng)。
另外，在該第1實(shí)施方式中，只對(duì)使電容調(diào)整用的Si層5、SiGe層37、主體層10依次外延生長在Si基板1的整個(gè)面上，之后，從元件分離區(qū)域去除這些膜并只殘留在元件形成區(qū)域上的情況進(jìn)行了說明。但是，這些層，也可以不形成在Si基板1的整個(gè)面上，而只形成在元件形成區(qū)域上，不形成在元件分離區(qū)域上。例如，在由SiO2膜僅覆蓋元件分離區(qū)域的Si基板1的狀態(tài)下，也可通過選擇外延生長法形成Si層5、SiGe層7和主體層10。即使是這種方法，也可按照覆蓋主體層10的方式在Si基板1上形成支承體3′，可以在該支承體3′上形成使SiGe層37的側(cè)面露出的開口面，因此可以在元件形成區(qū)域上形成空洞部47。
(2)第2實(shí)施方式圖6是表示本發(fā)明的第2實(shí)施方式相關(guān)的半導(dǎo)體裝置的構(gòu)成例的剖面圖。在圖6中，對(duì)具有與圖1相同的部分賦予相同的符號(hào)，并省略其詳細(xì)的說明。
如圖6所示，該半導(dǎo)體裝置構(gòu)成為，包括Si基板1、元件分離層3、設(shè)置在Si基板1的元件區(qū)域上的第1填埋氧化膜6、設(shè)置在該填埋氧化膜6上的電容調(diào)整用的Si層5、設(shè)置在該Si層5上的第2填埋氧化膜7、設(shè)置在第2填埋氧化膜7上的主體層10、和設(shè)置在該主體層10上的晶體管50。第1、第2填埋氧化膜6、7例如由SiO2膜構(gòu)成。
如圖6所示，在該半導(dǎo)體裝置中，電容調(diào)整用的Si層5通過第1、第2填埋氧化膜6、7從上下夾持。在第2實(shí)施方式中，Si層5的厚度例如為244[nm]。此外，第1、第2填埋氧化膜6、7的厚度，例如分別為60[nm]。
接下來，對(duì)圖6所示的半導(dǎo)體裝置的制造方法進(jìn)行說明。
圖7(A)及圖8(A)是表示本發(fā)明的第2實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造方法的平面圖。此外，圖7(B)是圖7(A)的X3-X3′的向視剖面圖，圖7(C)是2(A)的Y3-Y3′的向視剖面圖。還有，圖8(B)是圖8(A)的X4-X4′的向視剖面圖，圖8(C)是圖8(A)的Y4-Y4′的向視剖面圖。此外，圖9(A)～(C)是表示在X4-X4′的剖面中的圖8(B)以后的半導(dǎo)體裝置的制造方法的剖面圖。
如圖7(A)～(C)所示，首先開始在作為塊狀的硅晶片的Si基板1上，通過外延生長形成Si層4。該Si層4是用于在形成在其上的SiGe層36的結(jié)晶結(jié)構(gòu)中不加入缺陷的緩沖層，其厚度例如為20[nm]左右。
接下來，在該Si層4上，例如以30[nm]的厚度形成第1SiGe層36。該SiGe層36，例如通過外延生長形成。接下來，在該SiGe層36上，通過外延生長形成電容調(diào)整用的Si層5。在第2實(shí)施方式中，例如以274[nm]的厚度形成Si層5。在該第2實(shí)施方式中，也與第1實(shí)施方式相同，優(yōu)選Si層5的雜質(zhì)濃度比Si基板1低，更優(yōu)選為1010～1014[cm-3]左右的非摻雜。
接下來，在該Si層5上形成第2SiGe層37，在其上形成由Si構(gòu)成的主體層10。這些SiGe層37以及主體層10，分別通過外延生長形成。在此，例如以30[nm]左右的厚度形成SiGe層37，此外以例如10～100[nm]左右的厚度形成主體層10。
接下來，形成支承體3′用的孔h。即如圖7(A)～(C)所示，采用光刻技術(shù)以及蝕刻技術(shù)，依次圖案形成主體層10以及第2SiGe層37、電容調(diào)整用的Si層5、第1SiGe層36、緩沖用的Si層4，使Si基板1的表面的一部分露出。該露出的部分為支承體3′用的孔h。該孔h形成在形成晶體管50等的元件的區(qū)域的外側(cè)(即元件分離區(qū)域)的一部分。
接下來，如圖8(A)～(C)所示，通過CVD等的方法，在Si基板1的上方整體上形成例如由SiO2膜構(gòu)成的支承體3′。通過該支承體3′，主體層10以及Si層5由Si基板1所支承。
接著，如圖8(A)～(C)所示，通過光刻技術(shù)以及蝕刻技術(shù)，依次圖案形成支承體3′、主體層10、第2SiGe層37、電容調(diào)整用Si層5、第1SiGe層36和緩沖用Si層4，從而在支承體3′形成使主體層10、SiGe層37、Si層5、SiGe層37和Si層4的每一個(gè)側(cè)面(端部)的一部分露出的開口面。
通過該圖案形成，主體層10、SiGe層37、Si層5、SiGe層36、Si層4只殘留在元件形成區(qū)域的Si基板1上，從元件分離區(qū)域的Si基板1上開始完全被去除。另外，如圖8(A)～(C)所示，使SiGe層36、37的側(cè)面的一部分露出的開口面，沿元件形成區(qū)域的周邊形成。
接下來，通過經(jīng)由形成在支承體3′上的開口面，使氫氟酸和硝酸的混合物等蝕刻液與主體層10、SiGe層37、Si層5、SiGe層36、Si層4接觸，從而對(duì)SiGe層36、37進(jìn)行蝕刻并去除。由此，如圖9(A)所示，在緩沖用的Si層4與電容調(diào)整用的Si層5之間以及在Si層5與主體層10之間分別形成空洞部46、47。
接下來，熱氧化Si基板1。如圖9(B)所示，在空洞部內(nèi)分別形成SiO2膜(即填埋氧化膜)6、7。另外，在由填埋氧化膜6、7所引起的空洞部4內(nèi)的填埋不充分的情況下，與第1實(shí)施方式相同，也可通過熱氧化后的CVD等在空洞部內(nèi)堆積SiO2膜等。此外，也可在空洞部內(nèi)形成填埋氧化膜6、7后，進(jìn)行1000℃以上的高溫退火。由此，可使填埋氧化膜7回流。
接下來，由CMP對(duì)Si基板1的上方進(jìn)行平坦化處理，從主體層10的上方開始除去支承體3′。由此，如圖9(C)所示，主體層10的上面露出，且在塊狀的Si基板1上完成主體層10被元件分離的結(jié)構(gòu)(即SOI結(jié)構(gòu))。
之后，例如通過進(jìn)行主體層10的表面的熱氧化，在主體層10的表面上形成柵極絕緣膜23(參照?qǐng)D6)，形成柵極電極25(參照?qǐng)D6)。此外，將該柵極電極25等作為掩模，通過將As、P、B等的雜質(zhì)離子注入到主體層10內(nèi)，從而形成源極/漏極21a、21b(參照?qǐng)D6)，完成晶體管50。
圖10(A)～(C)，是第2實(shí)施方式相關(guān)的仿真結(jié)果的示意圖。例如，如圖10(A)所示，在Si基板1上形成20[nm]的緩沖用Si層4，在其上形成30[nm]的第1SiGe層36。接下來，形成274[nm]的非摻雜的Si層5，在其上形成30[nm]的第2SiGe層37。在仿真中，如果以上述厚度形成Si層4、5和SiGe層36、37，則如圖10(B)所示，在形成第1、第2填埋氧化膜6、7的時(shí)刻，Si層5的厚度為244[nm]左右。此外，填埋氧化膜6、7分別以60[nm]左右的厚度形成。還有，緩沖用的Si層4的厚度為5[nm]左右。在仿真中，如圖10(B)以及圖10(C)所示，得到層疊244[nm]的Si層和60[nm]的填埋氧化膜6、7時(shí)的結(jié)電容與200[nm]的填埋氧化膜的結(jié)電容相等的結(jié)果。
由此，根據(jù)本發(fā)明的第2實(shí)施方式相關(guān)的半導(dǎo)體裝置及其制造方法，與第1實(shí)施方式相同，由于能夠從源極/漏極21a、21b向Si基板1側(cè)較大地伸展耗盡層，因此即使填埋氧化膜形成得不厚，也可降低主體層10與Si基板1之間的電容(即結(jié)電容)。
此外，在第2實(shí)施方式中，由于形成由填埋氧化膜6、7從上下夾持電容調(diào)整用的Si層5的結(jié)構(gòu)，因此與第1實(shí)施方式相比，在其結(jié)電容降低到相同值的情況下，能夠使電容調(diào)整用的Si層5變薄。由此，能夠使半導(dǎo)體基板變薄，能夠縮短Si層5的外延生長成膜時(shí)間。
還有，在圖6所示的晶體管50中，Si層為電懸浮狀態(tài)，也可例如從Si基板1側(cè)抽出電子等，對(duì)晶體管50的閾值進(jìn)行微調(diào)整。也可應(yīng)用于非易失性存儲(chǔ)器中。
在該第2實(shí)施方式中，填埋氧化膜6與本發(fā)明的“第1絕緣膜”對(duì)應(yīng)，填埋氧化膜7與本發(fā)明的“第2絕緣膜”對(duì)應(yīng)。此外，SiGe層36與本發(fā)明的“第1犧牲半導(dǎo)體層”對(duì)應(yīng)，SiGe層37與本發(fā)明的“第2犧牲半導(dǎo)體層”對(duì)應(yīng)。其對(duì)應(yīng)關(guān)系與第1實(shí)施方式相同。
另外，在本發(fā)明的實(shí)施方式中，對(duì)“半導(dǎo)體基材”的材質(zhì)為Si、“(第1、第2的)犧牲半導(dǎo)體層”的材質(zhì)為SiGe、“電容調(diào)整用的半導(dǎo)體層”以及“主體層10”的材質(zhì)為Si的情況進(jìn)行了說明。但是，這些材質(zhì)并不限于上述。例如作為“半導(dǎo)體基材”的材質(zhì)，可采用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等。此外，作為“犧牲半導(dǎo)體層”的材質(zhì)，可采用其蝕刻選擇比大于Si基板1、電容調(diào)整用的半導(dǎo)體層以及主體層10的材質(zhì)。例如，作為“電容調(diào)整用的半導(dǎo)體層”的材質(zhì)、和作為“電容調(diào)整用的半導(dǎo)體層”以及“主體層10”的材質(zhì)，可使用從Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中選擇的組合。
權(quán)利要求
1.一種半導(dǎo)體基板，具有電容調(diào)整用的半導(dǎo)體層，其被設(shè)置在規(guī)定區(qū)域的半導(dǎo)體基材上，足夠厚且雜質(zhì)濃度比所述半導(dǎo)體基材低；第1絕緣膜，其被設(shè)置在所述電容調(diào)整用的半導(dǎo)體層上；和主體層，其由設(shè)置在所述第1絕緣膜上的半導(dǎo)體構(gòu)成。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體基板，其特征在于，還具有設(shè)置在所述半導(dǎo)體基材與所述電容調(diào)整用的半導(dǎo)體層之間的第2絕緣膜。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體基板，其特征在于，所述電容調(diào)整用的半導(dǎo)體層為非摻雜的半導(dǎo)體層。
4.一種半導(dǎo)體裝置，具有權(quán)利要求1到權(quán)利要求3中的任一項(xiàng)所述的半導(dǎo)體基板；和設(shè)置在所述半導(dǎo)體基板的所述主體層上的晶體管。
5.一種半導(dǎo)體基板的制造方法，包括在半導(dǎo)體基材上形成足夠厚且雜質(zhì)濃度比所述半導(dǎo)體基材低的電容調(diào)整用的半導(dǎo)體層的工序；在所述電容調(diào)整用的半導(dǎo)體層上形成犧牲半導(dǎo)體層的工序；在所述犧牲半導(dǎo)體層上形成由半導(dǎo)體構(gòu)成的主體層的工序；在所述主體層、所述犧牲半導(dǎo)體層以及所述電容調(diào)整用的半導(dǎo)體層上形成使所述半導(dǎo)體基材露出的孔的工序；按照填埋所述孔且覆蓋該主體層的方式，在該半導(dǎo)體基材上形成由所述半導(dǎo)體基材支承所述主體層的支承體的工序；在所述支承體上形成使所述犧牲半導(dǎo)體層的端部的一部分露出的開口面的工序；在所述犧牲半導(dǎo)體層的蝕刻的選擇比大于所述電容調(diào)整用的半導(dǎo)體層以及所述主體層的處理?xiàng)l件下，經(jīng)由所述開口面對(duì)所述犧牲半導(dǎo)體層進(jìn)行蝕刻，從而在所述主體層和所述電容調(diào)整用的半導(dǎo)體層之間形成空洞部的工序；和在所述空洞部內(nèi)形成絕緣膜的工序。
6.一種半導(dǎo)體基板的制造方法，包括在半導(dǎo)體基材上形成第1犧牲半導(dǎo)體層的工序；在所述第1犧牲半導(dǎo)體層上形成足夠厚且雜質(zhì)濃度比所述半導(dǎo)體基材低的電容調(diào)整用的半導(dǎo)體層的工序；在所述電容調(diào)整用的半導(dǎo)體層上形成第2犧牲半導(dǎo)體層的工序；在所述第2犧牲半導(dǎo)體層上形成由半導(dǎo)體構(gòu)成的主體層的工序；在所述主體層、所述第2犧牲半導(dǎo)體層、所述電容調(diào)整用的半導(dǎo)體層以及所述第1犧牲半導(dǎo)體層上形成使所述半導(dǎo)體基材露出的孔的工序；按照填埋所述孔且覆蓋該主體層的方式，在該半導(dǎo)體基材上形成由所述半導(dǎo)體基材支承所述主體層的支承體的工序；在所述支承體上形成使所述第1犧牲半導(dǎo)體層的端部的一部分與所述第2犧牲半導(dǎo)體層的端部的一部分露出的開口面的工序；在所述第1犧牲半導(dǎo)體層以及所述第2犧牲半導(dǎo)體層的蝕刻的選擇比大于所述電容調(diào)整用的半導(dǎo)體層以及所述主體層的處理?xiàng)l件下，經(jīng)由所述開口面對(duì)所述第1犧牲半導(dǎo)體層以及所述第2犧牲半導(dǎo)體層進(jìn)行蝕刻，從而在所述電容調(diào)整用的半導(dǎo)體層與所述半導(dǎo)體基材之間以及在所述主體層和所述電容調(diào)整用的半導(dǎo)體層之間分別形成空洞部的工序；和在所述空洞部內(nèi)分別形成絕緣膜的工序。
7.根據(jù)權(quán)利要求5或6所述的半導(dǎo)體基板的制造方法，其特征在于，包括在所述空洞部內(nèi)形成所述絕緣膜后，對(duì)所述半導(dǎo)體基材的上方整個(gè)面實(shí)施平坦化處理，并從所述主體層上開始除去所述支承體的工序。
8.一種半導(dǎo)體裝置的制造方法，包括在進(jìn)行權(quán)利要求7所述的半導(dǎo)體基板的制造方法，并從所述主體層上開始除去所述支承體后，在所述主體層上形成晶體管的工序。
9.一種半導(dǎo)體基板的設(shè)計(jì)方法，所述半導(dǎo)體基板具有設(shè)置在規(guī)定區(qū)域的半導(dǎo)體基材上的絕緣膜和由設(shè)置在所述絕緣膜上的半導(dǎo)體構(gòu)成的主體層，在所述絕緣膜與所述半導(dǎo)體基材之間介有其雜質(zhì)濃度比該半導(dǎo)體基材低的電容調(diào)整用的半導(dǎo)體層，調(diào)查所述電容調(diào)整用的半導(dǎo)體層的厚度、和所述主體層與所述半導(dǎo)體基材之間的電容之間的關(guān)系，基于該調(diào)查的結(jié)果將所述電容調(diào)整用的半導(dǎo)體層設(shè)計(jì)成規(guī)定的厚度，使所述電容與規(guī)定的值吻合。
全文摘要
本發(fā)明提供一種即使絕緣膜形成得不厚，也能降低結(jié)電容的半導(dǎo)體基板以及半導(dǎo)體裝置、它們制造方法、半導(dǎo)體基板的設(shè)計(jì)方法。所述半導(dǎo)體基板具有設(shè)置在元件形成區(qū)域的Si基板(1)上、足夠厚(例如100[nm]以上的厚度)且雜質(zhì)濃度比Si基板(1)低的電容調(diào)整用的Si層(5)；設(shè)置在該Si層(5)上的填埋氧化膜(5)；和由設(shè)置在填埋氧化膜(5)上的Si構(gòu)成的主體層(10)。能夠使耗盡層從主體層(10)向Si基板(1)側(cè)較大地伸展，其結(jié)果能夠降低主體層(10)和Si基板(1)之間的結(jié)電容。
文檔編號(hào)H01L21/336GK1901207SQ20061010778
公開日2007年1月24日 申請(qǐng)日期2006年7月21日 優(yōu)先權(quán)日2005年7月22日
發(fā)明者金本啟 申請(qǐng)人:精工愛普生株式會(huì)社