專利名稱：制造半導體結構的方法及對應的半導體結構的制作方法
技術領域：
本發(fā)明涉及一種制造具有晶片貫通接觸(through-contact)的半導體結構的方法，以及對應的半導體結構。
背景技術：
通常，通過在鋁焊盤中的晶片前側上形成通孔，并通過用于填充所述通孔的金屬(銅(Cu)、鎳(Ni)、錫(Sn)等)或金屬合金(錫鉛(SnPb)、錫銀(SnAg)等)的后續(xù)電流沉積法或非電流沉積法(電鍍或化學沉積)，提供硅晶片中的貫通接觸(即，將晶片背側與前側互相連接的接觸)。通常采用濕法化學蝕刻法(例如，KOH)或干法化學蝕刻法提供這些通孔。在填充之前將通孔的側壁鈍化(例如，通過氧化)，并涂上金屬薄層(濺射、MOCVD等)。因為必須填充接觸孔中相對較大的體積，所以電流或非電流工藝相對復雜和昂貴。因此，必須保持孔深相對較小(典型地＜50μm深度)。
在提供了通孔或多個通孔之后，拋光晶片背側，已填充的通孔從背側露出。
該工藝的缺點在于損壞或修改了前側的鋁焊盤。這使WLP工藝(晶片級封裝)更復雜。為了提供需要的通孔的縱橫比，貫通硅通孔具有相對較大的空間要求。必須在布局中保留這種空間(在鋁焊盤下面不允許有結構)。這是對現(xiàn)有存儲芯片布局的大規(guī)模修改。
在從背側磨薄晶片之后，必須對非常薄的晶片(典型地＜50μm厚度)執(zhí)行后續(xù)處理，從而導致處理問題?？蛇x地，可以使用載體晶片。但是，載體晶片工藝復雜，并可能限制后續(xù)處理步驟。
在有源層附近執(zhí)行貫通硅通孔的制造。因此，可能對芯片(例如，存儲芯片)的功能造成損壞或影響。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種可以容易并安全實現(xiàn)的、制造具有晶片貫通接觸的半導體結構的改進方法，及其對應的半導體結構。
根據(jù)本發(fā)明，分別通過權利要求1所述的制造方法和權利要求7所述的對應的半導體結構，實現(xiàn)本目標。
本發(fā)明基于的總思想是使用已知的溝槽工藝，以形成到芯片背側的貫通接觸的第一部分，即，從有源晶片區(qū)的上表面延伸進入體晶片區(qū)的接觸溝槽。根據(jù)本發(fā)明的方法對晶片前側使用精細結構化工藝，以提供典型的15到30μm的所述接觸溝槽。
在下一工藝步驟，例如，通過使用KOH濕法蝕刻工藝，提供大通孔，從晶片背側接觸深溝槽，之后填充所述大通孔。使用粗結構化工藝，以在不存在半導體芯片結構并僅僅必須以合理方式去除硅材料的位置形成所述對準的通孔。
優(yōu)選地，將深接觸溝槽組定位在鋁焊盤下面。優(yōu)選地，深溝槽組與至少一個鋁焊盤相連接，并覆蓋鋁焊盤面積的至少一部分。
本發(fā)明具有的主要優(yōu)點在于，可以通過使用已知的前端工藝形成貫通接觸。只需對已知芯片布局(例如，存儲芯片布局)進行一些改變?？梢詫M行與以前相同的測試過程。不會損壞也不會修改鋁焊盤。因為只接觸深溝槽，所以可以在貫通接觸與有源電子器件之間保持相對較大的距離。因此，最小化了損壞風險。
可以通過干法蝕刻、濕法蝕刻、激光鉆孔或其它適合的工藝步驟實現(xiàn)從晶片背側蝕刻通孔。對于在側壁鈍化和溝槽導電填充栓暴露之后的通孔填充，可以使用濺射和鍍層工藝(電鍍或化學沉積)。其它工藝也是適合的，例如，以焊接粘接劑填充。如果通孔的縱橫比(寬度/深度)足夠大，也可以通過濺射/鍍層來實現(xiàn)金屬化，從而實現(xiàn)到背側的電接觸。
在從屬權利要求里，分別列舉了權利要求1和7所述主題內(nèi)容的優(yōu)選實施例。
根據(jù)優(yōu)選實施例，在上表面上連接所述多個接觸溝槽的第一導電填充，從而短路所有的所述多個接觸溝槽。
根據(jù)另一優(yōu)選實施例，在上表面上形成晶片上(on-wafer)區(qū)，晶片上區(qū)包括在所述多個接觸溝槽上面的第三電介質隔離層，并在所述第三電介質隔離層中形成一個或多個導電接觸栓，從而使所述導電接觸栓接觸所述多個接觸溝槽中的所述填充。
根據(jù)另一優(yōu)選實施例，所述有源區(qū)具有大約5到10微米的深度，所述多個接觸溝槽具有大約15到30微米的深度，以及所述晶片具有大約100到800微米的厚度。
根據(jù)另一優(yōu)選實施例，光學地檢測所述多個接觸溝槽的所述導電填充的暴露。
根據(jù)另一優(yōu)選實施例，化學地檢測所述多個接觸溝槽的所述導電填充的暴露。


在附圖中示出并在以下描述中詳細解釋本發(fā)明的實施例。
圖1A到1F示出了作為本發(fā)明實施例的、制造具有晶片貫通接觸的半導體結構的方法的連續(xù)工藝步驟及相應半導體結構的示意圖。
在附圖中，相同參加符號表示相同或功能等同的部分。
具體實施例方式
在圖1A中，參考符號1表示硅半導體晶片。硅半導體晶片1的典型厚度在100到760μm之間。硅半導體晶片1包括晶片背側B上的體區(qū)1a和晶片前側0上的有源區(qū)1b，其中將在有源區(qū)1b上形成集成電路元件(例如存儲單元和外圍器件)。在圖1A的上部，示出了有源區(qū)1b的上表面0的局部視圖。
在圖1B中示出的下一工藝步驟，在有源區(qū)1b中形成存儲電容器溝槽7a-7f，并在有源區(qū)1b中形成多個接觸溝槽5a-5f，其中接觸溝槽5a-5f延伸進入體區(qū)1a。存儲電容器溝槽7a-7f的典型深度是5到10μm，接觸溝槽5a-5f的典型深度是15到30m。可以使用眾所周知的各向異性溝槽等離子體蝕刻工藝和使用用于限定溝槽5a-5f和7a-7f位置的對應的硬質掩模，在兩個連續(xù)的工藝步驟中分別形成溝槽5a-5f和7a-7f。
在圖1B的上部，示出了上表面0的局部視圖，其揭示了將存儲電容器溝槽7a-7f和接觸溝槽5a-5f分別排列成二維陣列。
接著，如圖1C中所示，在溝槽5a-5f和7a-7f中和有源區(qū)的上表面0上形成電介質層8。然后，在電介質層8上提供氮化鈦(TiN)電鍍(未示出)，最后在結構上沉積導電多晶硅層10，其中導電多晶硅層10分別完全填充溝槽5a-5f和7a-7f。在隨后工藝步驟中，在上表面0上構造導電多晶硅層10，使得它將所有的接觸溝槽5a-5f共同連接，反之，因為一個存儲電容器溝槽屬于一個存儲單元，所以導電多晶硅層10分離地單獨接觸每個存儲電容器溝槽7a-7f。
在圖1D中示意地示出的下一工藝步驟中，在晶片上區(qū)1c中，在有源區(qū)1b的表面0上形成包括存儲電容器溝槽7a-7f和選擇晶體管(未示出)的半導體存儲單元、以及其它電路元件。在晶片上區(qū)1c中接觸溝槽5a-5f的上面或周圍沉積隔離層I(例如，氧化硅層)，并在所述隔離層I中形成鎢接觸栓K1、K2和K3，其中接觸栓K1、K2和K3接觸將接觸溝槽5a-5f的多晶硅填充10短路的導電多晶硅層10。
在圖1E中示出的下一工藝步驟中，從硅半導體晶片1的體區(qū)1a的背側B提供背側通孔V。通過濕法蝕刻工藝(例如使用KOH)形成該背側通孔。必須通過常用的前側/背側對準過程調整背側通孔V的位置，對于光學系統(tǒng)和紅外系統(tǒng)，該對準過程的精度分別是1到2μm和3到5μm。當蝕刻背側通孔V時，為了確保將多晶硅填充10暴露給背側B，在接觸溝槽5a-5f的底面上開口，并去除與深度Δh相對應的部分。
圖1E中還示出，因為設計背側通孔V的寬度W，以便它在兩個維度上覆蓋多個接觸溝槽5b-5f，并且接觸溝槽是短路的，所以關于接觸溝槽5a所示的微小對準誤差并不嚴重。
此外，只要保留了大約5μm的接觸溝槽5b-5f的深度，背側通孔V的深度也不是關鍵的。實際上，以大約3到6μm/分鐘的蝕刻速率，已知濕法蝕刻工藝允許2到3μm的精度?？梢曰瘜W地或光學地提供阻刻劑(etchstop)。
在圖1F中示出的最后工藝步驟中，在背側通孔V的側壁上形成鈍化層15，并在背側通孔V中提供導電填充20(例如，鎢的金屬填充)，其中導電填充20與接觸溝槽5b-5f的導電多晶硅填充10相接觸。
現(xiàn)在，已經(jīng)建立了從晶片上層1c的上側，通過接觸栓K1、K2和K3，導電多晶硅填充10以及導電金屬填充20，延伸到硅半導體晶片1的體區(qū)1a的背側的導電貫通接觸或內(nèi)部連接(interconnect)。
此外，應該提到，可以通過將圖1F中所示的多個晶片簡單地堆疊在彼此上面，形成帶有這種晶片內(nèi)部連接的多堆疊封裝。此后，可以將這些堆疊的晶片分離為獨立的芯片堆。
雖然相對于特定實施例解釋了本發(fā)明，但是本發(fā)明并不局限于此，可以多種方式進行修改。
具體地，將貫通接觸用于半導體存儲電路只是示例，可以構思微電子領域中的多種其它用途。
此外，還可以省略晶片上層1c，從而使貫通接觸只從有源區(qū)的上表面延伸到體區(qū)的背表面。
參考符號列表1 硅半導體襯底1a 體區(qū)1b 有源區(qū)0 有源區(qū)上表面5a-5f 接觸溝槽7a-7f 存儲電容器溝槽8 電介質層10 導電多晶硅填充I 隔離層K1、K2、K3 接觸栓1c 晶片上區(qū)W 寬度Δh深度差V 背側通孔B 背側20 導電金屬填充15 側壁隔離
權利要求
1.一種制造具有晶片貫通接觸的半導體結構的方法，包括步驟提供具有體區(qū)(1a)和有源區(qū)(1b)的半導體晶片(1)；在所述半導體晶片(1)中形成多個接觸溝槽(5a-5f)，所述接觸溝槽(5a-5f)從所述有源區(qū)(1b)的上表面(0)延伸進入所述體區(qū)(1a)；在所述接觸溝槽(5a-5f)的側壁和底上形成第一電介質隔離層(8)；在所述多個接觸溝槽(5a-5f)中提供第一導電填充(10)；在所述半導體晶片(1)中形成對準的通孔(V)，所述通孔(V)從所述體區(qū)(1a)的背側(B)延伸進入所述多個接觸溝槽(5a-5f)，并暴露所述多個接觸溝槽(5a-5f)的導電填充(10)；在所述通孔(V)的側壁上提供第二電介質隔離層(15)；以及在所述通孔(V)中提供與所述多個接觸溝槽(5a-5f)的被暴露的導電填充(10)相接觸的第二導電填充(20)，從而形成所述晶片貫通接觸。
2.根據(jù)權利要求1所述的方法，其中在上表面(O)上連接所述多個接觸溝槽(5a-5f)中的第一導電填充(10)，從而短路所有的所述多個接觸溝槽(5a-5f)。
3.根據(jù)權利要求2所述的方法，其中在上表面(O)上形成晶片上區(qū)(1c)，晶片上區(qū)(1c)包括在所述多個接觸溝槽(5a-5f)上面的第三電介質隔離層(I)，并在所述第三電介質隔離層(I)中形成一個或多個導電接觸栓(K1-K3)，從而使所述導電接觸栓(K1-K3)接觸所述多個接觸溝槽(5a-5f)中的所述填充(10)。
4.根據(jù)前述權利要求之一所述的方法，其中所述有源區(qū)具有大約5到10微米的深度，所述多個接觸溝槽(5a-5f)具有大約15到30微米的深度，以及所述晶片具有大約100到800微米的厚度。
5.根據(jù)前述權利要求之一所述的方法，其中光學地檢測所述多個接觸溝槽(5a-5f)的所述導電填充(10)的暴露。
6.根據(jù)前述權利要求之一所述的方法，其中化學地檢測所述多個接觸溝槽(5a-5f)的所述導電填充(10)的暴露。
7.一種具有晶片貫通接觸的半導體結構，包括半導體晶片(1)，具有體區(qū)(1a)和有源區(qū)(1b)；多個接觸溝槽(5a-5f)，位于所述半導體晶片(1)中，從所述有源區(qū)(1b)的上表面(O)延伸進入所述體區(qū)(1a)；第一電介質隔離層(8)，位于所述接觸溝槽(5a-5f)的側壁和底上；第一導電填充(10)，位于所述多個接觸溝槽(5a-5f)中；對準的通孔(V)，位于所述半導體晶片(1)中，從所述體區(qū)(1a)的背側(B)延伸進入所述多個接觸溝槽(5a-5f)，并暴露所述多個接觸溝槽(5a-5f)的導電填充(10)；第二電介質隔離層(15)，位于所述通孔(V)的側壁上；以及第二導電填充(20)，位于所述通孔(V)中，與所述多個接觸溝槽(5a-5f)的被暴露的導電填充(10)相接觸，從而形成所述晶片貫通接觸。
8.根據(jù)權利要求7所述的結構，其中在上表面(O)上連接所述多個接觸溝槽(5a-5f)中的第一導電填充(10)，從而短路所有的所述多個接觸溝槽(5a-5f)。
9.根據(jù)權利要求8所述的結構，其中在上表面(O)上形成晶片上區(qū)(1c)，晶片上區(qū)(1c)包括在所述多個接觸溝槽(5a-5f)上面的第三電介質隔離層(I)，并在所述第三電介質隔離層(I)中形成一個或多個導電接觸栓(K1-K3)，從而使所述導電接觸栓(K1-K3)接觸所述多個接觸溝槽(5a-5f)中的所述填充(10)。
10.根據(jù)權利要求7到9之一所述的方法，其中所述有源區(qū)具有大約5到10微米的深度，所述多個接觸溝槽(5a-5f)具有大約15到30微米的深度，以及所述晶片具有大約100到800微米的厚度。
全文摘要
本發(fā)明提供了一種制造具有晶片貫通接觸的半導體結構的方法，以及對應的半導體結構。所述方法包括提供具有體區(qū)(1a)和有源區(qū)(1b)的半導體晶片(1)；在半導體晶片中形成多個接觸溝槽(5a－5f)，接觸溝槽從有源區(qū)的上表面(0)延伸進入體區(qū)；在接觸溝槽的側壁和底上形成第一電介質隔離層(8)；在多個接觸溝槽中提供第一導電填充(10)；在半導體晶片中形成對準的通孔(V)，通孔從體區(qū)的背側(B)延伸進入多個接觸溝槽，并暴露多個接觸溝槽的導電填充；在通孔的側壁上提供第二電介質隔離層(15)；以及在通孔中提供與多個接觸溝槽的被暴露的導電填充相接觸的第二導電填充(20)，從而形成晶片貫通接觸。
文檔編號H01L23/52GK1909208SQ200610108000
公開日2007年2月7日 申請日期2006年8月2日 優(yōu)先權日2005年8月2日
發(fā)明者哈里·海德勒, 羅蘭·依爾西格勒 申請人:奇夢達股份公司