專利名稱：標準單元、半導體集成電路及其設計方法、設計裝置及標準單元庫的制作方法
技術領域：
本發(fā)明涉及構成半導體集成電路的布局設計中的基本單位的標準單元、使用了該標準單元的半導體集成電路、半導體集成電路的設計方法、半導體集成電路的設計裝置及標準單元庫，尤其涉及具有使晶體管的襯底電壓與源極電壓獨立控制的襯底控制功能的標準單元、半導體集成電路、半導體集成電路的設計方法、半導體集成電路的設計裝置及標準單元庫。
背景技術：
以往，存在通過將標準單元排列并接線來實現所希望的功能的半導體集成電路。在該半導體集成電路中，有以減少漏電流、提高工作頻率、改善制造時的合格率(成品率)為目的，具有襯底電壓控制功能的半導體集成電路。
這種具有襯底電壓控制功能的半導體集成電路，對設置于標準單元內的晶體管的襯底端子，能夠通過與源極端子用的電源布線獨立的其他系統的電源布線，對襯底端子施加與正常動作時施加給源極端子等的電壓(電源電壓VDD或接地電壓VSS)不同的襯底電壓，由此來改變晶體管的有效閾值電壓，不變更半導體襯底的雜質濃度即能夠變更晶體管的有效閾值電壓。
通過變更有效閾值電壓的絕對值，可以改變晶體管的電特性。例如，通過提高有效閾值電壓的絕對值，能夠減少漏電流。這是因為占據漏電流的大半部分的亞閾值(sub-threshold)電流相對于有效閾值電壓Vt的絕對值|Vt|，與exp(-|Vt|)成比例。并且，通過降低有效閾值電壓的絕對值，能夠提高晶體管的開關速度。這是因為伴隨有效閾值電壓的絕對值的降低，源極-漏極電流增加，晶體管的電流驅動能力提高。
由此，如果能夠提高有效閾值電壓的絕對值，通過暫時提高設置于半導體集成電路的晶體管中、設置在暫時不使用的電路中的晶體管的有效閾值電壓的絕對值，能夠減少漏電流且不會給半導體集成電路的動作性能帶來影響，能夠有效地減少半導體集成電路的功耗。
另一方面，如果能夠降低有效閾值電壓的絕對值，通過降低要求高速動作的晶體管的有效閾值電壓的絕對值，能夠提高晶體管的開關速度，能提高半導體集成電路的工作頻率。
另外，如果能夠提高和降低有效閾值電壓的絕對值，對制造半導體集成電路時因襯底中的雜質注入濃度的離差等造成的晶體管的閾值電壓的離差，可以依照該離差進行電補償。由此，能夠在制造后補償制造時產生的閾值電壓的離差，能夠減小出現設置在半導體集成電路內的晶體管脫離設計保證范圍的性能的概率，所以能夠提高半導體集成電路的成品率。
以下，說明關于在具有襯底電壓控制功能的半導體集成電路中使用的標準單元的兩個現有技術例。
首先，說明第一現有技術例。圖12表示專利文獻1所記載的標準單元。
在該圖中，標準單元100具有通常電源布線12、13和襯底電源布線15。通常電源布線12、13和襯底電源布線15均從標準單元100的左邊到右邊進橫向布線，而且各自在不同標準單元之間具有共同的布線寬度和布線位置。由此，在標準單元彼此左右相鄰地配置時，設置在各個標準單元的通常電源布線12、13和襯底電源布線15分別相互電連接。
施加給通常電源布線12的電壓是電源電壓VDD，并與設置在標準單元100的p溝道型晶體管的源極連接。另外，施加給通常電源布線13的電壓是接地電壓VSS，并與設置在標準單元100的n溝道型晶體管的源極端子連接。在圖12中，通常電源布線12、13與各個晶體管的源極端子分別通過通孔11、14相連接。
襯底電源布線15與設置在標準單元100的n溝道型晶體管的襯底端子連接。通過對襯底電源布線15提供與接地電壓VSS不同的電位，能夠變更設置在標準單元100的n溝道型晶體管的有效閾值電壓。襯底電源布線15通過通孔16與擴散層連接，由此能夠從襯底電源布線15向n溝道型晶體管的襯底端子提供與通常電源布線13不同的電位。
下面，說明第二現有技術例。圖13表示專利文獻2所述的標準單元。標準單元170具有電源端子2、3和擴散層4、5及多晶硅布線6、7。電源端子3是為了向n溝道型晶體管的源極端子和襯底提供接地電壓VSS的電位而設置的。電源端子2是為了向p溝道型晶體管的源極端子和襯底提供電源電壓VDD而設置的。
所述電源端子2、3分別具有第1層金屬布線和第2層金屬布線，并且各具有一個第1層金屬布線與第2層金屬布線之間的通孔、和擴散層與第1層金屬布線之間的通孔。
并且，形成為在標準單元彼此左右相鄰地配置時，設置在各個標準單元的電源端子2彼此或電源端子3彼此不進行電連接的結構。
美國專利公報第5763907號(圖2A)[專利文獻2]日本特開2002-299450號公報(圖1)發(fā)明內容但是，所述第一現有技術例具有設計自由度較低的問題，所述第二現有技術例具有設計工時較多的問題。
以下分別詳細敘述各個上述缺點。
首先，關于第一現有技術例的問題即設計自由度較低，以下詳細說明兩個方面。這兩個方面是標準單元自身的布局設計的設計自由度較低、和使用了該標準單元的半導體集成電路的布局設計的設計自由度較低。以下將分別敘述這兩個問題。
首先，關于第一個方面即標準單元的布局設計的設計自由度較低說明如下。
在第一現有技術例的標準單元中，襯底電源布線15被預先固定配置在標準單元內部，無論該標準單元所裝備的邏輯如何，都產生在鋪設有襯底電源布線15的區(qū)域，不能配置其他同層金屬布線的設計約束。由于該設計約束，產生標準單元自身的布局設計中的金屬布線的鋪設自由度較低的問題。
下面，關于第二個方面、即使用了該標準單元的半導體集成電路的布局設計的設計自由度較低說明如下。
在使用第一現有技術例的標準單元設計半導體集成電路時，襯底電源布線15被預先固定配置在標準單元內部。因此，如前面所述產生在鋪設有如上所述的襯底電源布線15的區(qū)域，不能配置其他同層布線的設計約束，由于該設計約束，產生半導體集成電路的布局設計中的布線自由度較低的問題。以下將示出具體實例。
圖14是使用了第一現有技術例的標準單元的半導體集成電路的一例。標準單元2500是第一現有技術例的標準單元。半導體集成電路2599包括多個在相同方向排列了多個功能不同的標準單元2500的多個標準單元行2550。
設置在多個標準單元2500的一組通常電源布線12、13和一條襯底電源布線15，通過標準電源左右相鄰而相互連接，并分別構成單元間通常電源布線2504、2505和單元間襯底電源布線2503。另外，單元間通常電源布線2504、2505和單元間襯底電源布線2503分別與通常電源帶狀布線2542、2541和襯底電源帶狀布線2540連接。
另外，單元間通常電源布線2504、2505和單元間襯底電源布線2503分別通過通常電源帶狀布線2542、2541和襯底電源帶狀布線2540，與半導體集成電路2599外部的電流供給源連接。
另外，半導體集成電路2599具有硬宏(hardmacro)2510。硬宏2510具有輸出緩沖器2531、2511，并分別與信號布線2532和2512連接，由此從輸出緩沖器2531、2511輸出的信號在信號布線2532、2512中傳播。
信號布線2532的布線方向與標準單元行2550平行，構成信號布線2532的布線層與構成單元間襯底電源布線2503的布線層不同。
并且，輸出緩沖器2531是為了向硬宏2510的外部傳播信號而設置的，使用驅動能力高的緩沖器。
在這種結構中，在圖14中的區(qū)域2520中，信號布線2532和單元間襯底電源布線2503相互平行配置而且相互接近或重疊，產生因串擾噪聲造成的尖峰脈沖和信號傳輸時序的變化。此時，單元間襯底電源布線2503成為受串擾噪聲影響的布線(victim)，信號布線2532成為激勵串擾噪聲的布線(aggressor)。這是這樣一種現象，即、串擾噪聲當存在aggressor、victim這兩個布線間的寄生電容C時，由aggressor產生的電壓變化ΔV通過寄生電容使victim產生電荷量的變化ΔQ，并且關系ΔQ＝C×ΔV成立。電壓變化ΔV與在aggressor中傳播的電壓信號波形中的波形傾斜(slew)成反比例。在信號布線2532中傳播的信號由于輸出緩沖器2531的驅動能力提高，所以slew變小，而在單元間襯底電源布線2503中傳播的信號的slew變大。這是因為基于襯底電壓控制技術的有效閾值電壓的變更一般不要求高速動作，在襯底電源電壓暫且穩(wěn)定后，從襯底電源布線提供與漏電流相當的量即可，而且襯底電源布線的布線電容較大。因此，在信號布線2532中的slew小于在單元間襯底電源布線2503中的slew，信號布線2532成為aggressor。
另外，驅動victim的電流供給源的電流驅動能力越小，產生于victim的電荷量變化ΔQ帶來的噪聲影響就越大。這是因為電流驅動能力越小，吸收由電荷量變化ΔQ產生的電位的變化越需要時間。噪聲作為尖峰脈沖在victim布線上傳播，與victim布線連接的晶體管的端子電壓變化。結果，對晶體管的動作帶來影響。
此處，作為victim的單元間襯底電源布線2503如前面所述，事實上一般不要求高速動作等，所以與信號布線2532相比，電流供給源的電流驅動能力較小。因此，產生于單元間襯底電源布線2503的噪聲的影響變大。
根據以上所述，單元間襯底電源布線2503成為victim，產生基于以串擾噪聲為原因的尖峰脈沖的電壓變化，與單元間襯底電源布線2503連接的晶體管的襯底端子電壓變動，晶體管的閾值電壓變動。在晶體管的閾值電壓變化時，該晶體管的電流驅動能力和該晶體管的開關特性變化，所以經由該晶體管的信號傳播路徑中的信號傳播速度變化，容易產生時序破壞(timing violation)，結果，在產生了時序破壞的路徑中的信號傳輸失敗導致半導體集成電路容易產生錯誤動作，導致制造成品率降低。
為了避免這些，變更信號布線2532或襯底電源布線2503的布線路徑即可。但是，單元間襯底電源布線2503由預先固定在標準單元2500內的布線構成，所以不能變更其布線路徑。因此，只能變更信號布線2532的布線路徑。這樣，使用了第一現有技術例的標準單元的半導體集成電路，由于襯底電源布線15已經預先固定，所以設計的自由度較低，如上所述存在布線變更的選擇受限的問題。
另外，信號布線2532相對單元間通常電源布線2505和2504平行布線，但單元間通常電源布線2505和2504需要提供晶體管的動作電流，需要高速驅動大電流，所以難以成為victim，難以接受串擾的影響。因此，能夠從關于時序破壞的產生的討論中排除。
下面，詳細說明關于第二現有技術例的問題即設計工時較多的問題。
在使用第二現有技術例的標準單元設計半導體集成電路時，為了對晶體管施加電源電壓，需要在半導體集成電路內對通常電源布線進行布線。通常電源布線是將設置于標準單元的電源端子2、3與設置于半導體集成電路內的電源布線網連接的布線，但在第二現有技術例的標準單元中，通常電源布線不像第一現有技術例那樣固定設置在標準單元內。因此，在半導體集成電路的布線步驟中，不僅對用于連接標準單元的信號輸入端子和信號輸出端子的信號布線進行布線，而且也必須進行通常電源布線的布線。
但是，通常電源布線需要向所連接的多個晶體管提供電流，所以多使用寬度比信號布線寬的布線。此處，寬度較寬的布線與較細的布線相比，有時需要取較大的與相鄰的其他金屬布線的布線間隔。
另外，取較大的布線間隔的理由如下。在半導體集成電路的平坦化工序中，通過CMP(化學機械研磨)剛被研磨后的絕緣體(氧化膜)，成為在形狀上抗機械應力較弱的凸形，所以容易破損，特別是與寬度更寬的金屬布線相鄰的絕緣體，凸形的突起部就越高，越成為容易破損的形狀。因此，需要通過根據相鄰的金屬布線的布線寬度取較大的布線間隔，并進行設計使其具有與突起部的高度相應的突起部的寬度，從而對CMP后的絕緣體的凸形結構，賦予具有能夠承受破損的相應應力的形狀。
并且，在半導體集成電路的布局設計的布線步驟中，在布線的寬度與布線間隔較大的布線混在一起時，與寬度和布線間隔均勻時相比，需要復雜的處理，所以在完成處理前需要花費時間。由于一條寬度和間隔較大的布線(以下稱為寬布線)所需要的布線區(qū)域相當于幾條～幾十條寬度和間隔不大的布線(以下稱為窄布線)所需要的布線區(qū)域，寬布線與窄布線相比，在進行布線路徑的優(yōu)化時，給周圍帶來的影響較大，在進行一條寬布線的布線路徑的優(yōu)化時，有時需要變更數量更多的周圍布線。這意味著在優(yōu)化一條布線時要考慮的參數增多，意味著優(yōu)化所有參數所需要的時間增加。
為了解決上述問題，本發(fā)明在構成標準單元時，在使用多個具有襯底電壓控制功能的標準單元設計半導體集成電路時，構成標準單元，使得僅排列配置多個標準單元即能夠形成通常電源布線網，并且對于單元間襯底電源布線能夠自由設定其布線路徑。
即，本發(fā)明第一技術方案的標準單元，具有對晶體管的源極提供電源電壓的通常電源布線，和對所述晶體管的襯底提供襯底電源電壓的襯底電源布線，其特征在于，所述通常電源布線由固定布線構成，該固定布線的高度方向的位置和布線寬度被設定得與其他標準單元中的相同，而且在與所述高度方向正交的方向貫穿所述標準單元地鋪設，其中，所述其他標準單元與所述標準單元類型不同，所述襯底電源布線由與所述固定布線不同的非固定布線構成。
本發(fā)明第二技術方案的特征在于，在上述第一技術方案的標準單元中，在所述標準單元與其他標準單元相鄰排列時，所述非固定布線不與所述其他標準單元的非固定布線相互連接。
本發(fā)明第三技術方案的特征在于，在上述第一技術方案的標準單元中，所述非固定布線設置在各個n阱區(qū)域和各個p阱區(qū)域。
本發(fā)明第四技術方案的特征在于，在上述第一技術方案的標準單元中，所述非固定布線設置有多個。
本發(fā)明第五技術方案的特征在于，在上述第一技術方案的標準單元中，所述非固定布線是用于提供襯底電源電壓的襯底電源端子。
本發(fā)明第六技術方案的特征在于，在上述本發(fā)明之五的標準單元中，所述襯底電源端子設置在各個n阱區(qū)域和各個p阱區(qū)域。
本發(fā)明第七技術方案的特征在于，在上述本發(fā)明之五的標準單元中，所述襯底電源端子設置有多個。
本發(fā)明第八技術方案的標準單元庫的特征在于，具有上述第一技術方案的標準單元。
本發(fā)明第九技術方案的半導體集成電路的特征在于，包括上述第一技術方案的標準單元。
本發(fā)明第十技術方案的半導體集成電路，通過設置多列包括多個標準單元的標準單元行而構成，其特征在于，具有對各個所述標準單元中包含的晶體管的源極提供電源電壓的通常電源布線網；和對各個所述標準單元的晶體管的襯底提供襯底電源電壓的襯底電源布線網，所述通常電源布線網包括沿各個所述標準單元行橫向鋪設的固定單元間布線，所述襯底電源布線網包括與所述固定單元間布線不同的非固定單元間布線。
本發(fā)明第十一技術方案的特征在于，在上述第十技術方案的半導體集成電路中，所述非固定單元間布線由對各個所述標準單元的n阱區(qū)域和p阱區(qū)域提供襯底電源電壓的多個布線構成。
本發(fā)明第十二技術方案的特征在于，在上述第十技術方案的半導體集成電路中，所述非固定單元間布線通過連接設置在各個所述標準單元內部的襯底電源端子間而構成。
本發(fā)明第十三技術方案的特征在于，在上述第十技術方案的半導體集成電路中，所述非固定單元間布線通過連接設置在各個所述標準單元內部的襯底電源端子間的一部分而構成。
本發(fā)明第十四技術方案的特征在于，在上述第十技術方案的半導體集成電路中，所述通常電源布線網具有通常電源帶狀布線，該通常電源帶狀布線鋪設置在與所述固定單元間布線正交的方向，而且與所述固定單元間布線連接。
本發(fā)明第十五技術方案的特征在于，在上述第十技術方案四的半導體集成電路中，所述襯底電源布線網具有襯底電源帶狀布線，該襯底電源帶狀布線與所述通常電源帶狀布線平行地鋪設，而且與所述非固定單元間布線連接。
本發(fā)明第十六技術方案的特征在于，在上述第十技術方案五的半導體集成電路中，所述襯底電源帶狀布線與所述非固定單元間布線相比，布線寬度大。
本發(fā)明第十七技術方案的包括多個晶體管的半導體集成電路，其特征在于，具有對各個所述晶體管的源極提供電源電壓的通常電源布線網；對各個所述晶體管的襯底提供襯底電源電壓的襯底電源布線網；以及多個信號布線，所述通常電源布線網在預定的一個布線層上沿一個方向鋪設，所述襯底電源布線網在多個布線層沿多個方向鋪設，以避開通常電源布線網和所述多個信號布線。
本發(fā)明第十八技術方案的半導體集成電路的設計方法，該半導體集成電路設置有多行包括多個標準單元的標準單元行，所述標準單元具有對晶體管的源極提供電源電壓的通常電源布線；對所述晶體管的襯底提供襯底電源電壓的襯底電源端子；以及信號端子，所述半導體集成電路的設計方法的特征在于，具有連接各個所述標準單元的信號端子間的信號布線步驟；和連接各個所述標準單元的襯底電源端子間的襯底電源布線步驟。
本發(fā)明第十九技術方案的特征在于，在上述第十八技術方案的半導體集成電路的設計方法中，所述信號布線步驟和所述襯底電源布線步驟同時進行。
本發(fā)明第二十技術方案的特征在于，在上述第十八技術方案的半導體集成電路的設計方法中，在所述襯底電源布線步驟中僅連接各個所述標準單元的襯底電源端子間的一部分。
本發(fā)明第二十一技術方案的半導體集成電路的設計裝置，該半導體集成電路設置有多行包括多個標準單元的標準單元行，所述標準單元具有對晶體管的源極提供電源電壓的通常電源布線；對所述晶體管的襯底提供襯底電源電壓的襯底電源端子；以及信號端子，所述半導體集成電路的設計裝置的特征在于，具有連接各個所述標準單元的信號端子間的信號布線單元；和連接各個所述標準單元的襯底電源端子間的襯底電源布線單元。
本發(fā)明第二十二技術方案的特征在于，在上述第二十一技術方案的半導體集成電路的設計裝置中，所述襯底電源布線單元僅連接各個所述標準單元的襯底電源端子間的一部分。
根據以上所述，在本發(fā)明的第一技術方案～第二十二技術方案的發(fā)明中，標準單元具有襯底電源布線，但該襯底電源布線不橫向貫穿內部，相應地產生空區(qū)域，所以能夠在該區(qū)域中配置同層的金屬布線，標準單元的布局設計的自由度提高。
而且，在將其他標準單元相鄰配置設計半導體集成電路時，僅通過該相鄰配置不能形成單元間襯底電源布線，需要另外對將多個標準單元內的襯底電源布線彼此單個連接的單元間襯底電源布線進行布線，但是，此時能夠自由設定并變更單元間襯底電源布線的布線路徑，使得在已經布線的信號布線和該單元間襯底電源布線之間而且不會產生串擾，所以半導體集成電路的布局設計自由度也比較高。
另外，在標準單元內預先固定配置有通常電源布線，所以在設計半導體集成電路時不需要單個地對單元間通常電源布線進行布線。因此，不需要單個地對作為通常電源布線的寬布線進行布線，所以在布線步驟中不會將寬布線和窄布線混在一起，在布線步驟中要考慮的布線狀況更加簡單，能夠在更短的時間內完成設計步驟。
另外，單元間襯底電源布線如前面敘述的那樣，需要在設計半導體集成電路時進行布線，但襯底電源布線由于一般不要求高速動作等，因此其布線寬度與信號布線大致相同，所以在布線步驟中不會使寬布線和窄布線混在一起。
如以上說明的那樣，根據本發(fā)明的第一技術方案～第二十二技術方案記載的發(fā)明，與第一現有技術例相比，設計自由度提高，而且與第二現有技術例相比，半導體集成電路的設計工時較少，所以能夠提供相比以往更高性能且開發(fā)工時更短的良好的標準單元和半導體集成電路。


圖1A是表示本發(fā)明的第一實施方式的標準單元的結構的示意圖。
圖1B是表示該標準單元的襯底電源布線的變形例的主要部分剖面圖。
圖2是將該標準單元橫向相鄰配置兩個的圖。
圖3是表示該標準單元的變形例的示意圖。
圖4是表示本發(fā)明的第二實施方式的半導體集成電路的圖。
圖5是圖4的IV-IV線剖面圖。
圖6是表示根據布線的密度(density)確定單元間襯底電源布線的布線路徑時的半導體集成電路的結構的圖。
圖7是表示本發(fā)明的第三實施方式的半導體集成電路的圖。
圖8是表示本發(fā)明的第四實施方式的半導體集成電路的設計方法的流程圖。
圖9是未進行配置的半導體集成電路的示意圖。
圖10是表示對未進行布線的半導體集成電路實施了信號布線步驟的半導體集成電路的示意圖。
圖11是表示本發(fā)明的第六實施方式的半導體集成電路的設計裝置的整體結構的圖。
圖12是表示具有襯底控制功能的現有技術例1的標準單元的圖。
圖13是表示具有電源端子的現有技術例2的標準單元的圖。
圖14是表示使用現有技術例1的標準單元構成的半導體集成電路的一例圖。
具體實施例方式
以下，根據

本發(fā)明的實施方式。
圖1A表示本發(fā)明的標準單元的一例。在該圖中，標準單元300通過n阱區(qū)域195和p阱區(qū)域196被劃分為上下兩部分。擴散層130、131分別設置在n阱區(qū)域195和p阱區(qū)域196內。多晶硅布線140設置在各個擴散層130、131上。并且，所述多晶硅布線140在擴散層130、131上具有作為晶體管的柵極的功能。擴散層130和131通過通孔190與金屬布線111連接。并且，標準單元300具有通常電源布線160、161和襯底電源端子120。
所述通常電源布線160、161均是金屬布線，由從左邊向右邊布線的橫向布線構成。從該通常電源布線160、161分別延伸設置金屬布線直到與擴散層130和131重復，并分別通過通孔191與擴散層130和131連接。該通常電源布線160、161分別被施加預定的電源電壓VDD、接地電壓VSS。
并且，在通常電源布線161正下方的襯底或其附近的襯底，設有被注入了極性與周圍襯底不同的雜質的區(qū)域，該區(qū)域與通常電源布線161通過通孔193相連接。
所述襯底電源端子120利用由金屬布線構成的襯底電源布線122形成。在該襯底電源端子120正下方的襯底或其附近的襯底，形成有被注入了極性與周圍襯底不同的雜質的區(qū)域123，該區(qū)域123與襯底電源端子120(襯底電源布線122)通過通孔192連接。該襯底電源端子120如后面所述被提供了電源電壓VDD或與其不同的電位。
所述通常電源布線160、161即使在不同類型的標準單元中，縱向位置(高度方向的位置)和布線寬度也相同，由將布線鋪設成在與所述高度方向正交的方向即橫向貫穿自身標準單元內部的公用的固定布線構成。
襯底電源端子120(襯底電源布線122)在不同類型的標準單元中，不具有在所述通常電源布線160、161能夠看到的公用結構。
另外，襯底電源端子120可以替換為圖1B所示的襯底電源布線122’。即，在圖1A中，襯底電源布線122以平面呈四方形的端子形狀構成，但在圖1B的襯底電源布線122’中，形成為從區(qū)域123的上方部位延伸到該圖下方的長方形形狀的襯底電源布線。不像所述通常電源布線160、161那樣，這些襯底電源端子120和襯底電源布線122在不同類型的標準單元之間，高度方向(縱向方向)的位置和布線寬度未必相同，只要是不具有將布線鋪設成在橫向貫穿自身標準單元內部的公用的固定結構的非固定布線即可。
圖2是將圖1所示標準單元300在橫向相鄰配置兩個時的示意圖。通常電源布線160、161如上所述具有公用的固定結構，因此在橫向相鄰配置的兩個標準單元300中，通常電源布線160、161相互電連接。另一方面，襯底電源端子120彼此不連接。
另外，在圖1A和圖2中，為了簡化說明，省略了相當于信號輸入端子和信號輸出端子的金屬布線或多晶硅布線、以及用于將多晶硅布線140和信號輸入端子電連接的金屬布線或多晶硅布線等。
以下，說明如上所述構成的標準單元。
襯底電源端子120是非固定結構的布線，其配置的高度方向的位置和布線寬度未必與其他類型的標準單元相同，不具有通常電源布線160、161那樣的從標準單元300的左邊貫通到右邊描畫的布線。根據這種結構，使用了該標準單元300時的襯底電源布線的布局設計的自由度提高。即，通過自由連接相鄰的標準單元300的襯底電源端子120之間，能夠設計襯底電源布線，所以與其他信號布線相同能夠自由進行布線。這樣，使用標準單元300能夠提高布局設計的自由度，可以進行用于改善速度、面積和功耗等的更加靈活的設計。
另外，在本實施方式中，襯底電源端子120僅設有一個，設置成對p溝道型晶體管的襯底端子施加電壓，但也可以只設置對n溝道型晶體管的襯底端子施加電壓的襯底電源端子，還可以對p溝道型和n溝道型雙極性的晶體管的各個襯底端子設置獨立的襯底電源端子。
圖3表示對雙極性的晶體管的各個襯底端子設置有獨立的襯底電源端子的標準單元的示意圖。在該圖中，對與圖1A相同的部分賦予相同標號。標準單元301具有兩個襯底電源端子120和121。襯底電源端子120和襯底電源端子121分別設置在n阱區(qū)域195內部和p阱區(qū)域196內部，利用由金屬布線構成的襯底電源布線122、124構成。在襯底電源端子120、121附近的襯底，分別設有被注入了極性與周圍襯底不同的雜質的區(qū)域123、125，該區(qū)域123、125和襯底電源端子120、121分別通過通孔192、197連接。襯底電源端子120被提供了電源電壓VDD或與其不同的電位，襯底電源端子121被提供了接地電壓VSS或與其不同的電位。另外，與圖1A不同，沒有設置通孔193。
通過設置以上那樣的結構，設置于標準單元301的晶體管，分別從襯底電源端子120向p溝道型晶體管的襯底端子獨立施加襯底電源電壓，從襯底電源端子121向n溝道型晶體管的襯底端子獨立施加襯底電源電壓。因此，可以對雙極性的晶體管分別獨立實施基于襯底電壓控制技術的有效閾值電壓的控制。由此，與只能控制單極性晶體管的襯底端子的情況相比，能夠更加有效地控制襯底電源電壓。
另外，標準單元301中包含的襯底電源端子120、121的數量分別為一個，但也可以是多個，特別是在面積較大的標準單元中，通過在標準單元內分別分布設置多個襯底電源端子120、121，能夠抑制標準單元內因部位產生的襯底電位的離差。
并且，構成通常電源布線160、161的布線層可以是一個也可以是多個。另外，構成襯底電源端子120、121的布線層的類型可以是一種也可以是多種。此外，用于連接襯底電源端子120、121和襯底的通孔的數量可以在每層各設一個，但也可以設多個。另外，對標準單元300、301中包含的多晶硅布線140的條數和連接關系、擴散層區(qū)域130、131的個數和形狀、及與擴散層130、131連接的通孔的個數和形狀沒有限定。
(第2實施方式)圖4表示本發(fā)明的第2實施方式的半導體集成電路。
在該圖中，半導體集成電路2999包括多個(在該圖中僅圖示了7列)標準單元行(row)2100，每一個標準單元行包括多個在相同方向(在圖4中為橫向)排列的標準單元2000A、2000B、2000C...。標準單元2000A、2000B、2000C...雖然內部結構不同，但通常電源布線160、161在這些標準單元之間以相同高度位置和布線寬度形成，并且在橫向延伸鋪設到左邊和右邊，另一方面，襯底電源端子120、121在各個標準單元之間未必形成于相同高度位置，并且是在內部孤立的未鋪設到左邊和右邊的結構，這些內容與圖1A所示的相同。
并且，設置在多個標準單元2000的一組通常電源布線160、161通過多個標準單元左右相鄰而相互連接，并分別構成單元間通常電源布線2004、2005。根據圖4可知，多個標準單元行的單元間通常電源布線(固定單元間布線)2004、2005，沿著各個標準單元行在圖中橫向鋪設，由這些單元間通常電源布線2004、2005構成通常電源布線網2007。
并且，在圖中左右或上下相鄰的多個標準單元2000的襯底電源端子2002之間，彼此通過單元間襯底電源布線2003連接。根據圖4可知，這些多個單元間襯底電源布線2003，鋪設置在沿著標準單元行的橫向和正交的縱向這兩個方向，由這些標準單元2000的襯底電源端子2002和單元間襯底電源布線(非固定單元間布線)2003構成襯底電源布線網2008。
另外，各個所述單元間通常電源布線2004、2005分別與在和這些單元間通常電源布線2004、2005延伸的橫向正交的縱向鋪設的通常電源帶狀布線2042、2041連接，各個所述單元間襯底電源布線2003與和所述通常電源帶狀布線2042、2041平行鋪設的襯底電源帶狀布線2040連接。根據圖4可知，該襯底電源帶狀布線2040的布線寬度，為比各個所述單元間襯底電源布線2003大、與通常電源帶狀布線2042、2041大致相同的布線寬度。
所述單元間通常電源布線2004、2005和單元間襯底電源布線2003，分別通過所述通常電源帶狀布線2042、2041和襯底電源帶狀布線2040與半導體集成電路2999外部的電流供給源連接。
另外，半導體集成電路2999具有硬宏(hardmacro)2010。該硬宏2010具有輸出緩沖器2031、2011，并分別與信號布線2032和2012連接，由此，從輸出緩沖器2031、2011輸出的信號在信號布線2032、2012中傳播。
信號布線2032的布線方向與標準單元行2100平行。輸出緩沖器2031是為了向硬宏2010外部傳播信號而設置的，使用驅動能力高的緩沖器。
所述單元間襯底電源布線2003是將左右或上下相鄰的標準單元2000的襯底電源端子2002彼此單個接線的布線，與單元間通常電源布線2004、2005不同，根據周圍的布線狀況，布線路徑的方向靈活地變更為左右方向或上下方向。并且，單元間襯底電源布線2003被鋪設成為與其他信號布線寬度相同。
另外，在單元間襯底電源布線2003和信號布線2012、2032接近的區(qū)域2030、2020中，各個單元間襯底電源布線2003不與信號布線2012、2032并行，而是正交地變更單元間襯底電源布線2003的布線方向。
圖5表示所述圖4的半導體集成電路的IV-IV線剖面圖。根據圖5可知，單元間通常電源布線2004、2005只在第1布線層M1于一個方向延伸鋪設，而單元間襯底電源布線2003通過通孔2006跨越第2布線層M2和第3布線層M3鋪設，以避開所述單元間通常電源布線2004、2005和信號布線2032，并且如圖4所示相對所述單元間通常電源布線2004、2005并行鋪設或正交鋪設。
以下說明如以上那樣構成的半導體集成電路。
單元間襯底電源布線2003的布線路徑沒有預先固定，而是以將襯底電源端子2002彼此單個接線的方式構成，所以能夠根據信號布線的布線路徑變更布線路徑。由此，可以根據單元間襯底電源布線2003周圍的布線狀況(單元間襯底電源布線2003、與周圍布線之間的串擾(crosstalk)噪聲的產生狀況、布線的密度等)，適當變更布線路徑，設計自由度提高。
在本實施方式的情況下，在圖4中的區(qū)域2030中，單元間襯底電源布線2003被橫向布線，在區(qū)域2020中被縱向布線。這是因為例如在區(qū)域2020中，如果將單元間襯底電源布線2003橫向布線，則與信號布線2032并行的布線長度增長導致的串擾噪聲被單元間襯底電源布線2003激勵，所以把布線路徑從橫向變更為縱向，以便將單元間襯底電源布線2003與信號布線2032正交地布線。
這樣，在由驅動能力高的單元所驅動的信號布線被布線的部位，確定襯底電源布線2003的布線路徑使得它不與信號布線平行地對進行布線，所以能夠避免因平行布線導致的對襯底電源布線2003的串擾噪聲的產生。由此，能夠防止尖峰脈沖(glitch)在襯底電源布線2003中被激勵，抑制因尖峰脈沖造成的晶體管的有效閾值電壓的變動，抑制錯誤動作的產生概率，改善成品率。
另外，通常電源布線由單元間通常電源布線2004、2005構成并預先固定設置，所以僅將標準單元相鄰配置，即可使通常電源布線彼此電連接，而不需要另外對通常電源布線進行布線。由于不需要使寬度和布線間隔較大的布線混在一起布線，所以布線所需要的工時不會增加。
另外，在本實施方式中，襯底電源布線2003沒有預先固定在標準單元內部，但如前面所述襯底電源布線2003的布線寬度與信號布線大致相同，所以不會產生上述的復雜情況。
另外，在本實施方式中，作為確定單元間襯底電源布線2003的布線路徑的因素詳細說明了串擾噪聲，但也可以根據單元間襯底電源布線2003周圍的布線的密度等確定。
圖6表示根據布線的密度確定單元間襯底電源布線2003的布線路徑時的半導體集成電路的實施方式。
在圖6中，硬宏2811具有輸入緩沖器2070和2080，分別與信號布線2071、2081連接。信號布線2071被橫向布線，信號布線2081被縱向布線。
圖6中的區(qū)域2072是對信號布線2071進行布線的區(qū)域，該區(qū)域2072中的橫向布線由于信號布線2071使得密度提高。另一方面，區(qū)域2082是對信號布線2081進行布線的區(qū)域，該區(qū)域2082中的縱向布線由于信號布線2081使得密度提高。
單元間襯底電源布線2003，在所述區(qū)域2072中選擇使用布線密度較低的縱向布線，在區(qū)域2082中選擇使用布線密度較低的橫向布線。
這樣，通過根據布線密度變更單元間襯底電源布線2003的布線路徑，能夠防止由于布線密度提高而不能布線、面積增加的缺陷。
另外，在本實施方式中，圖示出設置于各標準單元2000的襯底電源端子2002為一個，但也可以分別設置多個。特別是在面積較大的標準單元中，通過在標準單元內分布設置多個襯底電源端子2002，能夠進一步抑制標準單元內的襯底電位的離差。
并且，單元間襯底電源布線2003僅由一個布線層的金屬布線構成，但也可以利用多個布線層的金屬布線構成。該單元間襯底電源布線2003在設置于標準單元2000的襯底電源端子2002在n阱區(qū)域和p阱區(qū)域分別設有兩個的情況下，當然可以對這兩個襯底電源端子2002分別布線單元間襯底電源布線2003來形成兩個布線。
另外，在本實施方式中，將單元間通常電源布線2004、2005設為兩個，但也可以是三個以上。并且，在本實施方式中，使用了通常電源帶狀布線2041、2042和襯底電源帶狀布線2040，但也可以都不采用。
(第3實施方式)
圖7表示本發(fā)明的第三實施方式的半導體集成電路。另外，在該圖中對與圖4相同的部分賦予相同標號。
在圖7所示的半導體集成電路3999中，與圖4所示的半導體集成電路的不同之處是，連接多個標準單元2000的襯底電源端子2002之間的單元間襯底電源布線2013，僅與多個標準單元2000的襯底電源端子2002中的一部分連接。圖7所示的半導體集成電路3999的標準單元2000具有下述結構，在左右相鄰的標準單元之間共用其p阱區(qū)域和n阱區(qū)域，其襯底電位相同。
以下說明如上所述構成的半導體集成電路。
圖7所示的半導體集成電路3999的單元間襯底電源布線2013僅與一部分標準單元2000的襯底電源端子2002連接。但是，左右相鄰的標準單元2000共用其阱區(qū)域。因此，在像本實施方式這樣使單元間襯底電源布線2013僅與一部分標準單元的襯底電源端子2002連接的情況下，半導體集成電路3999內的所有標準單元2000通過單元間襯底電源布線2013、標準單元的襯底電源端子2002及共用的阱區(qū)域，被提供施加給單元間襯底電源布線2013的襯底電位。
由此，能夠根據單元間襯底電源布線2013周圍的布線狀況(單元間襯底電源布線2013與其周圍布線之間的串擾噪聲的產生情況、布線的密度等)，刪除不需要部分的單元間襯底電源布線，能夠降低串擾噪聲、緩和布線密度、縮小面積。
另外，在本實施方式中，圖示出設置于各標準單元2000的襯底電源端子2002為一個，但也可以分別設置多個。并且，單元間襯底電源布線2013僅由一個布線層的金屬布線構成，但也可以由多個布線層的金屬布線構成。另外，在本實施方式中，單元間通常電源布線2004、2005設為兩個，但也可以是三個以上。此外，在本實施方式中，使用了通常電源帶狀布線2041、2042和襯底電源帶狀布線2040，但也可以都不采用。
(第4實施方式)圖8表示用于對半導體集成電路進行布局設計的半導體集成電路的計方法的流程圖。
硬宏/標準單元庫551具有硬宏和在標準單元的掩模數據上的形狀信息、信號輸入端子和信號輸出端子的物理位置信息、這些輸入輸出端子之間的速度信息和功率信息。
硬宏/標準單元庫551中包含的標準單元例如是圖1A所示的標準單元。
下面，根據

未進行布線的半導體集成電路550。圖9是未進行布線的半導體集成電路2999的示意圖。未進行布線的半導體集成電路2999，根據邏輯門間的連接信息文件(網表)，在可布局區(qū)域內配置硬宏2010，而且沿著標準單元行2100配置標準單元2000。
所述標準單元2000包含于硬宏/標準單元庫551中。在標準單元行2100中排列的標準單元2000左右相鄰，所以設置于各個標準單元2000的通常電源布線彼此相互接線，分別構成固定單元間布線(單元間通常電源布線)2004和2005。另一方面，襯底電源端子2002彼此在標準單元2000的相鄰配置中不相互接線。
在所述硬宏2010中設置有輸出緩沖器2011和2031。對輸出緩沖器2011和2031的輸出端子沒有實施信號布線。
另外，在每個標準單元2000中，襯底電源端子2002的形狀、數量未必都是相同的。此處，為了簡化說明，襯底電源端子2002在每個標準單元2000中各設有一個。
結果，未進行布線的半導體集成電路2999包括多個標準單元行2100，該標準單元行2100包括多個標準單元2000，而且配置有硬宏2010，并且還鋪設有固定單元間布線2004、2005。對設置于硬宏2010內的輸出緩沖器2011和2031的輸出端子沒有實施信號布線。并且，襯底電源端子2000彼此間也未接線。
以下，根據圖8所示的半導體集成電路的設計方法的流程圖，說明對圖9所示未進行布線的半導體集成電路進行布線的流程。
(步驟1)以網表522中記述的邏輯門彼此間的連接信息、和硬宏/標準單元行551中記述的硬宏和標準單元的輸入側及輸出側的兩個信號端子(在圖1等中未圖示)的物理位置信息為基礎，在信號布線步驟511形成標準單元和硬宏之間的信號布線。此處為了簡單起見，省略說明標準單元之間的信號布線。
圖10表示步驟1的信號布線步驟511之后的半導體集成電路。在圖10中，形成了信號布線2012、2032。
(步驟2)在襯底電源布線步驟512形成設置于標準單元2000的襯底電源端子2002之間的布線。此時，襯底電源端子2002之間的布線根據以下約束條件進行。第1約束條件為由驅動能力高的單元驅動的信號布線、與襯底電源端子之間的單元間襯底電源布線不相鄰地平行布線。在不滿足該第1約束條件時，作為第2約束條件，使由驅動能力高的單元驅動的信號布線、與襯底電源端子之間的單元間襯底電源布線相鄰地平行布線的距離為最小。
圖4表示該步驟2的襯底電源布線步驟512之后的半導體集成電路。在圖4中，已對單元間襯底電源布線2003進行了布線。單元間襯底電源布線2003沒有與信號布線2012、2032平行布線的部分。
如上所述，作為本實施方式的半導體集成電路的設計方法的輸出結果，能夠獲得已經對襯底電源布線完成布線的半導體集成電路560。
這樣，由驅動能力高的單元驅動的信號布線被布線的部位，根據使單元間襯底電源布線的布線路徑不與信號布線平行布線這種約束條件來確定，所以能夠進行避免了產生平行布線造成的對單元間襯底電源布線的串擾噪聲的半導體集成電路的設計。由此，能夠進行可以防止尖峰脈沖在襯底電源布線中被激勵的半導體集成電路的設計，抑制因尖峰脈沖造成的晶體管的有效閾值電壓的變動，抑制錯誤動作的產生概率，改善成品率。
另外，通常電源布線由單元間通常電源布線2004、2005構成并預先固定設置，所以僅將標準單元2000相鄰配置，即可使通常電源布線彼此電連接，不需要另外對通常電源布線進行布線。因此，在信號布線步驟511中，由于不需要進行使寬度和布線間隔較大的布線混在一起的布線，所以布線所需要的工時不會增加。另外，在本實施方式中，單元間襯底電源布線沒有預先固定在標準單元內部，但如前面所述單元間襯底電源布線的布線寬度與信號布線大致相同，所以不會產生上述的復雜情況，布線所需要的工時不會增加。
另外，在本實施方式中，襯底電源端子之間的布線步驟512與信號布線步驟511是分別進行的，但也可以同時進行。該情況時，在使得襯底電源端子之間的布線與信號布線不平行配置的約束條件下進行布線，由此能夠獲得與上述相同的效果。
并且，在本實施方式中，襯底電源端子之間的布線在第1和第2約束條件下布線，但在其他約束條件、例如襯底電源端子之間的布線與由驅動能力高的單元驅動的信號布線平行相鄰時，通過在這兩者之間設置屏蔽布線等條件下進行布線等，也能夠獲得相同效果。
(第5實施方式)下面，說明本發(fā)明的第五實施方式的半導體集成電路的設計方法。
本實施方式的設計方法的流程圖與上述第四實施方式的半導體集成電路的設計方法的流程相同，使用圖8所示的流程。
本實施方式的半導體集成電路的設計方法的流程圖與上述第四實施方式的半導體集成電路的設計方法的流程圖相比，襯底電源布線步驟512不同。以下，具體說明該第五實施方式的半導體集成電路的設計方法的襯底電源布線步驟512。
在所述襯底電源布線步驟512中，在襯底電源布線步驟512將設置于標準單元的襯底電源端子之間接線，形成單元間襯底電源布線。此時，襯底電源端子之間的布線根據以下約束條件進行。第1約束條件為進行所有標準單元的襯底電源端子之間的布線，使得由驅動能力高的單元驅動的信號布線與襯底電源端子之間的布線不相鄰地平行布線。在不滿足該第1約束條件時，作為第2約束條件，進行一部分標準單元的襯底電源端子之間的布線，使得由驅動能力高的單元驅動的信號布線與襯底電源端子之間的布線不相鄰地平行布線，而且所有標準單元被提供襯底電位。在該第2約束條件也不滿足時，作為第3約束條件，進行所有或一部分標準單元的襯底電源端子之間的布線，使得由驅動能力高的單元驅動的信號布線與襯底電源端子之間的布線相鄰地平行布線的距離為最小。
按照本實施方式的半導體集成電路的設計方法的流程，對圖9所示未進行布線的半導體集成電路實施了信號布線和襯底電源端子之間的布線后的結果，為圖7所示的半導體集成電路。另外，圖7與第三實施方式的半導體集成電路同樣，所以省略詳細說明。
如上所述，作為本實施方式的半導體集成電路的設計方法的輸出結果，能夠獲得已完成襯底電源布線的半導體集成電路560。
如上所述，根據本實施方式的半導體集成電路的設計方法的流程，除上述第四實施方式的半導體集成電路的設計方法的效果外，還能夠根據單元間襯底電源布線及周圍的布線狀況，刪除不需要部分的單元間襯底電源布線，所以能夠進一步降低串擾噪聲。
另外，在本實施方式中，襯底電源端子之間的布線步驟512與信號布線步驟511是分別進行的，但也可以同時進行。該情況時，在使得襯底電源端子之間的布線與信號布線不平行配置的約束條件下進行布線，由此能夠獲得與上述同樣的效果。
并且，在本實施方式中，襯底電源端子之間的布線在第1、第2和第3約束條件下布線，但在其他約束條件、例如襯底電源端子之間的布線與由驅動能力高的單元驅動的信號布線平行相鄰時，可以在這兩者之間設置屏蔽布線、或在布線的密度較高的部分不進行襯底電源端子之間的布線等條件下進行布線。該情況時能夠獲得同樣效果，還能夠緩和布線密度、縮小面積。
(第6實施方式)圖11表示本發(fā)明的第六實施方式的半導體集成電路的設計裝置。
在圖11中，半導體集成電路的設計裝置包括CPU402，具有執(zhí)行圖8所示的信號布線步驟511和襯底電源布線步驟512的信號布線單元和襯底電源布線單元(均未圖示)，進行布線等的計算處理，；硬盤驅動器(HDD)401，存儲庫、網表、設計條件文件及處理它們的程序等；存儲器403，用于暫時存儲在所述HDD401中存儲的數據和所述CPU402的計算處理結果；輸入裝置405，由用于使設計者對所述CPU402發(fā)出指示的鼠標和鍵盤構成；顯示器404，用于顯示所述CPU402實施后的處理結果等。
設計者通過輸入裝置405進行命令輸入等，從而對CPU402發(fā)出關于配置布線和LSI設計的指示。CPU402按照該指示，根據在HDD401和存儲器403中存儲并保管的數據進行預定的處理，把該處理結果存儲在所述HDD401和存儲器403中，并顯示在顯示器404上。
通過使用如以上那樣構成的半導體集成電路的設計裝置，設計者能夠設計半導體集成電路。
如上所述，本發(fā)明具有提高基于襯底電壓控制技術的晶體管的有效閾值電壓的控制精度的效果，作為改善標準單元和使用了它的半導體集成電路的成品率、工作頻率和功耗、面積的技術非常有用。
權利要求
1.一種標準單元，具有對晶體管的源極提供電源電壓的通常電源布線，和對所述晶體管的襯底提供襯底電源電壓的襯底電源布線，其特征在于，所述通常電源布線由固定布線構成，該固定布線的高度方向的位置和布線寬度被設定得與其他標準單元中的相同，而且在與所述高度方向正交的方向貫穿所述標準單元地鋪設，其中，所述其他標準單元與所述標準單元類型不同，所述襯底電源布線由與所述固定布線不同的非固定布線構成。
2.根據權利要求1所述的標準單元，其特征在于，在所述標準單元與其他標準單元相鄰排列時，所述非固定布線不與所述其他標準單元的非固定布線相互連接。
3.根據權利要求1所述的標準單元，其特征在于，所述非固定布線設置在各個n阱區(qū)域和各個p阱區(qū)域。
4.根據權利要求1所述的標準單元，其特征在于，所述非固定布線設置有多個。
5.根據權利要求1所述的標準單元，其特征在于，所述非固定布線是用于提供襯底電源電壓的襯底電源端子。
6.根據權利要求5所述的標準單元，其特征在于，所述襯底電源端子設置在各個n阱區(qū)域和各個p阱區(qū)域。
7.根據權利要求5所述的標準單元，其特征在于，所述襯底電源端子設置有多個。
8.一種標準單元庫，其特征在于，具有權利要求1所述的標準單元。
9.一種半導體集成電路，其特征在于，包括權利要求1所述的標準單元。
10.一種半導體集成電路，設置有多行包括多個標準單元的標準單元行，其特征在于，具有對各個所述標準單元中包含的晶體管的源極提供電源電壓的通常電源布線網；和對各個所述標準單元的晶體管的襯底提供襯底電源電壓的襯底電源布線網，所述通常電源布線網包括沿各個所述標準單元行橫向鋪設的固定單元間布線，所述襯底電源布線網包括與所述固定單元間布線不同的非固定單元間布線。
11.根據權利要求10所述的半導體集成電路，其特征在于，所述非固定單元間布線由分別對各個所述標準單元的n阱區(qū)域和p阱區(qū)域提供襯底電源電壓的多個布線構成。
12.根據權利要求10所述的半導體集成電路，其特征在于，所述非固定單元間布線，通過連接設置在各個所述標準單元內部的襯底電源端子間而構成。
13.根據權利要求10所述的半導體集成電路，其特征在于，所述非固定單元間布線，通過連接設置在各個所述標準單元內部的襯底電源端子間的一部分而構成。
14.根據權利要求10所述的半導體集成電路，其特征在于，所述通常電源布線網具有通常電源帶狀布線，該通常電源帶狀布線鋪設置在與所述固定單元間布線正交的方向，而且與所述固定單元間布線連接。
15.根據權利要求14所述的半導體集成電路，其特征在于，所述襯底電源布線網具有襯底電源帶狀布線，該襯底電源帶狀布線與所述通常電源帶狀布線平行地鋪設，而且與所述非固定單元間布線連接。
16.根據權利要求15所述的半導體集成電路，其特征在于，所述襯底電源帶狀布線與所述非固定單元間布線相比，布線寬度大。
17.一種包括多個晶體管的半導體集成電路，其特征在于，具有對各個所述晶體管的源極提供電源電壓的通常電源布線網；對各個所述晶體管的襯底提供襯底電源電壓的襯底電源布線網；以及多個信號布線，所述通常電源布線網在預定的一個布線層沿一個方向鋪設，所述襯底電源布線網在多個布線層沿多個方向鋪設，以避開通常電源布線網和所述多個信號布線。
18.一種半導體集成電路的設計方法，該半導體集成電路設置有多行包括多個標準單元的標準單元行，所述標準單元具有對晶體管的源極提供電源電壓的通常電源布線；對所述晶體管的襯底提供襯底電源電壓的襯底電源端；以及信號端子，所述半導體集成電路的設計方法的特征在于，包括連接各個所述標準單元的信號端子間的信號布線步驟；和連接各個所述標準單元的襯底電源端子間的襯底電源布線步驟。
19.根據權利要求18所述的半導體集成電路的設計方法，其特征在于，所述信號布線步驟和所述襯底電源布線步驟同時進行。
20.根據權利要求18所述的半導體集成電路的設計方法，其特征在于，在所述襯底電源布線步驟中，僅連接各個所述標準單元的襯底電源端子間的一部分。
21.一種半導體集成電路的設計裝置，該半導體集成電路設置有多個包括多個標準單元的標準單元行，所述標準單元具有對晶體管的源極提供電源電壓的通常電源布線；對所述晶體管的襯底提供襯底電源電壓的襯底電源端子；以及信號端子，所述半導體集成電路的設計裝置的特征在于，具有連接各個所述標準單元的信號端子間的信號布線單元；和連接各個所述標準單元的襯底電源端子間的襯底電源布線單元。
22.根據權利要求21所述的半導體集成電路的設計裝置，其特征在于，所述襯底電源布線單元僅連接各個所述標準單元的襯底電源端子間的一部分。
全文摘要
本發(fā)明提供一種標準單元、半導體集成電路、半導體集成電路的設計方法、半導體集成電路的設計裝置及標準單元庫，在實施了襯底電壓控制技術的標準單元中，提高設計自由度，并且減少設計工時。標準單元(300)將通常電源布線(160)、(161)配置在預先設定的位置。因此，在具有這種通常電源布線(160)、(161)的其他標準單元相鄰配置時，這些通常電源布線(160)、(161)被相互接線。另外，在標準單元(300)配置在將所述其他標準單元相鄰排列時相互不連接的襯底用電源端子(120)。因此，在排列多個標準單元(300)構成半導體集成電路時，能夠自由設定單元間襯底電源布線的布線路徑等，設計自由度提高。
文檔編號H01L23/52GK1945830SQ200610142049
公開日2007年4月11日 申請日期2006年10月8日 優(yōu)先權日2005年10月3日
發(fā)明者新保宏幸, 矢野純一 申請人:松下電器產業(yè)株式會社