專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于半導(dǎo)體裝置及其制作方法，特別是有關(guān)于一種具有堆疊接觸結(jié)構(gòu)的半導(dǎo)體裝置及其制作方法。
背景技術(shù)：
在電子元件及半導(dǎo)體集成電路(IC)元件中，例如提供電性導(dǎo)電線的信號(hào)傳送是一種必要的步驟。透過在必要位置的導(dǎo)電插塞連接不同層的導(dǎo)電線，以提供一預(yù)先決定的功能。在半導(dǎo)體制程持續(xù)不斷的進(jìn)步下，導(dǎo)致具有較佳構(gòu)件及/或較高集成化程度的半導(dǎo)體裝置。在包括多種不同構(gòu)件的半導(dǎo)體裝置之中，接觸結(jié)構(gòu)通常是在電路元件及/或內(nèi)連線層間提供一電性連接。
一典型的接觸結(jié)構(gòu)，可以是在層間介電層(interleveldielectric；ILD)形成一接觸孔，之后以例如鎢的導(dǎo)電材料填充于上述接觸孔之中，以形成鎢接觸插塞。然而，在典型的接觸結(jié)構(gòu)之中會(huì)產(chǎn)生較不利信號(hào)傳送的高電阻。定義接觸孔高度的方式，通過分離在半導(dǎo)體集成電路元件中例如基底及較高導(dǎo)線層的兩層的層間介電層的高度。不幸地，當(dāng)接觸孔的寬度持續(xù)地縮小，而接觸孔的高度卻不能相對(duì)地縮小。因此，接觸孔的高寬比(aspectratio)會(huì)持續(xù)增加，導(dǎo)致在金屬填充的制程愈來愈困難。
因此，急需提供一種接觸結(jié)構(gòu)及其制作方法，以改善鎢接觸插塞的制程容許度及降低其接觸電阻。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種半導(dǎo)體裝置及其制作方法，此半導(dǎo)體裝置具有一堆疊接觸結(jié)構(gòu)，其中堆疊接觸結(jié)構(gòu)是使用一相對(duì)較低電阻的第二接觸插塞堆疊一相對(duì)較高電阻的第一接觸插塞，以改善耦接的電阻/電容(電阻電容延遲)。
本發(fā)明的一目的，是提供具有一堆疊接觸結(jié)構(gòu)的半導(dǎo)體裝置。此半導(dǎo)體裝置包含，一柵極結(jié)構(gòu)位于一半導(dǎo)體基底上。一源/漏極區(qū)域位于半導(dǎo)體基底之中，橫向地鄰接于柵極結(jié)構(gòu)。一第一介電層形成于柵極結(jié)構(gòu)及源/漏極區(qū)域的上方，且第一介電層具有一第一接觸孔，其形成于上述柵極結(jié)構(gòu)或源/漏極區(qū)域至少其中之一的上方。一第一接觸插塞，是由一第一導(dǎo)電材料填充于該第一接觸孔之中形成，且第一接觸插塞電性耦接該柵極結(jié)構(gòu)或該源/漏極區(qū)域至少其中之一。一第二介電層，位于該第一介電層及該第一接觸插塞的上方，且第二介電層具有一第二接觸孔，用以暴露該第一接觸插塞。一第二接觸插塞，是由一第二導(dǎo)電材料填充于該第二接觸孔之中形成，且該第二接觸插塞電性耦接該第一接觸插塞。上述第二導(dǎo)電材料與第一導(dǎo)電材料為不同的材料，且該第二導(dǎo)電材料的電阻小于該第一導(dǎo)電材料的電阻。
本發(fā)明的另一目的是提供具有一堆疊接觸結(jié)構(gòu)的半導(dǎo)體裝置，包含一柵極結(jié)構(gòu)，位于一半導(dǎo)體基底上。一源/漏極區(qū)域，位于半導(dǎo)體基底之中，橫向地鄰接于柵極結(jié)構(gòu)。一第一介電層，形成于該柵極結(jié)構(gòu)及該源/漏極區(qū)域的上方，且第一介電層具有一第一接觸孔，其形成于該柵極結(jié)構(gòu)或源/漏極區(qū)域至少其中之一的上方。一鎢插塞，形成于該第一接觸孔之中，且電性耦接該柵極結(jié)構(gòu)或該源/漏極區(qū)域。一第二介電層，位于第一介電層及該第一接觸孔的上方，且第二介電層具有一第二接觸孔，用以暴露該鎢插塞。一銅插塞，形成于該第二接觸孔之中，且電性耦接該鎢插塞。一內(nèi)連線結(jié)構(gòu)，形成于該第二介電層上方，且電性耦接該銅插塞。
本發(fā)明所述的半導(dǎo)體裝置，其中該第一導(dǎo)電材料包含鎢或其合金。
本發(fā)明所述的半導(dǎo)體裝置，其中該第二導(dǎo)電材料包含銅或其合金。
本發(fā)明所述的半導(dǎo)體裝置，其中該第二介電層的介電常數(shù)等于或小于4.0。
本發(fā)明所述的半導(dǎo)體裝置，更包含一擴(kuò)散阻障層，位于該第二接觸孔的底部及側(cè)壁，其中該擴(kuò)散阻障層設(shè)置在該第二介電層與該第二接觸插塞之間。
本發(fā)明所述的半導(dǎo)體裝置，更包含一蝕刻停止層，介于該第一介電層與該第二介電層之間，其中該第二接觸孔穿過該第二介電層與該蝕刻停止層，以暴露該第一接觸插塞的頂部。
本發(fā)明所述的半導(dǎo)體裝置，更包含一金屬硅化層，分別地形成于該柵極結(jié)構(gòu)及該源/漏極區(qū)域的上方，其中該第一接觸孔暴露該柵極結(jié)構(gòu)上的該金屬硅化層或該源/漏極區(qū)域上的該金屬硅化層至少其中之一；以及一接觸孔蝕刻停止層，介于該第一介電層及該金屬硅化層之間，其中該第一接觸孔穿過該第一介電層及該接觸孔蝕刻停止層，以暴露該金屬硅化層。
本發(fā)明所述的半導(dǎo)體裝置，其中該第二接觸孔是一單鑲嵌式開口或一雙鑲嵌式開口。
本發(fā)明所述的半導(dǎo)體裝置，其中該第二接觸孔的寬度是等于或大于該第一接觸孔的寬度。
本發(fā)明所述的半導(dǎo)體裝置，其中該第一接觸孔的深度小于1.5倍的柵極結(jié)構(gòu)高度。
本發(fā)明所述的半導(dǎo)體裝置，可降低堆疊接觸結(jié)構(gòu)的有效接觸電阻，改善耦接的電阻電容。


圖1A至圖1D是顯示用于電性耦接源/漏極區(qū)域的銅插塞堆疊鎢插塞的堆疊接觸結(jié)構(gòu)的制作方法的剖面圖；圖2是顯示用于電性耦接?xùn)艠O結(jié)構(gòu)及源/漏極區(qū)域的銅插塞堆疊鎢插塞的堆疊接觸結(jié)構(gòu)的制作方法的剖面圖；圖3A是顯示用于電性耦接源/漏極區(qū)域的雙鑲嵌式銅插塞堆疊鎢插塞的堆疊接觸結(jié)構(gòu)的制作方法的剖面圖；圖3B是顯示用于電性耦接?xùn)艠O結(jié)構(gòu)及源/漏極區(qū)域的雙鑲嵌式銅插塞堆疊鎢插塞的堆疊接觸結(jié)構(gòu)的制作方法的剖面圖。
具體實(shí)施例方式
接下來，配合附圖及本發(fā)明較佳具體實(shí)施例的說明，使之前所述本發(fā)明目的、特征及優(yōu)點(diǎn)更加清楚。
以下將以實(shí)施例詳細(xì)說明做為本發(fā)明的參考，且范例是配合著圖式說明。在圖式或描述中，相似或相同部分是使用相同的符號(hào)。在圖式中，實(shí)施例的形狀或厚度可擴(kuò)大，以簡化或是方便標(biāo)示。圖式中元件的部分將以描述說明之?？闪私獾氖?，未繪示或描述的元件，可以是具有各種本領(lǐng)域技術(shù)人員所知的形式。此外，當(dāng)敘述一層是位于一基材或是另一層上時(shí)，此層可直接位于基材或是另一層上，或是其間亦可以有中介層。
在此，圖1A至圖1D是顯示用于電性耦接源/漏極區(qū)域的銅插塞堆疊鎢插塞的堆疊接觸結(jié)構(gòu)的制作方法的剖面圖。
在圖1A中，圖案化沉積在半導(dǎo)體基底10上方的一柵介電材料及一柵導(dǎo)電材料，且分別地形成一柵介電層12及一柵電極層14。上述柵介電層12及柵電極層14兩者一起構(gòu)成一柵極結(jié)構(gòu)。半導(dǎo)體基底10可以是一整個(gè)硅結(jié)構(gòu)或一般使用的半導(dǎo)體材料及結(jié)構(gòu)，例如硅于絕緣體上(silicon on insulator；SOI)或一硅層設(shè)置于硅鍺結(jié)構(gòu)上。柵介電層12可以是由氧化硅或一高介電常數(shù)(high-k)的介電材料組成。柵電極層14可以是由非結(jié)晶多晶硅(amorphouspolysilicon)、摻雜多晶硅(doped polysilicon)、金屬、單晶硅(single crystalline silicon)或其它導(dǎo)電材料構(gòu)成。
接著，進(jìn)行一輕離子注入處理，以分別地形成兩個(gè)輕摻雜區(qū)域16，其鄰接于柵極結(jié)構(gòu)的每一側(cè)邊的半導(dǎo)體基底10內(nèi)。接下來，可形成一介電間隙壁18于柵極結(jié)構(gòu)的每一側(cè)壁上。介電間隙壁18可以是氮化物、氮化物、氮氧化物或其組合。然后，進(jìn)行一重離子注入處理，以分別地形成兩個(gè)重?fù)诫s區(qū)域鄰接于每一輕摻雜區(qū)域16。因此，在每一柵極結(jié)構(gòu)側(cè)邊的半導(dǎo)體基底10內(nèi)，形成具有輕摻雜漏極(light doped drain；LDD)結(jié)構(gòu)16的兩個(gè)源/漏極區(qū)域20。金屬氧化物半導(dǎo)體(metal-oxide semiconductor；MOS)晶體管為n型金屬氧化物半導(dǎo)體或是p型金屬氧化物半導(dǎo)體(PMOS)，是由半導(dǎo)體基底10及源/漏極區(qū)域20的導(dǎo)電類型決定。例如p型金屬氧化物半導(dǎo)體(PMOS)晶體管，其輕摻雜漏極結(jié)構(gòu)16與源/漏極區(qū)域20的導(dǎo)電類型是為p型，而半導(dǎo)體基底10則為n型的導(dǎo)電類型。例如n型金屬氧化物半導(dǎo)體(NMOS)晶體管的輕摻雜漏極結(jié)構(gòu)16與源/漏極區(qū)域20的導(dǎo)電類型是n型，而半導(dǎo)體基底10則為p型的導(dǎo)電類型。
為了降低片電阻，可形成一金屬硅化層22于源/漏極區(qū)域20及柵電極層14上方。金屬硅化層22可以是包含鈦(Ti)、鈷(Co)、鎳(Ni)、鈀(Pa)、鉑(Pt)、鉺(Er)及其相似物的金屬硅化層。
沉積一接觸孔蝕刻停止層24(contact etch stop layer；CETL)于上述已完成的金屬氧化物半導(dǎo)體晶體管的半導(dǎo)體基底10上，以控制后續(xù)形成接觸孔的終止點(diǎn)。接觸孔蝕刻停止層24可以是氮化硅、氮氧化硅、碳化硅或其組合。形成一第一層間介電層(inter-layer dielectric；ILD)26于接觸孔蝕刻停止層24上，用以隔離金屬氧化物半導(dǎo)體晶體管與后續(xù)形成的內(nèi)連線結(jié)構(gòu)。第一層間介電層26可以使用熱化學(xué)氣相沉積制程(thermal chemical vapordeposition)或高密度等離子制程(high-density plasma；HDP)，以制作摻雜或未摻雜的氧化硅層，氧化硅層例如為未摻雜硅玻璃(undoped silicate glass；USG)、摻雜磷的硅玻璃(phosphorousdoped silicate；PSG)、硼磷硅玻璃(borophosphosilicate glass；BPSG)。在另一實(shí)施例中，第一層間介電層26也可以是摻雜或摻雜磷的旋轉(zhuǎn)涂布玻璃(SOG)、苯基三乙氧基硅酸鹽(phenyltriethoxysilicate；PTEOS)或硼磷四乙氧基硅酸鹽(boronphosopho-tetraethoxysilicate；BPTEOS)。接下來進(jìn)行平坦化步驟，例如提供化學(xué)機(jī)械平坦化(chemical mechanicalplanarization；CMP)，于第一層間介電層26、介電抗反射涂布(dielectric anti-reflective coating；DARC)層及/或底部抗反射涂布(bottom anti-reflective coating；BARC)層，然后提供以光刻技術(shù)圖案化的光致抗蝕劑層，其中為了簡化，故在圖式并未顯示這些元件。接著，進(jìn)行一干蝕刻步驟，以形成一第一接觸孔28，其中此第一接觸孔28穿過第一層間介電層26及接觸孔蝕刻停止層24，以暴露源/漏極區(qū)域20上方的金屬硅化層22。之后，剝除圖案化光致抗蝕劑層及底部抗反射涂布層。第一接觸孔28的深度是小于1.5倍的柵極結(jié)構(gòu)高度。在本說明書中使用的詞“高寬比(aspect ratio)”為一接觸孔的高度及寬度的比例。可了解的是，也可形成第一接觸孔28以暴露柵電極層14上的金屬硅化層22，如圖2所示，之后將詳細(xì)說明。
在圖1B中，沉積一第一導(dǎo)電層于半導(dǎo)體基底10上方，使第一導(dǎo)電層可填充于第一接觸孔28內(nèi)。通過化學(xué)機(jī)械平坦化步驟移除第一接觸孔28以外的其它部分的第一導(dǎo)電層。之后暴露出第一層間介電層26，且填充于第一接觸孔28內(nèi)殘留的部分第一導(dǎo)電層，構(gòu)成一第一接觸插塞30。第一接觸插塞30是由鎢或鎢合金組成，因此，在此之后，可以稱作鎢插塞。鎢插塞的形成方法包括選擇性的鎢化學(xué)氣相沉積法(W-CVD)。例如，鎢可以是大體上只沉積于第一接觸孔28底部暴露的硅，接著，以回蝕刻(etch back)步驟移除多余的鎢。
在圖1C中，可視需要沉積一蝕刻停止層32及一第二層間介電層34于第一層間介電層26上方，之后，制作一第二接觸孔36以穿過第二層間介電層34及蝕刻停止層32，且暴露第一接觸插塞30的頂部。蝕刻停止層32可以是由氧化硅、氮化硅、碳化硅、氮氧化硅或其組合物所組成，且利用各種沉積技術(shù)，包括低壓化學(xué)氣相沉積法(low-pressure chemical vapor deposition；LPCVD)、常壓化學(xué)氣相沉積法(atmospheric-pressure chemical vapordeposition；APCVD)、等離子增強(qiáng)式化學(xué)氣相沉積法(plasma-enhanced chemical vapor deposition；PECVD)、物理氣相沉積法(physical vapor deposition；PVD)、濺鍍(sputtering)及未來發(fā)展的沉積制程。雖然，本發(fā)明的具體實(shí)施例顯示視需要形成的蝕刻停止層32，當(dāng)省略使用蝕刻停止層32時(shí)，本發(fā)明仍能控制接觸孔的形成。
形成第二層間介電層34的方式也可以是利用各種技術(shù)，例如旋轉(zhuǎn)涂布、化學(xué)氣相沉積法及未來發(fā)展的沉積法。第二層間介電層34也可以是單層或多層結(jié)構(gòu)(具有或未具有一中間蝕刻停止層)。在一實(shí)施例中，第二層間介電層34是由低介電常數(shù)的介電層組成。在本說明書中“低介電常數(shù)(low-k)”是指介電層的介電常數(shù)等于或小于4.0。根據(jù)本發(fā)明的具體實(shí)施例，也可以是使用各種低介電常數(shù)的介電材料，例如，旋轉(zhuǎn)涂布非有機(jī)介電材料(spin-oninorganic dielectric)、旋轉(zhuǎn)涂布有機(jī)介電材料(spin-on organicdielectric)、多孔介電材料(porous dielectric)、有機(jī)高分子聚合物(organic polymer)、有機(jī)硅玻璃(organic silica glass)、氟化硅玻璃(fluorinated silicate glass；FSG)、類金剛石碳(diamond-like carbon)、含氫的倍半硅氧烷(hydrogen silsesquioxane)系列材料、甲基倍半硅氧烷(methyl silsesquioxane)系列材料、多孔有機(jī)系列材料、聚酰亞胺(polyimide；PI)、聚倍半硅氧烷(polysilsesquioxane)、聚芳醚(plyarylethers)、氟硅玻璃(fluorosilicate glass)及市售的材料，以及其它低介電常數(shù)的介電材料例如為Allied Signal制作的FLARE或Dow Corning制作的SiLK。
第二接觸孔36也可以是使用以遮罩的光刻技術(shù)及非等向性蝕刻(例如等離子蝕刻或反應(yīng)式離子蝕刻)步驟形成的單鑲嵌式開口或雙鑲嵌式開口。在一實(shí)施例中，第二接觸孔36為單鑲嵌式開口，如圖1C所示，其中第二接觸孔36的寬度可以是等于或大于第一接觸孔28的寬度。在另一實(shí)施例中，第二接觸孔36可以是包括上溝渠部分及下通孔部分的雙鑲嵌式開口，如圖3A及圖3B所示，將在后續(xù)進(jìn)行討論。
在圖1D中，沿第二接觸孔36的底部及其側(cè)壁順應(yīng)性地沉積一擴(kuò)散阻障層38，因此，可同時(shí)在第二接觸孔36的底部及側(cè)壁提供良好且具有較佳的導(dǎo)電性的擴(kuò)散阻障層。接著，通過例如電鍍形成一第二導(dǎo)電層，因此，可完整地填充于第二接觸孔36之中。接著，移除第二導(dǎo)電層及延伸至第二層間介電層34上方的擴(kuò)散阻障層38，例如通過化學(xué)機(jī)械研磨(CMP)或其它合適的回蝕刻(etchback)制程。借此，殘留部分第二導(dǎo)電材料于第二接觸孔36之中，以作為一第二接觸插塞40。擴(kuò)散阻障層38可以包括，但不限于一耐火材料，其例如為氮化鈦(TiN)、氮化鉭(TaN)、鉭(Ta)、鈦(Ti)、硫氮化鈦(TiSN)、硫氮化鉭(TaSN)、鎢(W)、氮化鎢(WN)、鉻(Cr)、鈮(Nb)、鈷(Co)、鎳(Ni)、鉑(Pt)、釕(Ru)、鈀(Pa)、金(Au)、磷化鈷(CoP)、磷鎢化鈷(CoWP)、磷化鎳(NiP)、磷鎢化鎳(NiWP)、其混合物或其它可阻止銅擴(kuò)散至第二層間介電層34的材料。上述擴(kuò)散阻障層38可通過物理氣相沉積(physical vapor deposition；PVD)、化學(xué)沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)或電鍍法形成。第二接觸插塞40可以包括一低電阻導(dǎo)電材料，其是選自包括銅及其合金的導(dǎo)電材料。第二接觸插塞也可稱作銅插塞。例如，一填充銅的制程包括金屬晶種層沉積及銅電化學(xué)電鍍(copper electrochemicalplating)。金屬晶種層可以是包括銅、鎳、鉬、鉑或其相似物，且通過物理氣相沉積、化學(xué)沉積或原子層沉積法形成。
借此，鎢插塞及銅插塞的組合形成一堆疊接觸結(jié)構(gòu)，以提供與金屬氧化物半導(dǎo)體晶體管之間的電性耦接，MOS晶體管之中，為形成于半導(dǎo)體基底10的源/漏極區(qū)域20及/或形成于半導(dǎo)體基底10上方的柵極結(jié)構(gòu)?？尚纬啥询B接觸結(jié)構(gòu)之后，形成一內(nèi)連線結(jié)構(gòu)42于第二層間介電層34上方，且圖案化內(nèi)連線結(jié)構(gòu)42以電性耦接堆疊接觸結(jié)構(gòu)，如圖1D所示。
堆疊接觸結(jié)構(gòu)中的下方接觸部位為形成在第一層間介電層26內(nèi)的鎢插塞，而上方的接觸部位為形成在第二層間介電層34之中的銅插塞。當(dāng)接觸孔的寬度持續(xù)的縮小時(shí)，接觸孔的高度也會(huì)相對(duì)地降低，以達(dá)成較小的高寬比，因此可改善形成鎢插塞的制程的容許度(process window)(例如光刻及蝕刻制程容許度)，且在90納米、65納米、45納米或更小線寬的技術(shù)中能更有利的使用。由于銅插塞為電阻低于鎢插塞的電阻的電阻材料，因此，可降低堆疊接觸結(jié)構(gòu)的有效接觸電阻。另外，第一層間介電層26及第二層間介電層34的累積厚度會(huì)增加，因此可降低內(nèi)連線結(jié)構(gòu)42至柵電極層14的電容，以及內(nèi)連線結(jié)構(gòu)42至半導(dǎo)體基底10的電容，因而，改善耦接的電阻電容(RC delay)。
圖2是顯示使用通過銅插塞堆疊鎢插塞的堆疊接觸結(jié)構(gòu)，用以電性耦接?xùn)烹姌O層14及源/漏極區(qū)域20的實(shí)施例的剖面圖。然而，相同或相似部分可參閱在圖1D的說明，在此不再贅述。
圖3A是顯示使用通過一雙鑲嵌式銅插塞40a堆疊鎢插塞的堆疊接觸結(jié)構(gòu)，用以電性耦接源/漏極區(qū)域20的實(shí)施例的剖面圖。然而，相同或相似部分可參閱在圖1D的說明，在此不再贅述。在制作雙鑲嵌式的技術(shù)包括“先形成通孔(via-first)”圖案化的方法或“先形成溝渠(trench-fist)”圖案化的方法，形成上方溝渠部分及下方通孔部分也可以是使用以遮罩的光刻技術(shù)及非等向蝕刻步驟(例如等離子蝕刻或反應(yīng)式離子蝕刻)。底部蝕刻停止層、中間蝕刻停止層、研磨停止層或抗反射涂布(ARC)層也可以視需要地沉積在第二層間介電層34上或中間，以提供在特殊的蝕刻制程的終止點(diǎn)指標(biāo)。
圖3B是顯示使用通過一雙鑲嵌式銅插塞40a堆疊鎢插塞的堆疊接觸結(jié)構(gòu)，用以電性耦接?xùn)烹姌O層14及源/漏極區(qū)域20的實(shí)施例的剖面圖。然而，相同或相似部分可參閱在圖3A的說明，在此不再贅述。
以上所述僅為本發(fā)明較佳實(shí)施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項(xiàng)技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因此本發(fā)明的保護(hù)范圍當(dāng)以本申請(qǐng)的權(quán)利要求書所界定的范圍為準(zhǔn)。
附圖中符號(hào)的簡單說明如下10半導(dǎo)體基底12柵介電層14柵電極層16輕摻雜漏極結(jié)構(gòu)18介電間隙壁20源/漏極區(qū)域22金屬硅化層
24接觸孔蝕刻停止層26第一層間介電層28第一接觸孔30第一接觸插塞32蝕刻停止層34第二層間介電層36第二接觸孔38擴(kuò)散阻障層40第二接觸插塞40a雙鑲嵌式銅插塞42內(nèi)連線結(jié)構(gòu)
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，該半導(dǎo)體裝置包含一柵極結(jié)構(gòu)，位于一半導(dǎo)體基底上；一源/漏極區(qū)域，位于該半導(dǎo)體基底之中，橫向地鄰接于該柵極結(jié)構(gòu)；一第一介電層，位于該柵極結(jié)構(gòu)及該源/漏極區(qū)域的上方，其中該第一介電層具有一第一接觸孔，其形成于該柵極結(jié)構(gòu)或該源/漏極區(qū)域至少其中之一的上方；一第一接觸插塞，是由一第一導(dǎo)電材料填充于該第一接觸孔之中形成，其中該第一接觸插塞電性耦接該柵極結(jié)構(gòu)或該源/漏極區(qū)域至少其中之一；一第二介電層，位于該第一介電層及該第一接觸插塞的上方，其中該第二介電層具有一第二接觸孔，用以暴露該第一接觸插塞；以及一第二接觸插塞，是由一第二導(dǎo)電材料填充于該第二接觸孔之中形成，其中該第二接觸插塞電性耦接該第一接觸插塞；其中該第二導(dǎo)電材料與該第一導(dǎo)電材料為不同的材料，且該第二導(dǎo)電材料的電阻低于該第一導(dǎo)電材料的電阻。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該第一導(dǎo)電材料包含鎢或其合金。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該第二導(dǎo)電材料包含銅或其合金。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該第二介電層的介電常數(shù)等于或小于4.0。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，更包含一擴(kuò)散阻障層，位于該第二接觸孔的底部及側(cè)壁，其中該擴(kuò)散阻障層設(shè)置在該第二介電層與該第二接觸插塞之間。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，更包含一蝕刻停止層，介于該第一介電層與該第二介電層之間，其中該第二接觸孔穿過該第二介電層與該蝕刻停止層，以暴露該第一接觸插塞的頂部。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，更包含一金屬硅化層，分別地形成于該柵極結(jié)構(gòu)及該源/漏極區(qū)域的上方，其中該第一接觸孔暴露該柵極結(jié)構(gòu)上的該金屬硅化層或該源/漏極區(qū)域上的該金屬硅化層至少其中之一；以及一接觸孔蝕刻停止層，介于該第一介電層及該金屬硅化層之間，其中該第一接觸孔穿過該第一介電層及該接觸孔蝕刻停止層，以暴露該金屬硅化層。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該第二接觸孔是一單鑲嵌式開口或一雙鑲嵌式開口。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該第二接觸孔的寬度是等于或大于該第一接觸孔的寬度。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該第一接觸孔的深度小于1.5倍的柵極結(jié)構(gòu)高度。
全文摘要
本發(fā)明是提供一種半導(dǎo)體裝置，特別涉及一種具有一堆疊接觸結(jié)構(gòu)的半導(dǎo)體裝置，其中堆疊接觸結(jié)構(gòu)包含填充一第一導(dǎo)電材料于一第一接觸孔的一第一接觸插塞，以及填充一第二導(dǎo)電材料于一第二接觸孔的一第二接觸插塞。第二導(dǎo)電材料與第一導(dǎo)電材料為不同的材料，且第二導(dǎo)電材料的電阻小于第一導(dǎo)電材料的電阻。本發(fā)明所述的半導(dǎo)體裝置，可降低堆疊接觸結(jié)構(gòu)的有效接觸電阻，改善耦接的電阻電容。
文檔編號(hào)H01L23/522GK101068018SQ20071000245
公開日2007年11月7日 申請(qǐng)日期2007年1月24日 優(yōu)先權(quán)日2006年5月5日
發(fā)明者崔壬汾, 施教仁 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司