国产精品1024永久观看,大尺度欧美暖暖视频在线观看,亚洲宅男精品一区在线观看,欧美日韩一区二区三区视频,2021中文字幕在线观看

  • <option id="fbvk0"></option>
    1. <rt id="fbvk0"><tr id="fbvk0"></tr></rt>
      <center id="fbvk0"><optgroup id="fbvk0"></optgroup></center>
      <center id="fbvk0"></center>

      <li id="fbvk0"><abbr id="fbvk0"><dl id="fbvk0"></dl></abbr></li>

      半導體器件的制造方法

      文檔序號:7225683閱讀:260來源:國知局
      專利名稱:半導體器件的制造方法
      技術領域
      本發(fā)明涉及半導體器件的制造方法,特別涉及在半導體襯底上形成多層布線層而形成的半導體器件的制造方法。
      背景技術
      以往,作為在形成在半導體襯底上的多層布線層中使各個布線層之間或布線層與半導體襯底表面的規(guī)定區(qū)域之間電連接的方法,已知有使用導電性連接插塞(plug)的如下這樣的方法。
      首先,在半導體襯底表面、或下層布線層等的基底層上形成第1絕緣層,在該第1絕緣層上形成貫穿第1絕緣層地與基底層電連接的導電性連接插塞。進而,在該第1絕緣層上形成覆蓋連接插塞的第2絕緣層。然后,在第2絕緣層上設置開口部,該開口部具有比配置有連接插塞的連接插塞區(qū)域更大的形狀,且包含連接插塞區(qū)域,連接插塞的表面因該開口部而露出。進而,在第2絕緣層上和設置于第2絕緣層的開口部內(nèi)淀積導電膜,通過將該導電膜圖形化,在第2絕緣層上形成與連接插塞電連接的布線層。
      這樣的構造,例如被公開在下述專利文獻1的圖4以及說明該圖的段落中。
      在專利文獻1中,在形成在下部導電層20上的第1層間絕緣層22上,形成貫穿第1層間絕緣層22、并與下部導電層20電連接的導電體插塞30,在第1層間絕緣層22上覆蓋導電體插塞30地形成第2層間絕緣層34。然后,在第2層間絕緣層34上設置輔助接觸孔36,該輔助接觸孔36具有比形成有導電體插塞30的導電體插塞區(qū)域大的形狀,并且包含導電體插塞區(qū)域,在該輔助接觸孔36的底部露出導電體插塞30的表面。進而,在第2層間絕緣層34上和輔助接觸孔36內(nèi)淀積第2布線形成層54,通過將該第2布線形成層54圖形化而形成第2布線層38。
      根據(jù)這樣的以往構造,由于能夠只使用具有第1絕緣層的厚度的連接插塞來使基底層與隔著第1和第2絕緣層等疊層絕緣層而形成在該基底層上的布線層電連接,所以無須復雜的工序,即可實現(xiàn)基底層與布線層的電連接。
      即,作為使基底層與隔著疊層絕緣層形成在該基底層上的布線層電連接的構造,例如有設置完全貫穿所層疊的絕緣層的連接插塞,使該連接插塞與基底層以及布線層電連接的方法,但是,該方法由于需要形成深度與疊層絕緣層的厚度相同的連接插塞用孔,所以使得孔的縱橫比增加,有可能不容易將連接插塞用材料填入孔內(nèi),并可能會使工序復雜化。另外,關于在構成疊層絕緣層的各個絕緣層分別設置連接插塞,并使這些連接插塞相互電連接的方法,需要進行多次填入連接插塞的工序,可能會大幅增加工序時間?;谶@樣的理由,作為在形成在半導體襯底上的多層布線層中,使各布線層之間、或布線層與半導體襯底表面的規(guī)定區(qū)域之間電連接的方法,有時采用上述以往的構造。
      日本特開平7-99194號公報但是,在上述以往的構造中,由于設置于第2絕緣層的開口部具有比連接插塞區(qū)域大的形狀,并且包含連接插塞區(qū)域,所以在通過例如干式蝕刻等加工第2絕緣層來設置開口部時,下層的第1絕緣層的包圍連接插塞的區(qū)域可能會被過蝕刻,使連接插塞的上部從第1絕緣層突出出來。
      在這樣的情況下,淀積在開口部內(nèi)的導電膜可能不能良好地淀積在突出的連接插塞的側面,導電膜可能不能連續(xù)地形成在開口部的內(nèi)表面(以下,把該狀態(tài)稱為開路不良)。由此,有可能降低連接插塞與構成布線層的導電膜的電連接可靠性。尤其是在導電膜是在采用濺射法等淀積而成的情況下,由于濺射法的臺階覆蓋性比例如CVD(ChemicalVapor Deposition)法差,所以,有可能使得對突出的連接插塞的側面的淀積更為困難,從而使得電連接可靠性的降低更加顯著。

      發(fā)明內(nèi)容
      為了解決上述課題,本發(fā)明的半導體器件的制造方法包括在形成在基底層上的第1絕緣層上,形成表面從上述第1絕緣層露出、且貫穿上述第1絕緣層地與上述基底層電連接的導電性連接插塞的工序;在上述連接插塞的上述表面上和上述第1絕緣層上,形成第2絕緣層的工序;在上述第2絕緣層上,設置露出上述連接插塞和上述第1絕緣層的開口部的蝕刻工序;在上述第2絕緣層上和上述開口部內(nèi)淀積導電膜的工序;和將所淀積的上述導電膜圖形化,而在上述第2絕緣層上形成與上述連接插塞電連接的布線層的工序;上述連接插塞的作為上述表面的連接插塞區(qū)域,具有由第1長度方向和第1寬度方向形成的長尺形狀,從上述開口部露出的開口區(qū)域具有由第2長度方向和第2寬度方向形成的長尺形狀,在上述蝕刻工序中,對上述開口部進行對位,使得上述連接插塞區(qū)域的上述第1長度方向與上述開口區(qū)域的上述第2長度方向形成規(guī)定角度地交叉。
      根據(jù)該構造,可提高連接插塞與淀積在設置于連接插塞上的第2絕緣層的開口部內(nèi)的導電膜的電連接可靠性。


      圖1是說明本發(fā)明實施例1的半導體器件的制造方法的剖視圖。
      圖2是說明本發(fā)明實施例1的半導體器件的制造方法的剖視圖。
      圖3是說明本發(fā)明實施例1的半導體器件的制造方法的剖視圖。
      圖4是說明本發(fā)明實施例1的半導體器件的制造方法的剖視圖。
      圖5是說明本發(fā)明實施例1的半導體器件的制造方法的剖視圖。
      圖6是說明本發(fā)明實施例1的半導體器件的制造方法的剖視圖。
      圖7是說明本發(fā)明實施例1的半導體器件的制造方法的剖視圖。
      圖8是說明本發(fā)明實施例1的半導體器件的制造方法的俯視圖。
      圖9是說明本發(fā)明實施例1的半導體器件的制造方法的俯視圖。
      圖10是說明本發(fā)明實施例1的半導體器件的制造方法的俯視圖。
      圖11是說明本發(fā)明實施例1的半導體器件的制造方法的俯視圖。
      圖12是說明本發(fā)明實施例1的半導體器件的制造方法的俯視圖。
      圖13是說明本發(fā)明實施例1的半導體器件的制造方法的俯視圖。
      圖14是說明本發(fā)明實施例1的半導體器件的制造方法的俯視圖。
      圖15是說明本發(fā)明實施例1的半導體器件的制造方法的俯視圖。
      圖16是說明本發(fā)明實施例1的半導體器件的制造方法的俯視圖。
      圖17是說明本發(fā)明實施例2的半導體器件的制造方法的剖視圖。
      圖18是說明本發(fā)明實施例2的半導體器件的制造方法的剖視圖。
      圖19是說明本發(fā)明實施例2的半導體器件的制造方法的剖視圖。
      圖20是說明本發(fā)明實施例2的半導體器件的制造方法的剖視圖。
      圖21是說明本發(fā)明實施例2的半導體器件的制造方法的剖視圖。
      圖22是說明本發(fā)明實施例2的半導體器件的制造方法的剖視圖。
      圖23是說明本發(fā)明實施例2的半導體器件的制造方法的剖視圖。
      圖24是說明本發(fā)明實施例2的半導體器件的制造方法的剖視圖。
      圖25是說明本發(fā)明實施例2的半導體器件的制造方法的俯視圖。
      圖26是在本發(fā)明的實施例1的說明中說明開路不良狀態(tài)的剖視圖。
      圖中100-基底層;110-半導體襯底;200-第1絕緣層;200’-層間絕緣層;300-連接插塞;300’-連接插塞區(qū)域;400-第2絕緣層;400’-第2絕緣層;410-開口部;410’-開口區(qū)域;420-電容用開口部;500-導電膜;510-布線層;600-第3絕緣層;700-電容用連接插塞;800-電容;810-下部電極;820-強電介質(zhì)膜;830-上部電極。
      具體實施例方式
      下面,參照附圖對本發(fā)明的實施例進行詳細說明,另外,在所有的附圖中,對同樣的結構標記相同的符號。
      圖1~圖16是說明本發(fā)明的實施例1的半導體器件的制造方法的工序圖。其中,圖1~圖7是剖視圖,圖8~圖16是俯視圖。
      在本發(fā)明的實施例1的半導體器件的制造方法中,首先,如圖1所示那樣,在形成在基底層100上的第1絕緣層200中,形成表面從第1絕緣層200露出、并且貫穿第1絕緣層200地與基底層100電連接的導電性連接插塞300。
      基底層100是例如形成在采用硅(Si)等材料的半導體襯底的表面部分的雜質(zhì)擴散層、或形成在半導體襯底上的構成多層布線層的一部分的下層布線層等。
      在本實施例中,第1絕緣層200由硅氧化膜(SiO2)構成,例如采用CVD(Chemical Vapor Deposition)法形成。
      連接插塞300是通過在第1絕緣層200上利用使用了光刻法的蝕刻形成接觸孔,進而,在形成了接觸孔的第1絕緣層200上,采用濺射法或CVD法等依次淀積以鈦(Ti)、氮化鈦(TiN)、鎢(W)為材料的金屬層,然后采用CMP(Chemical Mechanical Polishing)法等對該淀積的金屬層進行研磨而形成的。
      在本實施例中,如圖8、圖9的俯視圖所示,從第1絕緣層200露出的連接插塞300的表面,即,配置有連接插塞300的連接插塞區(qū)域300’具有由第1長度方向a和第1寬度方向b形成的長尺形狀。例如,連接插塞區(qū)域300’的形狀是圖8所示的長方形、或圖9所示的橢圓形。在長方形的情況下,長邊方向相當于第1長度方向a,短邊方向相當于第1寬度方向b。在橢圓形的情況下,長軸方向相當于第1長度方向a,短軸方向相當于第1寬度方向b。
      然后,如圖2所示,在第1絕緣層200上和連接插塞區(qū)域300’上形成第2絕緣層400。
      第2絕緣層400由硅氧化膜(SiO2)構成,例如采用CVD法形成。
      然后,如圖3、圖4、圖10以及圖11所示,通過蝕刻,在第2絕緣層400上設置使連接插塞區(qū)域300’的一部分和第1絕緣層200的一部分露出的開口部410。
      圖3是與圖10和圖11所示的俯視圖的虛線X-X’對應的剖視圖,圖4是與圖10和圖11所示的俯視圖的虛線Y-Y’對應的剖視圖。
      其中,圖3表示通過設置開口部410時的蝕刻,對包圍連接插塞300的第1絕緣層200進行過蝕刻,使得連接插塞300的上部從第1絕緣層200突出來的狀態(tài)。
      開口部410是通過對第2絕緣層400進行使用了光刻法的干式蝕刻而形成的。
      在本實施例中,如圖10和圖11所示,從開口部410露出的開口區(qū)域410’具有由第2長度方向a’和第2寬度方向b’構成的長尺形狀。
      例如,開口區(qū)域410’的形狀是如圖10所示的長方形狀或如圖11所示的橢圓形狀。在長方形的情況下,長邊方向相當于第2長度方向a’,短邊方向相當于第2寬度方向b’。在橢圓形的情況下,長軸方向相當于第2長度方向a’,短軸方向相當于第2寬度方向b’。另外,在本實施例中,使開口區(qū)域410’的形狀與連接插塞區(qū)域300’的形狀相對應。
      然后,將連接插塞區(qū)域300’和開口區(qū)域410’配置成使第1長度方向a與第2長度方向a’形成規(guī)定角度θ地交叉。
      即,在設置開口部410時的蝕刻工序中,對開口部410進行對位,使得連接插塞區(qū)域300’的第1長度方向a與開口區(qū)域410’的第2長度方向a’形成規(guī)定角度θ地交叉。
      以下進一步詳細說明。連接插塞區(qū)域300’和開口區(qū)域410’被相互配置成連接插塞區(qū)域300’的第1長度方向a的兩邊緣部301從開口區(qū)域410’突出出來,并且開口區(qū)域410’的第2長度方向a’的兩邊緣部411從連接插塞區(qū)域300’突出出來。
      即,在開口區(qū)域410’的第2長度方向a’的截面上,如圖3所示,開口區(qū)域410’被配置成包含連接插塞區(qū)域300’;在開口區(qū)域410’的第2寬度方向b’的截面上,如圖4所示,開口區(qū)域410’被配置成收納在連接插塞區(qū)域300’內(nèi)。
      另外,在本實施例中,由第1長度方向a和第2長度方向a’形成的角度θ是90度。
      然后,如圖5、圖6、和圖12所示,在第2絕緣層400上和開口部410內(nèi)淀積導電膜500,通過將該導電膜500圖形化,在第2絕緣層400上形成與連接插塞300電連接的布線層510。
      圖5是圖12所示的俯視圖中的虛線X-X’處的剖視圖,圖6是圖12所示的俯視圖中的虛線Y-Y’處的剖視圖。
      在本實施例中,導電膜500的材料是氮化鈦(TiN)、或氮化鋁鈦(TiAlN)等,采用濺射法淀積。導電膜500以一定的厚度形成在第2絕緣層400上和開口部410的內(nèi)面上。即,導電膜500的一部分形成為凹陷在開口部410內(nèi)的狀態(tài)。
      將導電膜500圖形化而形成的布線層510配置成覆蓋連接插塞區(qū)域300’以及開口區(qū)域410’。
      然后,如圖7所示,在第2絕緣層400上和開口部410內(nèi),覆蓋布線層510地形成第3絕緣層600。
      第3絕緣層600由硅氧化膜(SiO2)構成,例如采用CVD法形成。這里,第3絕緣層600形成得填入開口部410內(nèi)。
      這樣,在本發(fā)明中,由于在第2絕緣層400上設置開口部410的蝕刻工序中,對開口部410進行對位,使得連接插塞區(qū)域300’的第1長度方向a與開口區(qū)域410’的第2長度方向a’形成規(guī)定的角度θ地交叉,所以提高了連接插塞300與淀積在第2絕緣層400的開口部410內(nèi)的導電膜500的電連接可靠性。
      即,根據(jù)該構造,在開口區(qū)域410’的第2寬度方向b’上,如圖6所示,開口部410的內(nèi)側面與連接插塞300的上表面連接,所以在該部位能夠將導電膜500連續(xù)地淀積在開口部410的內(nèi)表面上。即,即便是利用設置開口部410時的蝕刻,對包圍連接插塞300的第1絕緣層200進行過蝕刻,造成連接插塞300的上部從第1絕緣層200突出出來,使淀積在開口部410的內(nèi)表面上的導電膜500的一部分、例如在開口區(qū)域410的第2長度方向a’上產(chǎn)生了如圖26的虛線圓所示的開路不良,也能夠在開口區(qū)域410’的第2寬度方向b’上連續(xù)地淀積導電膜500,因此,可維持連接插塞300與導電膜500的電連接。即,可提高連接插塞300與導電膜500的電連接可靠性。
      尤其是在采用濺射法淀積導電膜500的情況下,由于濺射法的臺階覆蓋性比例如CVD法差,所以通過使用本發(fā)明,可取得更顯著的效果。
      另外,根據(jù)該構造,即使在設置連接插塞300或開口部410時的對位中產(chǎn)生偏移,也能夠維持連接插塞300與淀積在開口部410內(nèi)的導電膜500的接觸面積,從而可提高連接插塞300與導電膜500的電連接可靠性。
      即,例如,如圖13的俯視圖所示,在開口區(qū)域410’的第2長度方向a’上產(chǎn)生了位置偏移的情況下,由于在開口區(qū)域410’的第2長度方向a’上從連接插塞區(qū)域300’突出出來的兩邊緣部411起到對位余量的作用,因此可維持連接插塞區(qū)域300’的從開口部410露出的面積S。并且,如圖14的俯視圖所示,在開口區(qū)域410’的第2寬度方向b’上產(chǎn)生了位置偏移的情況下,由于在連接插塞區(qū)域300’的第1長度方向a上從開口區(qū)域410’突出的兩邊緣部301起到對位余量的作用,因此可維持連接插塞區(qū)域300’的從開口部410露出的面積S。由此,可維持淀積在開口部410內(nèi)的導電膜500與連接插塞300的接觸面積,從而可提高連接插塞300與導電膜500的電連接可靠性。
      這里,在本實施例中,例如,在可預測開口區(qū)域410’的第2長度方向a’上的位置偏移比開口區(qū)域410’的第2寬度方向b’上的位置偏移大的情況下,如圖15所示,將連接插塞區(qū)域300’的長度L1設定成比開口區(qū)域410’的長度L2短。另外,在可預測開口區(qū)域410’的第2寬度方向b’上的位置偏移比開口區(qū)域410’的第2長度方向a’上的位置偏移大的情況下,如圖16所示,可將開口區(qū)域410’的長度L2設定成比連接插塞區(qū)域300’的長度L1短。即,根據(jù)預測的位置偏移方向,將連接插塞區(qū)域300’的長度L1和開口區(qū)域410’的長度L2設定為不同的長度,由此,可削減對連接插塞區(qū)域300’或開口區(qū)域410’的位置偏移不產(chǎn)生作用的多余的區(qū)域,從而可縮小面積。
      下面對本發(fā)明的實施例2的半導體器件的制造方法進行說明。
      實施例2是把實施例1的發(fā)明應用于連接插塞和布線層的連接構造的實施例,該布線層與隔著強電介質(zhì)膜層疊下部電極和上部電極而形成的電容的上部電極電連接。
      圖17~圖25是說明本發(fā)明的實施例2的半導體器件的制造方法的工序圖。圖17~圖24是剖視圖,圖25是俯視圖。
      在本發(fā)明的實施例2的半導體器件的制造方法中,首先,如圖17所示,在形成在半導體襯底110上的第1絕緣層200上,形成貫穿第1絕緣層200并且與半導體襯底110的表面電連接的導電性連接插塞300。
      半導體襯底110例如是采用硅(Si)等材料構成的襯底,其表面具有利用元件隔離區(qū)域111所隔離的多個雜質(zhì)擴散層112。連接插塞300與該雜質(zhì)擴散層112中的一個電連接。
      然后,如圖18所示,在第1絕緣層200上形成第2絕緣層400’,使得覆蓋連接插塞300。
      第2絕緣層400’由硅氧化膜(SiO2)構成,例如采用CVD法形成。
      然后,如圖19所示,在第1絕緣層200和第2絕緣層400’上形成貫穿第1絕緣層200和第2絕緣層400’的電容用連接插塞700。
      電容用連接插塞700與形成在半導體襯底110表面的雜質(zhì)擴散層112電連接。
      電容用連接插塞700是通過利用使用了光刻法的蝕刻在第1絕緣層200和第2絕緣層400’上形成接觸孔,進而采用濺射法或CVD法等在接觸孔內(nèi)和第2絕緣層400’上依次淀積以鈦(Ti)、氮化鈦(TiN)、鎢(W)為材料的金屬層,然后,采用CMP(Chemical MechanicalPolishing)法等對該淀積的金屬層進行研磨而形成的。
      然后,如圖20所示,在第2絕緣層400’上,形成依次層疊了下部電極810、強電介質(zhì)膜820和上部電極830的電容800。
      下部電極810是例如以銥(Ir)或氧化銥(IrO2)等貴金屬為材料,采用濺射法等形成在第2絕緣層400’上,使得覆蓋電容用連接插塞700的。
      強電介質(zhì)膜820是以金屬氧化物電介質(zhì)為材料,采用濺射法、旋涂法、或MO-CVD法(Metal Organic CVD)等,形成在下部電極810上的。
      上部電極830是以白金(Pt)或銥(Ir)等貴金屬為材料,采用濺射法等形成在強電介質(zhì)膜820上的。
      另外,通過對按照該順序層疊的下部電極810、強電介質(zhì)膜820、和上部電極830進行蝕刻加工,形成電容800。
      然后,如圖21所示,在第2絕緣層400’上覆蓋電容800地形成第2絕緣膜400。
      進而,如圖22所示,通過蝕刻,在第2絕緣膜400上形成使上部電極830的表面的一部分露出的電容用開口部420、和使配置了連接插塞300的連接插塞區(qū)域300’露出的開口部410。
      開口部410和開口部420是通過對第2絕緣膜400進行使用了光刻法的干式蝕刻而形成的。
      在此,連接插塞區(qū)域300’和從開口部410露出的開口區(qū)域410’具有與實施例1同樣的形狀和配置關系。另外,圖25是表示該工序的一例的俯視圖。
      然后,如圖23所示,在第2絕緣膜400上、開口部410內(nèi)、和電容用開口部420內(nèi)一并淀積導電膜500,通過將該導電膜500圖形化,在第2絕緣層400上,形成使連接插塞300與電容800的上部電極830電連接的布線層510。
      在本實施例中,導電膜500的材料是氮化鈦(TiN)、或氮化鋁鈦(TiAlN)等,采用濺射法淀積。
      然后,如圖24所示,在第2絕緣層400上、開口部410和電容用開口部420內(nèi)覆蓋布線層510地形成第3絕緣層600。
      這樣,在本實施例的半導體器件的制造方法中,通過把實施例1的連接插塞300與布線層510的連接構造,應用于連接插塞300和布線層510的連接構造中,可使本發(fā)明的效果更加顯著,其中,布線層510與隔著強電介質(zhì)膜820層疊了下部電極810和上部電極830的電容800的上部電極830電連接。
      即,當要在露出電容800的上部電極830的表面的電容用開口部420內(nèi)淀積導電膜500時,如果要采用CVD法來淀積導電膜,則可能產(chǎn)生還原性氣氛,由此,可能導致電容800的電特性劣化。因此,希望采用濺射法淀積導電膜500。但是,濺射法如在實施例1中所說明的那樣,由于其臺階覆蓋性比CVD法差,所以在連接插塞300與導電膜500的連接構造中,如果使用以往的構造,則存在著不能獲得充分的電連接可靠性的可能性。而對于本發(fā)明而言,即使采用濺射法來淀積導電膜500,也能夠維持連接插塞300與導電膜500的電連接可靠性。即,本發(fā)明能夠在維持電容800的電特性的同時,提高連接插塞300與導電膜500的電連接可靠性。
      權利要求
      1.一種半導體器件的制造方法,其特征在于,包括在形成在基底層上的第1絕緣層上,形成表面從上述第1絕緣層露出、且貫穿上述第1絕緣層地與上述基底層電連接的導電性連接插塞的工序;在上述連接插塞的上述表面上和上述第1絕緣層上,形成第2絕緣層的工序;在上述第2絕緣層上,設置露出上述連接插塞和上述第1絕緣層的開口部的蝕刻工序;在上述第2絕緣層上和上述開口部內(nèi)淀積導電膜的工序;和將所淀積的上述導電膜圖形化而在上述第2絕緣層上形成與上述連接插塞電連接的布線層的工序;上述連接插塞的作為上述表面的連接插塞區(qū)域,具有由第1長度方向和第1寬度方向形成的長尺形狀,從上述開口部露出的開口區(qū)域具有由第2長度方向和第2寬度方向形成的長尺形狀,在上述蝕刻工序中,對上述開口部進行對位,使得上述連接插塞區(qū)域的上述第1長度方向與上述開口區(qū)域的上述第2長度方向形成規(guī)定角度地交叉。
      2.根據(jù)權利要求1所述的半導體器件的制造方法,其特征在于,上述連接插塞區(qū)域和上述開口區(qū)域相互配置成上述連接插塞區(qū)域的上述第1長度方向上的兩邊緣部從上述開口區(qū)域突出出來,并且上述開口區(qū)域的上述第2長度方向上的兩邊緣部從上述連接插塞區(qū)域突出出來。
      3.根據(jù)權利要求1或2所述的半導體器件的制造方法,其特征在于,上述連接插塞區(qū)域和上述開口區(qū)域的形狀是長方形。
      4.根據(jù)權利要求1或2所述的半導體器件的制造方法,其特征在于,上述連接插塞區(qū)域和上述開口區(qū)域的形狀是橢圓形。
      5.根據(jù)權利要求1~4中的任意一項所述的半導體器件的制造方法,其特征在于,上述第1長度方向與上述第2長度方向所成的上述角度為90度。
      6.根據(jù)權利要求1~5中的任意一項所述的半導體器件的制造方法,其特征在于,淀積在上述第2絕緣層上和上述開口部內(nèi)的上述導電膜是采用濺射法淀積的。
      7.根據(jù)權利要求1~6中的任意一項所述的半導體器件的制造方法,其特征在于,上述導電膜的材料是氮化鈦。
      8.根據(jù)權利要求1~6中的任意一項所述的半導體器件的制造方法,其特征在于,上述導電膜的材料是氮化鋁鈦。
      9.根據(jù)權利要求1~8中的任意一項所述的半導體器件的制造方法,其特征在于,具有在上述第2絕緣層上和上述開口部內(nèi)覆蓋上述布線層地形成第3絕緣層的工序。
      10.根據(jù)權利要求1~9中的任意一項所述的半導體器件的制造方法,其特征在于,上述連接插塞區(qū)域的上述第1長度方向上的長度與上述開口區(qū)域的上述第2長度方向上的長度不同。
      11.根據(jù)權利要求1~10中的任意一項所述的半導體器件的制造方法,其特征在于,上述布線層是與隔著強電介質(zhì)膜層疊下部電極和上部電極而形成的電容的上述上部電極電連接的布線層,上述第2絕緣層覆蓋上述電容,并露出上述上部電極的表面的一部分,上述導電膜淀積在上述電容的所露出的上述上部電極的上述表面上。
      12.根據(jù)權利要求1~11中的任意一項所述的半導體器件的制造方法,其特征在于,在上述蝕刻工序中,對上述第1絕緣層進行過蝕刻,使上述連接插塞的一部分從上述第1絕緣層突出出來。
      13.一種半導體器件的制造方法,其特征在于,包括在表面具有雜質(zhì)擴散層的半導體襯底上形成與隔著強電介質(zhì)膜層疊下部電極和上部電極而構成的電容、和與上述雜質(zhì)擴散層電連接的連接插塞的工序;在上述半導體襯底上形成絕緣層,使得覆蓋上述電容和配置有上述連接插塞的連接插塞區(qū)域的工序;在上述絕緣層上設置露出上述連接插塞區(qū)域的開口部、和露出上述電容的上述上部電極的表面的一部分的電容用開口部的蝕刻工序;在上述絕緣層上、上述開口部內(nèi)和上述電容用開口部內(nèi)淀積導電膜的工序;和將所淀積的上述導電膜圖形化,而在上述絕緣層上形成使上述連接插塞與上述電容的上述上部電極電連接的布線層的工序;上述連接插塞區(qū)域具有由第1長度方向和第1寬度方向形成的長尺形狀,從上述開口部露出的開口區(qū)域具有由第2長度方向和第2寬度方向形成的長尺形狀,在上述蝕刻工序中,對上述開口部進行對位,使得上述連接插塞區(qū)域的上述第1長度方向與上述開口區(qū)域的上述第2長度方向形成規(guī)定角度地交叉。
      14.根據(jù)權利要求13所述的半導體器件的制造方法,其特征在于,上述連接插塞區(qū)域和上述開口區(qū)域相互配置成上述連接插塞區(qū)域的上述第1長度方向上的兩邊緣部從上述開口區(qū)域突出出來,并且上述開口區(qū)域的上述第2長度方向上的兩邊緣部從上述連接插塞區(qū)域突出出來。
      15.根據(jù)權利要求13或14所述的半導體器件的制造方法,其特征在于,上述連接插塞區(qū)域和上述開口區(qū)域的形狀是長方形。
      16.根據(jù)權利要求13或14所述的半導體器件的制造方法,其特征在于,上述連接插塞區(qū)域和上述開口區(qū)域的形狀是橢圓形。
      17.根據(jù)權利要求13~16中的任意一項所述的半導體器件的制造方法,其特征在于,上述第1長度方向與上述第2長度方向所成的上述角度為90度。
      18.根據(jù)權利要求13~17中的任意一項所述的半導體器件的制造方法,其特征在于,淀積在上述絕緣層上、上述開口部內(nèi)和上述電容用開口部內(nèi)的上述導電膜,是采用濺射法淀積的。
      19.根據(jù)權利要求13~18中的任意一項所述的半導體器件的制造方法,其特征在于,上述導電膜的材料是氮化鈦。
      20.根據(jù)權利要求13~18中的任意一項所述的半導體器件的制造方法,其特征在于,上述導電膜的材料是氮化鋁鈦。
      21.根據(jù)權利要求13~20中的任意一項所述的半導體器件的制造方法,其特征在于,上述連接插塞區(qū)域的上述第1長度方向上的長度與上述開口區(qū)域的上述第2長度方向上的長度不同。
      全文摘要
      本發(fā)明提供一種半導體器件的制造方法。在以往構造中,在設置于連接插塞上的絕緣層的開口部內(nèi)淀積導電膜時,導電膜有可能在連接插塞的表面和開口部的內(nèi)表面上不能連續(xù)形成,可能導致連接插塞與導電膜的電連接可靠性降低。在本發(fā)明中,配置有連接插塞的連接插塞區(qū)域具有由第1長度方向和第1寬度方向形成的長尺形狀,從設置于連接插塞上的絕緣層的開口部露出的開口區(qū)域具有由第2長度方向和第2寬度方向形成的長尺形狀,在設置開口部時的蝕刻工序中,配置成連接插塞區(qū)域的第1長度方向與開口區(qū)域的第2長度方向形成規(guī)定角度地交叉。由此,可提高連接插塞與淀積在開口部內(nèi)的導電膜的電連接可靠性。
      文檔編號H01L23/522GK101034681SQ20071000242
      公開日2007年9月12日 申請日期2007年1月17日 優(yōu)先權日2006年3月8日
      發(fā)明者豬股大介 申請人:沖電氣工業(yè)株式會社
      網(wǎng)友詢問留言 已有0條留言
      • 還沒有人留言評論。精彩留言會獲得點贊!
      1