專利名稱：具有改善性能的功率半導(dǎo)體器件和方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體器件，且更具體地說，涉及功率器件如功率管理和功率轉(zhuǎn)換器件以及它們的制造方法。
背景技術(shù)：
金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管(MOSFET)是一種通用型功率轉(zhuǎn)換器件。MOSFET器件包括源區(qū)、漏區(qū)、在源區(qū)和漏區(qū)之間延伸的溝道區(qū)，鄰近溝道區(qū)設(shè)置的柵極結(jié)構(gòu)。該柵極結(jié)構(gòu)包括鄰近溝道區(qū)設(shè)置并靠薄的介電層與溝道區(qū)分隔開的導(dǎo)電柵極層。
當(dāng)MOSFET器件處于導(dǎo)通狀態(tài)時(shí)，向柵極結(jié)構(gòu)施加電壓以在源區(qū)和漏區(qū)之間形成導(dǎo)電溝道區(qū)，這允許電流流過器件。在截止?fàn)顟B(tài)，施加到柵極結(jié)構(gòu)的任何電壓都是足夠低的，從而不會(huì)形成導(dǎo)電溝道，結(jié)果就不會(huì)產(chǎn)生電流。在截止?fàn)顟B(tài)期間，器件必須維持源區(qū)和漏區(qū)間的高電壓。
在最優(yōu)化MOSFET器件的性能方面，設(shè)計(jì)者常常面臨著器件參數(shù)性能的權(quán)衡。具體地說，可利用的器件結(jié)構(gòu)或制造工藝選擇可以改善一個(gè)器件參數(shù)，但是，這樣的選擇同時(shí)又可能降低一個(gè)或更多其他的器件參數(shù)。例如，可利用的結(jié)構(gòu)和工藝提高了輸出能力或激勵(lì)電流(IDS)能力，但對(duì)MOSFET器件的電阻還降低了它的擊穿電壓(BVDSS)能力并增大了柵極到漏極的電容。另外，器件單元尺寸的減小受到相鄰的主體區(qū)或其他摻雜區(qū)侵蝕的限制，這產(chǎn)生了減少漏區(qū)電流的結(jié)型場(chǎng)效應(yīng)晶體管(JFET)效應(yīng)。為了避免完全截止現(xiàn)有器件中的電流路徑，必須增大單元尺寸，這與期望生產(chǎn)較小的器件背道而馳。
因此，需要改進(jìn)半導(dǎo)體器件的結(jié)構(gòu)以及它們的制造方法以設(shè)法解決上述以及其他問題。


圖1闡述了根據(jù)本發(fā)明實(shí)施方案的半導(dǎo)體結(jié)構(gòu)的高度放大的局部截面圖；圖2是半對(duì)數(shù)圖，顯示了將圖1的實(shí)施方案與具有標(biāo)準(zhǔn)主體區(qū)域的器件相比時(shí)，處于截止?fàn)顟B(tài)的漏電流(ID)隨擊穿電壓(BVDSS)的變化；圖3是半對(duì)數(shù)圖，顯示了將圖1的實(shí)施方案與具有標(biāo)準(zhǔn)主體區(qū)域的器件相比時(shí)，處于導(dǎo)通狀態(tài)的漏電流(ID)隨VDS的變化；圖4是半對(duì)數(shù)圖，顯示了將圖1的實(shí)施方案與具有標(biāo)準(zhǔn)主體區(qū)域的器件相比時(shí)，導(dǎo)通電阻(RDSON)隨VGS的變化；圖5闡述了處于制造初期階段的本發(fā)明實(shí)施方案的高度放大的局部截面圖；圖6闡述了處于制造稍后階段的本發(fā)明實(shí)施方案的高度放大的局部截面圖；圖7闡述了處于制造更后階段的本發(fā)明實(shí)施方案的高度放大的局部截面圖；圖8闡述了處于制造下一階段的本發(fā)明實(shí)施方案的高度放大的局部截面圖；以及圖9闡述了處于制造再下一階段的本發(fā)明實(shí)施方案的高度放大的局部截面圖。
為了說明的簡(jiǎn)便和清楚，圖中的元件不必按比例尺的，以及在不同的圖中相同的參考數(shù)字表示相同的元件。另外，為了描述的簡(jiǎn)便，將省去眾所周知的步驟和元件的描述和細(xì)節(jié)。此處使用的載流電極意味著器件攜帶電流穿過器件的器件元件，如MOS晶體管的源極或漏極，或雙極晶體管的發(fā)射極或集電極或二極管的陰極或陽極，并且，控制電極意味著控制電流流過器件的器件元件，如MOS晶體管的柵極或雙極性晶體管的基極。雖然器件在這里被解釋為某些N-型溝道或P-型溝道器件，但本領(lǐng)預(yù)普通技術(shù)人員將理解，根據(jù)本發(fā)明互補(bǔ)型的器件也是可能的。為了附圖的清楚，器件結(jié)構(gòu)的摻雜區(qū)被解釋為通常具有直線的邊緣和有精確角度的拐角。然而，本領(lǐng)域技術(shù)人員應(yīng)理解，由于摻雜劑的擴(kuò)散和活化，摻雜區(qū)的邊緣通常并不是直線的，拐角并不是精確的角度。
具體實(shí)施例方式
本發(fā)明的器件和方法可以要么包含單元化設(shè)計(jì)(其中主體區(qū)域是多個(gè)單元化區(qū)域)，要么是單主體設(shè)計(jì)(其中主體區(qū)包括單個(gè)區(qū)，單個(gè)區(qū)形成了細(xì)長(zhǎng)圖形，通常是蛇形圖形)。然而，為了便于理解，在整個(gè)說明書中將以單元化的設(shè)計(jì)描述本發(fā)明的器件。應(yīng)該理解，期望本發(fā)明既包括單元化設(shè)計(jì)，又包括單一基本設(shè)計(jì)。
圖1闡述了根據(jù)本發(fā)明實(shí)施方案的絕緣柵極場(chǎng)效應(yīng)管(IGFET)、MOSFET、功率晶體管、或轉(zhuǎn)換器件或單元10的高度放大的局部截面圖。例如，器件10存在于許多這樣的器件或單元中，將它們與邏輯元件和/或其它元件集成進(jìn)半導(dǎo)體芯片的單元中，作為功率集成電路的一部分?？商娲?，器件10存在于許多這樣的器件中或單元中以形成分立式晶體管器件。
器件10包括半導(dǎo)體材料區(qū)，它包括，如電阻率在約0.001到約0.005ohm-cm范圍的n-型硅襯底12，且可以摻雜砷。在所示的實(shí)施方案中，襯底12提供了漏觸點(diǎn)或第一載流觸點(diǎn)。半導(dǎo)體層或延長(zhǎng)的漏區(qū)14形成在襯底12中或覆蓋其上。在一個(gè)實(shí)施方案中，使用傳統(tǒng)的外延生長(zhǎng)技術(shù)形成半導(dǎo)體層14?？商娲兀褂脗鹘y(tǒng)的摻雜和擴(kuò)散技術(shù)形成了半導(dǎo)體層14。在適合于50伏器件的實(shí)施方案中，半導(dǎo)體層14是摻雜劑濃度約1.0×1015atoms/cm3，且厚度約3微米到約5微米數(shù)量級(jí)的n-型。根據(jù)期望的器件10的BVDSS額定值，可以增大或減小半導(dǎo)體層14的厚度和摻雜劑濃度。應(yīng)理解其它材料可以適用于半導(dǎo)體材料11的主體或其幾個(gè)部分，其中包括硅-鍺、硅-鍺-碳、摻雜碳的硅、碳化硅等。另外，在可替代的實(shí)施方案中，襯底12的電導(dǎo)率類型被轉(zhuǎn)換成與半導(dǎo)體層14的電導(dǎo)率類型相反的類型以形成絕緣柵極雙級(jí)晶體管10。
器件10還可以包括形成在半導(dǎo)體材料11的上表面或主表面18中或其附近的n-型區(qū)或掩蔽層17。n-型區(qū)17提供了器件10的低電阻電流通路。在一個(gè)示例性實(shí)施方案中，n-型區(qū)17的最大濃度約6.0×1016atoms/cm3數(shù)量級(jí)，且深度約0.4微米。
根據(jù)本發(fā)明，器件10進(jìn)一步包括形成在半導(dǎo)體層14上且從主表面18延伸或緊挨著主表面18延伸的階梯式主體或偏移主體、基極或摻雜區(qū)31。本發(fā)明中，偏移主體區(qū)域31包括多個(gè)部件，它具有緊挨著或鄰近主表面18的第一、較寬或淺的部件或部分310，以及與主表面18隔開并在第一部件310下面、下方或至少部分在其下面的第二、較窄或深的部件或部分311。進(jìn)一步，第一部件310比第二部件311寬，或第二部件311向內(nèi)階梯式或從第一部件310向內(nèi)偏移。優(yōu)選地，第二部件從第一部件310的各面向內(nèi)是階梯式的。在已有的半導(dǎo)體器件中，并未形成偏移主體區(qū)域31。相反，在現(xiàn)有的器件中，具有單區(qū)的簡(jiǎn)單主體并沒有任何較深部分的偏離。
舉例來說，偏移主體區(qū)域31包括P-型電導(dǎo)率且具有適用于形成反向?qū)拥膿诫s劑濃度，反向?qū)佑米餍纬捎诘谝徊考?10的器件10的導(dǎo)電溝道。偏移主體區(qū)域31的第二部件311從主表面18延伸到如，約0.5微米到約3.0微米的深度。偏移主體區(qū)域31的第一部件310從主表面18延伸到約0.1微米到約1.5微米的深度且比第二部件311淺。
在一個(gè)實(shí)施方案中，深處部分311是凹陷的或在各個(gè)面都偏離淺處部分310約0.3微米的距離312。也就是說，在一個(gè)實(shí)施方案中，部分310比部分311寬約0.6微米，或者至少比部分311寬約0.6微米。主體區(qū)域31的偏移特征被認(rèn)為能減少單元10的尺寸而不會(huì)造成JFET區(qū)域35的收縮變窄。進(jìn)一步認(rèn)為，此偏移特征提供了更加垂直或接近垂直的電流(IDS)離開溝道45。正如下面所顯示的，與具有標(biāo)準(zhǔn)主體區(qū)域或非偏移主體區(qū)域的器件相比，本發(fā)明的偏移特征具有等價(jià)的擊穿電壓(圖2)、增大的漏電流(圖3)、和改善的漏電阻(圖4)。結(jié)合圖5-9的進(jìn)一步解釋，綜合本發(fā)明的偏移特征將在三步工藝步驟中實(shí)現(xiàn)。
器件10進(jìn)一步包括形成在偏移主體區(qū)域31內(nèi)部且從主表面18延伸到如約0.1微米到約0.5微米深度的n-型源區(qū)、導(dǎo)流區(qū)或載流區(qū)33。P-型體觸點(diǎn)或接觸區(qū)36也形成于偏移主體區(qū)域31并提供了在主表面18處的對(duì)偏移主體區(qū)域31的低接觸電阻。此外，接觸區(qū)36降低了在源區(qū)33下的偏移主體區(qū)域31的薄片電阻，抑制了寄生的雙極效應(yīng)。
第一介電層41形成在主表面18部分的上面或鄰近主表面18部分。如，介電層41包括厚度約0.05微米到約0.2微米的熱氧化層。第二介電層42形成于介電層41上方。在一個(gè)實(shí)施方案中，第二介電層42包括氮化硅且厚度約0.05微米到約0.1微米。
柵極介電層43形成于靠近偏移主體區(qū)域31的主表面18的其它部分的上面或鄰近主表面18的其它部分。柵極介電層43包含，如氧化硅且厚度約0.01微米到約0.1微米。在可選擇的實(shí)施方案中，柵極介電層43包含氮化硅、五氧化鉭、二氧化鈦、鈦酸鍶鋇或包括與氧化硅組合的它們的組合物等。
導(dǎo)電的墊塊柵極區(qū)、垂直的墊塊柵極區(qū)或界定墊塊的柵極區(qū)或?qū)щ婋姌O57形成于柵極介電層43的上方，且靠介電墊塊59與導(dǎo)電層46絕緣。導(dǎo)電的墊塊柵極區(qū)57與柵極介電層43一起形成了控制電極或柵極結(jié)構(gòu)58。導(dǎo)電的墊塊柵極區(qū)57包含如，n-型多晶硅或多晶硅且厚度約0.2微米到約0.8微米。在示例性的實(shí)施方案中，介電墊塊59包含氮化硅且厚度約0.1微米。墊塊柵極區(qū)57連接到導(dǎo)電層53以提供導(dǎo)電的柵極結(jié)構(gòu)，控制溝道45的形成和器件10內(nèi)的電流的導(dǎo)通。在所示的實(shí)施方案中，導(dǎo)電的連接部分77將墊塊柵極區(qū)57連接到導(dǎo)電層53。導(dǎo)電的連接部分77包含，如n-型多晶硅。界定墊塊的柵極區(qū)指的是利用淀積在一個(gè)表面上的柵極材料形成的控制電極以控制形成在另一個(gè)垂直表面上的溝道。在器件10的情況下，溝道45形成于被認(rèn)為是水平面的主表面18。用于形成墊塊柵極區(qū)57的控制電極膜沿著與表面18垂直的垂直面68淀積。
摻雜的多晶半導(dǎo)體層或?qū)щ妼?6形成于介電層41和42上，且連接到形成在半導(dǎo)體材料11的主體內(nèi)的摻雜區(qū)或反摻雜的漏極區(qū)23。在示例性的實(shí)施方案中，導(dǎo)電層46包括多晶硅層，其厚度約0.1微米且具有用于n-型溝道器件的P-型電導(dǎo)率。當(dāng)摻雜劑經(jīng)過熱處理后，來自導(dǎo)電層46的p-型摻雜劑擴(kuò)散進(jìn)入半導(dǎo)體材料11的主體內(nèi)以形成摻雜區(qū)23。在可選擇的實(shí)施方案中，使用離子植入技術(shù)形成摻雜區(qū)23。在可選擇的實(shí)施方案中，導(dǎo)電層46包括非晶硅、金屬、硅化物或其包括與多晶硅組合的它們的組合物。如果金屬用于導(dǎo)電層46，P-型摻雜劑被首先植入或淀積到半導(dǎo)體材料11的主體內(nèi)以形成摻雜區(qū)23。導(dǎo)電層46保持浮動(dòng)或連接到固定電位如VS或地。
與傳統(tǒng)的器件相比，導(dǎo)電墊塊柵極區(qū)57提供了最小的柵極-漏極重疊，由此顯著地減少了柵極電荷。另外，在器件10中，由導(dǎo)電層53提供了用于柵極的電路徑，這個(gè)電路徑升高到主表面18上，由此進(jìn)一步降低柵極電荷。進(jìn)一步，在其它部件中，導(dǎo)電層46起到插入到柵極區(qū)和漏極區(qū)之間的接地面或屏蔽層的作用以進(jìn)一步降低柵極至漏極的電容。這些特征提供了增大的轉(zhuǎn)換速度并降低了輸入電荷需求。
摻雜區(qū)23被間隔開距離26，該距離具有與主體區(qū)域31的第二部分311到漏極結(jié)深度27相同的數(shù)量級(jí)。在一個(gè)實(shí)施方案中，摻雜區(qū)23從偏移主體區(qū)域31的第一部分310被間隔開的距離26約0.5微米到約3.0微米。在一個(gè)實(shí)施方案中，摻雜區(qū)23處于一部分半導(dǎo)體層14內(nèi)，這里不暴露于高電流通量以避免沖擊漏電流特性。在又一個(gè)實(shí)施方案中，摻雜區(qū)23從位于摻雜區(qū)23中心點(diǎn)的中心線123分隔開距離28。舉例來說，距離28在約0.25微米到約0.8微米的范圍。雖然在本發(fā)明的這個(gè)實(shí)施方案中描繪的是摻雜區(qū)23，但它們是任選的。在另一個(gè)實(shí)施方案中，不形成摻雜區(qū)23。在這個(gè)可選擇的實(shí)施方案中，認(rèn)為將產(chǎn)生對(duì)漏電阻最小的影響，和進(jìn)一步實(shí)現(xiàn)單元尺寸的降低。
第五介電層61形成于部分器件10的上方，且包括，如厚度約0.05微米的氮化硅。層間絕緣材料(ILD)層62形成于部分器件10的上方，且包括，如厚度約0.8微米的淀積的二氧化硅。開口形成于介電層內(nèi)以提供觸點(diǎn)用于源接觸層63的器件10。正如所顯示的，一部分主表面18被蝕刻從而源接觸層63既接觸源區(qū)33，又接觸主體區(qū)36。在一個(gè)實(shí)施方案中，源接觸層63包括鋁硅合金等。漏極接觸層或?qū)щ婋姌O66形成于半導(dǎo)體材料11的區(qū)域的相反的表面，且包括，如可焊的金屬結(jié)構(gòu)如鈦-鎳-銀、鉻-鎳-金等。
器件10的工作如下進(jìn)行。假定源極或輸入端63在0伏電位下工作，墊塊柵極區(qū)57接受控制電壓VG＝2.5伏，這個(gè)電壓大于器件10的導(dǎo)通閾值，并且漏極或輸出端66在漏極電位VD＝5.0伏下工作。VG和VS的值引起主體區(qū)31在墊塊柵極區(qū)57下反轉(zhuǎn)以形成溝道45，電連接源區(qū)33到層17。器件電流IDS從源極端63流出，流經(jīng)源區(qū)33、溝道45、層17和半導(dǎo)體層14到漏極端66。在一個(gè)實(shí)施方案中，IDS＝1.0安。為了將器件10轉(zhuǎn)換到截止?fàn)顟B(tài)，小于器件的導(dǎo)通閾值的控制電壓VG施加到墊塊柵極57(如VG＜2.5伏)。這關(guān)閉了溝道45，IDS不再流過器件10。
圖2是半對(duì)數(shù)圖，顯示了將圖1的實(shí)施方案與具有標(biāo)準(zhǔn)主體區(qū)的器件相比時(shí)，處于截止?fàn)顟B(tài)的漏電流(ID)隨擊穿電壓(BVDSS)的變化。線1A顯示了具有根據(jù)本發(fā)明的偏移主體區(qū)31的器件10的VDS，以及線1B顯示了具有標(biāo)準(zhǔn)非偏移主體區(qū)的器件的VDS。圖2中明顯看出，器件具有等效的或幾乎等效的VDS特性。
圖3是半對(duì)數(shù)圖，顯示了將本發(fā)明與具有標(biāo)準(zhǔn)主體區(qū)的器件相比時(shí)，處于導(dǎo)通狀態(tài)的漏電流(ID)在不同的柵極到源極電壓(VGS)下隨漏極到源極電壓(VGS)的變化。在此分析中，器件10的單元尺寸比等效額定的傳統(tǒng)器件小8％。線3A(器件10)和3B(傳統(tǒng)器件)相當(dāng)于3伏VGS，線3C(器件10)和3D(傳統(tǒng)器件)相當(dāng)于4伏VGS，以及線3E(器件10)和3F(傳統(tǒng)器件)相當(dāng)于5伏VGS。圖3中可以明顯看出，與具有較小單元尺寸的傳統(tǒng)器件相比，器件10具有更好的漏電流特性。
圖4是顯示了將本發(fā)明(線4A)與具有標(biāo)準(zhǔn)主體區(qū)的器件(線4B)相比時(shí)，導(dǎo)通電阻(RDSON)在0.75伏的VDSON下隨柵極到源極電壓(VGS)的變化。從圖4可以明顯看出，與具有標(biāo)準(zhǔn)主體區(qū)的器件相比，器件10具有更好的導(dǎo)通電阻性能。
現(xiàn)在轉(zhuǎn)到圖5-9，描述了形成根據(jù)本發(fā)明的具有偏離主體區(qū)31的器件10的過程。圖5顯示了在制造初期階段的器件10的放大的局部截面圖。第一介電層41形成在主表面18的上方，并包括，如厚度約0.05微米到約0.2微米的氧化硅。熱氧化物在約900攝氏度下生長(zhǎng)是合適的。接下來，第二介電層42形成在第一介電層41上方，且包括如，約0.05微米到約0.1微米的氮化硅。然后，在一部分介電層41和42上形成開口44以暴露部分主表面18。然后，在介電層41和42的一些部分上形成開口44以便露出部分主表面18。使用傳統(tǒng)的平版印刷術(shù)和蝕刻技術(shù)形成開口44。
接著，導(dǎo)電層46形成在第二介電層42上和開口44內(nèi)從而使部分導(dǎo)電層46鄰近主表面18。當(dāng)器件10包括n-溝道器件時(shí)，導(dǎo)電層46包括約0.1微米的p-型多晶硅，導(dǎo)電層46要么是摻雜淀積，要么是非摻雜淀積。如果導(dǎo)電層46開始是非摻雜淀積時(shí)，接著則使用如離子植入技術(shù)摻雜導(dǎo)電層46。在一個(gè)實(shí)施方案中，導(dǎo)電層46用硼離子注入。使用約30KeV的植入能量、約5.0×1015到約1.0×1016atoms/cm2的劑量是足夠摻雜導(dǎo)電層46的。在一個(gè)實(shí)施方案中，導(dǎo)電層46內(nèi)的硼摻雜劑從導(dǎo)電層46擴(kuò)散進(jìn)入半導(dǎo)體材料11的主體內(nèi)以形成摻雜區(qū)23。在可替代的實(shí)施方案中，在淀積導(dǎo)電層46之前，將p-型摻雜劑離子植入在或淀積在開口44內(nèi)。
接下來，第三介電層48形成在導(dǎo)電層46上面，以及第四介電層51形成在第三介電層48上面。第三介電層48包括，如氮化硅(如厚度約0.05微米)，以及介電層51包括淀積的氧化物(如厚度約0.7微米)。然后，導(dǎo)電層53形成在第四介電層51上面，且包括如，n-型多晶硅(如厚度約0.3微米)。保護(hù)層54形成在導(dǎo)電層53上面，且包括如約0.15微米的氮化硅。
進(jìn)行平版印刷術(shù)和蝕刻步驟以蝕刻層54、53、51、48、46和42的一部分以提供開口70。這還形成了基架堆結(jié)構(gòu)56，這個(gè)結(jié)構(gòu)包括層42、46、48、51、53和54的其余部分。在一個(gè)實(shí)施方案中，開口70具有約5.0微米到約8.0微米數(shù)量級(jí)的寬度73。
圖6顯示了在形成介電墊塊59和墊塊571的附加工藝步驟后的器件10的放大的局部截面圖。在一個(gè)實(shí)施方案中，氮化硅膜淀積在基架堆結(jié)構(gòu)56和第一介電層41上。舉例來說，使用化學(xué)氣相淀積技術(shù)淀積約0.1微米厚的氮化硅膜。接下來，使用傳統(tǒng)的各向異性的回蝕步驟以去除在基架堆結(jié)構(gòu)56和第一介電層41上的部分氮化硅層，同時(shí)保留側(cè)壁或垂直表面68上的部分氮化硅層以形成介電墊塊59。
然后，保形層淀積在器件10上面，且以各向異性的方式進(jìn)行蝕刻以提供開口70內(nèi)鄰近介電墊塊59的墊塊571。舉例來說，保形層包括厚度約0.2微米到約0.4微米的多晶硅。根據(jù)本發(fā)明，保形層的厚度決定了墊塊571的厚度，墊塊571的厚度又決定了距離312(如圖1所示)。例如，當(dāng)墊塊571的厚度約0.3微米時(shí)，距離312約0.3微米。接著，P-型摻雜劑通過開口70引入半導(dǎo)體層14以形成偏離主體區(qū)31的部分311，它自行對(duì)準(zhǔn)到墊塊571。舉例來說，約1.0×1013atoms/cm2的離子植入劑量和約120KeV的植入能量適用于50伏的器件。然后，使部分311退火以擴(kuò)散和活化摻雜劑。例如，器件10暴露于900攝氏度約30到90分鐘。
圖7顯示了在附加步驟之后的器件10的放大的局部截面圖。去掉墊塊571，并且額外的p-型摻雜劑通過開口70引入半導(dǎo)體層14，以形成偏離主體區(qū)31的部分310，它自行對(duì)準(zhǔn)到墊塊59。為了清楚，部分311內(nèi)的部分310的一部件顯示為虛線，但本領(lǐng)預(yù)技術(shù)人員理解，若部分311鄰近部分310，則摻雜通常是連續(xù)的。例如，使用適用于50伏器件的約1.0×1013atoms/cm2的離子植入劑量和約60KeV的植入能量，通過開口70將硼植入。然后，使部分310被退火以擴(kuò)散和活化摻雜劑以形成偏離主體區(qū)31。在另一個(gè)實(shí)施方案中，部分310和311一起退火，由于使用更高的離子植入能量，在半導(dǎo)體層14內(nèi)，部分311更深一些。在又一個(gè)實(shí)施方案中，在墊塊571去除之后，氧化硅蝕刻用于去除暴露在開口71內(nèi)的一部分介電層41。然后，例如，在部分311退火過程中，通過向氣流中添加氧化劑如氧氣或蒸汽，新的氧化物層就會(huì)重新生長(zhǎng)。這種新的氧化物層作為掩蔽物以在部分310的形成過程中保護(hù)主表面18。
圖8顯示了在又一個(gè)過程后的器件10的放大的局部截面圖。氧化硅濕法蝕刻用于去除開口70內(nèi)的部分介電層41。例如，稀釋的氫氟酸(如50∶1)用于蝕刻介電層41。在一個(gè)示例性的實(shí)施方案中，蝕刻時(shí)間延長(zhǎng)了(如8到15分鐘)，為了從介電墊塊59下面，從介電層41切去底部或去除材料以形成凹陷的部分74。這種方式的凹陷的介電層41確保了形成在主體區(qū)31內(nèi)的溝道45(如圖1所示)延伸進(jìn)入半導(dǎo)體層14以允許溝道電流更有效地流動(dòng)。在一個(gè)示例性的實(shí)施方案中，部分74在介電墊塊59下凹陷小于約0.1微米的距離。然后，熱的氧化硅在開口70內(nèi)的主表面18上生長(zhǎng)到厚度約0.08微米以形成柵極介電層43。
接下來，半導(dǎo)體材料的保形層淀積在器件10上，以及保形層被各向異性地蝕刻以提供墊塊柵極57。例如，半導(dǎo)體材料的保形層包括約0.8微米的n-型多晶硅，它在淀積過程中摻雜或使用離子注入或其它摻雜技術(shù)隨后摻雜。在形成墊塊柵極57后，將額外的0.015微米的柵極介電層(如氧化硅)加到墊塊柵極57和暴露的部分柵極氧化物43的表面上。
在一個(gè)實(shí)施方案中，形成墊塊柵極57的蝕刻步驟還暴露了保護(hù)層54和介電墊塊59的上部。保護(hù)層54和介電墊塊59的上部隨后被蝕刻從而去除保護(hù)層54，介電墊塊59的上部在墊塊柵極57和導(dǎo)電層53之間被去除。這留下了導(dǎo)電層53和墊塊柵極57之間的間隙。
在另一個(gè)步驟中，導(dǎo)電材料如多晶硅被淀積以提供可連接的導(dǎo)電部分77?？蛇B接的導(dǎo)電部分77填充了在去除保護(hù)層54和部分介電墊塊59的過程中形成的間隙，以及連接或電連接墊塊柵極57到導(dǎo)電層53。隨后進(jìn)行n-型摻雜步驟以摻雜可連接的導(dǎo)電部分77，且提供用于源區(qū)33的摻雜劑。在示例性的實(shí)施方案中，此摻雜步驟中使用了具有80KeV植入能量的3.0×1015atoms/cm2的砷植入劑量。在一個(gè)實(shí)施方案中，在此階段使用第一次退火步驟以活化和擴(kuò)散各種摻雜劑以形成主體區(qū)31、摻雜區(qū)23和源區(qū)33。例如，將器件10暴露在約1030攝氏度下的溫度約45秒。在可替代的實(shí)施方案中，在以下描述的稍后的步驟中，摻雜劑被活化和擴(kuò)散。
圖9顯示了在制造的又一步驟后的器件10的放大的局部截面圖。第五介電層61被淀積，且包括如，約0.05微米的氮化硅。隨ILD層62淀積在第五介電層61上。在示例性的實(shí)施方案中，ILD層62包括厚度約0.8微米的淀積的氧化硅。任選的ILD漸薄蝕刻用于逐漸減薄ILD層62的部分62a，這有助于逐步覆蓋隨后形成的層。
接下來，傳統(tǒng)的平板印刷術(shù)和蝕刻步驟用于形成觸點(diǎn)開口81，它暴露了一部分主表面18。隨后，使用p-型離子植入步驟穿過開口81形成了接觸區(qū)36。例如，使用了3.0×1014atoms/cm2的硼離子植入劑量和80KeV的植入能量。接著保形墊塊層被淀積和蝕刻以形成墊塊82。在一個(gè)實(shí)施方案中，0.3微米的氮化硅層被淀積和蝕刻以形成墊塊82。在一個(gè)實(shí)施方案中，在此階段，使用快速退火步驟以活化和擴(kuò)散各種離子植入。例如，將器件10暴露在約1030攝氏度下的溫度約45秒。
蝕刻步驟隨后用于去除部分主表面18以形成凹陷部分84。這允許源極接觸層63接觸源區(qū)33和接觸區(qū)36，這將一起縮短這兩個(gè)區(qū)。
然后去除墊塊82。在隨后的過程中，源極接觸層63被淀積和形成圖案。接著，任選地使襯底12變薄，以及漏接觸層66被淀積以提供圖1所示的結(jié)構(gòu)。進(jìn)一步可理解，其它導(dǎo)電層如硅化物層可以在淀積源極接觸層60之前形成。
鑒于上述內(nèi)容，很明顯，公開了新穎的器件及其制造方法。在其它特征中，所包括的特征是帶偏離主體區(qū)的半導(dǎo)體器件。在其它情況中，偏離主體區(qū)允許較小的單元間距并提高了漏電流和漏電阻特性而未影響擊穿電壓。
雖然參考具體的實(shí)施方案已經(jīng)描述和說明了本發(fā)明，但并不期望本發(fā)明被限制到這些示例性的實(shí)施方案。本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到所做的改變和變化并不背離本發(fā)明的主旨。因此，本發(fā)明旨在包括所有落入所附權(quán)利要求的本發(fā)明范圍內(nèi)的修改和變化。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于襯底，具有主表面，其中所述襯底具有第一電導(dǎo)率類型；基架結(jié)構(gòu)，覆蓋一部分所述主表面；導(dǎo)電材料，沿著所述基架結(jié)構(gòu)的側(cè)表面設(shè)置以界定所述半導(dǎo)體器件的第一導(dǎo)電電極的邊緣；第二電導(dǎo)率類型的偏離摻雜區(qū)，形成在鄰近所述第一導(dǎo)電電極的主表面上，其中所述偏離摻雜區(qū)包括鄰近所述主表面的較寬部分，以及在所述較寬部分下面的較窄部分，以及其中當(dāng)所述半導(dǎo)體器件處于工作狀態(tài)時(shí)，所述偏離摻雜區(qū)的所述較寬部分形成了溝道區(qū)；以及所述第一電導(dǎo)率類型的載流區(qū)，形成在所述偏離摻雜區(qū)上。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述襯底的第二表面形成第二導(dǎo)電電極。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征進(jìn)一步為所述第二電導(dǎo)率類型的第二摻雜區(qū)，形成在接近所述溝道區(qū)的漏極邊緣的所述襯底上；以及第一導(dǎo)電層，連接到所述第二摻雜區(qū)。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其中所述第二摻雜區(qū)連接到所述載流區(qū)。
5.一種半導(dǎo)體器件，其特征在于半導(dǎo)體襯底；第一電導(dǎo)率類型的半導(dǎo)體層，形成在所述半導(dǎo)體襯底上且具有主表面；第二電導(dǎo)率類型的偏離主體區(qū)，設(shè)置在所述半導(dǎo)體層上，所述偏離主體區(qū)具有鄰近所述主表面的第一部分，以及在所述第一部分下面的第二部分，所述第二部分從所述第一部分的各面階梯遞進(jìn)，其中所述第一部分用于形成所述半導(dǎo)體器件的溝道；第一電導(dǎo)率類型的導(dǎo)流區(qū)，形成在所述偏離主體區(qū)內(nèi)；以及柵極結(jié)構(gòu)，形成在鄰近所述溝道的所述主表面上。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其特征進(jìn)一步為所述第一電導(dǎo)率類型的第二摻雜區(qū)鄰近所述偏離主體區(qū)形成，其中所述第二摻雜區(qū)的摻雜濃度高于所述半導(dǎo)體層。
7.如權(quán)利要求5所述的半導(dǎo)體器件，其特征進(jìn)一步為所述第二電導(dǎo)率類型的第一摻雜區(qū)，形成在接近所述主表面的所述半導(dǎo)體層上并與所述偏離主體區(qū)隔開；以及第一導(dǎo)電層，連接到所述第一摻雜區(qū)。
8.一種制造半導(dǎo)體器件的方法，其特征在于步驟提供具有主表面的襯底，其中所述襯底包括第一電導(dǎo)率類型；在一部分所述主表面上形成基架結(jié)構(gòu)；形成設(shè)置在所述半導(dǎo)體層上的第二電導(dǎo)率類型的偏離主體區(qū)，所述偏離主體區(qū)具有鄰近所述主表面的第一部分，和所述第一部分下面的第二部分，所述第二部分從所述第一部分的各面階梯遞進(jìn)；沿著所述基架結(jié)構(gòu)的側(cè)表面形成導(dǎo)電層以界定所述半導(dǎo)體器件的第一導(dǎo)電電極的邊緣；以及在所述第一摻雜區(qū)形成載流區(qū)。
9.如權(quán)利要求8所述的方法，其中形成所述偏離主體區(qū)的所述步驟的特征在于步驟形成鄰近所述基架結(jié)構(gòu)側(cè)壁的墊塊，其中所述墊塊界定了所述第二部分從所述第一部分階梯遞進(jìn)的距離；在所述襯底上形成所述第二部分，它自行與所述墊塊對(duì)準(zhǔn)；去除墊塊；以及在所述襯底上形成所述第一部分。
10.如權(quán)利要求8所述的方法，其進(jìn)一步的特征在于步驟在接近所述溝道區(qū)的漏極邊緣的所述襯底上形成所述第二電導(dǎo)率類型的第二摻雜區(qū)；以及形成連接到所述第二摻雜區(qū)的第一導(dǎo)電層。
全文摘要
在一個(gè)實(shí)施方案中，半導(dǎo)體器件形成在半導(dǎo)體材料的主體內(nèi)。半導(dǎo)體器件包括偏離主體區(qū)。
文檔編號(hào)H01L21/336GK101043053SQ20071008559
公開日2007年9月26日 申請(qǐng)日期2007年3月12日 優(yōu)先權(quán)日2006年3月20日
發(fā)明者加里·H·羅切爾特 申請(qǐng)人:半導(dǎo)體元件工業(yè)有限責(zé)任公司