專利名稱：半導(dǎo)體集成電路設(shè)備及虛擬圖案排列方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路設(shè)備及一種虛擬圖案排列方法，更具體地，涉及一種包括功能電路區(qū)和虛擬區(qū)的半導(dǎo)體集成電路設(shè)備，以及一種虛擬圖案排列方法。
背景技術(shù)：
迄今為止，在半導(dǎo)體集成電路設(shè)備的制造工藝中，一直將CMP(化學(xué)機(jī)械拋光)用于對用于STI(淺溝隔離)的掩埋絕緣膜、間層絕緣膜等進(jìn)行平面化。
為解釋CMP，要被拋光的物體的表面平面度由于拋光之后的砂路密度(pattern density)而減小。即，表面平面度在具有較高底面砂路密度的區(qū)域中較高，在具有基底底面砂路密度的區(qū)域中較低。這因?yàn)樵诰哂休^低底面砂路密度的密度中出現(xiàn)凹陷。如果由于凹陷而將絕緣膜過度拋光，出現(xiàn)以下問題。即，在對絕緣膜上面的金屬層進(jìn)行處理時(shí)發(fā)生圖案短路。為此，將不發(fā)生電學(xué)作用的虛擬圖案設(shè)置在具有較低砂路密度的區(qū)域中以便消除與CMP有關(guān)的凹陷。
圖9是具有虛擬圖案的傳統(tǒng)半導(dǎo)體集成電路設(shè)備的平面圖。圖10是沿圖9的10A-10A線得到的剖面圖。如圖9和圖10所示，傳統(tǒng)半導(dǎo)體集成電路設(shè)備900包括功能電路區(qū)920(920a和920b)以及虛擬區(qū)910。
功能電路區(qū)920a形成在半導(dǎo)體襯底931的區(qū)域941中，區(qū)域941中沒有形成于襯底的主表面上的阱。換言之，從前面看，功能電路區(qū)920a位于阱分隔線的左側(cè)。功能電路區(qū)920b形成在區(qū)域942中，區(qū)域942中具有形成于半導(dǎo)體襯底931的主表面上的阱932。換言之，從前面看，功能電路區(qū)920b位于阱分隔線的右側(cè)。
金屬氧化物半導(dǎo)體場效應(yīng)晶體管MOSFET921(921a和921b)形成于功能電路區(qū)920(920a和920b)中。MOSFET921具有在源/漏擴(kuò)散層922(922a、922b)之上的柵極923(923a、923b)。接觸擴(kuò)散層924(子接觸擴(kuò)散層924a和阱接觸擴(kuò)散層924b)形成于MOSFET921的周圍。
在虛擬層910，布置了多個(gè)虛擬柵極911和虛擬擴(kuò)散層912。虛擬擴(kuò)散層912與功能電路區(qū)920的源/漏擴(kuò)散層922和接觸擴(kuò)散層924一起形成。虛擬柵極911與功能電路區(qū)920的柵極923一起形成。
掩埋絕緣膜934將功能電路區(qū)920中的MOSFET彼此分隔。類似地，掩埋絕緣膜934將虛擬區(qū)910中的虛擬圖案彼此分隔。另外，間層絕緣膜933覆蓋半導(dǎo)體襯底931的主表面。
圖11示出了傳統(tǒng)半導(dǎo)體集成電路設(shè)備中的虛擬圖案的數(shù)據(jù)速率的示例。術(shù)語數(shù)據(jù)速率指的是預(yù)定區(qū)域或預(yù)定部分(預(yù)定的單位區(qū)域)中圖案的數(shù)據(jù)密度或面密度(area density)。
假設(shè)每一個(gè)虛擬擴(kuò)散層912均是1μm×1μm，并且虛擬擴(kuò)散層之間的節(jié)距是1.6μm×1.6μm，數(shù)據(jù)速率為約39％{(1×1)/(1.6×1.6)＝39％}。假設(shè)每一個(gè)虛擬柵極911是1.4μm×1.4μm，并且柵極之間的節(jié)距是1.9μm×1.9μm，數(shù)據(jù)速率為約54％{(1.4×1.4)/(1.9×1.9)＝54％}。
在傳統(tǒng)的半導(dǎo)體集成電路設(shè)備900中，將虛擬擴(kuò)散層912布置成格子狀。從而改進(jìn)了虛擬區(qū)910中的掩埋絕緣膜934的平面度。另外，將虛擬柵極911布置成格子狀。從而改進(jìn)了虛擬區(qū)910中的間層絕緣膜933的平面度。
作為具有虛擬圖案的傳統(tǒng)半導(dǎo)體集成電路設(shè)備，已知在日本未審查專利公開No.2002-190516中公開的設(shè)備。在日本未審查專利公開No.2002-190516中公開的設(shè)備中，將虛擬圖案電連接作為防止噪聲的對策。然而，沒有考慮虛擬圖案的數(shù)據(jù)速率。
附帶地，在傳統(tǒng)的半導(dǎo)體集成電路設(shè)備中，將作為虛擬圖案的虛擬擴(kuò)散層的數(shù)據(jù)速率和作為虛擬圖案的虛擬柵極的數(shù)據(jù)速率分別地設(shè)定。即，在用CAD工具設(shè)計(jì)虛擬圖案時(shí)，僅自動(dòng)地排列用于虛擬擴(kuò)散層的圖案以滿足虛擬擴(kuò)散層的數(shù)據(jù)速率，以及僅自動(dòng)地排列用于虛擬柵極的圖案以滿足虛擬柵極的數(shù)據(jù)速率。
在以這種方式分別地確定擴(kuò)散層的數(shù)據(jù)速率和柵極的數(shù)據(jù)速率的情況下，在電學(xué)地連接虛擬圖案時(shí)，降低了虛擬擴(kuò)散層圖案或柵極圖案的排列的自由度，或改變且減小了預(yù)定區(qū)域的數(shù)據(jù)速率。這引起這樣的問題在電學(xué)地連接虛擬圖案的情況下，在CMP步驟中不能獲得虛擬圖案的所需效果或有益效果。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一個(gè)方面的半導(dǎo)體集成電路設(shè)備包括在半導(dǎo)體襯底上形成的功能電路區(qū)；在半導(dǎo)體襯底上形成的虛擬區(qū)；以及在虛擬區(qū)中排列的多個(gè)虛擬MOSFET，虛擬MOSFET的每一個(gè)均具有虛擬擴(kuò)散區(qū)和虛擬柵極區(qū)，其中在預(yù)定部分中排列的虛擬擴(kuò)散區(qū)的第一數(shù)據(jù)速率和在預(yù)定部分中排列的虛擬柵極區(qū)的第二數(shù)據(jù)速率實(shí)質(zhì)地恒定。
根據(jù)半導(dǎo)體集成電路設(shè)備，以針對每一個(gè)MOSFET圖案的恒定數(shù)據(jù)速率將虛擬MOSFET排列在虛擬區(qū)中。即使在虛擬圖案中形成接觸，也可以防止虛擬擴(kuò)散層和虛擬柵極的數(shù)據(jù)速率的減少。
根據(jù)本發(fā)明另一個(gè)方面的虛擬圖案排列方法包括在半導(dǎo)體襯底上排列功能電路區(qū)；以及在半導(dǎo)體襯底上的虛擬區(qū)中排列多個(gè)虛擬MOSFET，虛擬MOSFET的每一個(gè)均具有虛擬擴(kuò)散區(qū)和虛擬柵極區(qū)，并且按照在預(yù)定部分中排列的虛擬擴(kuò)散區(qū)的第一數(shù)據(jù)速率和在預(yù)定部分中排列的虛擬柵極區(qū)的第二數(shù)據(jù)速率設(shè)定為實(shí)質(zhì)恒定的方式來排列多個(gè)虛擬MOSFET。
根據(jù)虛擬圖案排列方法，以針對每一個(gè)MOSFET圖案的恒定數(shù)據(jù)速率將虛擬MOSFET排列在虛擬區(qū)中。即使在虛擬圖案中形成接觸，也可以防止在虛擬擴(kuò)散層和虛擬柵極的數(shù)據(jù)速率中的減少。
根據(jù)本發(fā)明，在電學(xué)地連接圖案的同時(shí)可以有效地使用虛擬圖案，并且用來抑制預(yù)定區(qū)域中圖案的數(shù)據(jù)速率的變化。因此，實(shí)現(xiàn)了利用除功能電路區(qū)之外的半導(dǎo)體芯片的預(yù)定區(qū)域的半導(dǎo)體集成電路設(shè)備和虛擬圖案排列方法。


根據(jù)結(jié)合附圖的以下描述，本發(fā)明的以上和其他目的、優(yōu)點(diǎn)和特征將變得更加明白，其中圖1是根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路設(shè)備的平面圖；圖2是第一實(shí)施例的半導(dǎo)體集成電路設(shè)備的剖面圖；圖3示出了第一實(shí)施例的半導(dǎo)體集成電路設(shè)備的虛擬圖案的數(shù)據(jù)速率示例；圖4是根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體芯片的方框圖；圖5示出了第二實(shí)施例的虛擬圖案的排列示例；圖6是根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路設(shè)備的平面圖；圖7是第三實(shí)施例的半導(dǎo)體集成電路設(shè)備結(jié)構(gòu)的剖面圖；圖8A至圖8E示出了第三實(shí)施例的虛擬圖案的形狀示例；圖9是傳統(tǒng)半導(dǎo)體集成電路設(shè)備的結(jié)構(gòu)的平面圖；圖10是傳統(tǒng)半導(dǎo)體集成電路設(shè)備的結(jié)構(gòu)的剖面圖；圖11示出了傳統(tǒng)半導(dǎo)體集成電路設(shè)備的虛擬圖案的數(shù)據(jù)速率示例。
具體實(shí)施例方式
現(xiàn)在將參考說明性實(shí)施例描述本發(fā)明。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以運(yùn)用本發(fā)明的教導(dǎo)完成許多可選的實(shí)施例，并且本發(fā)明不局限于用于說明性目的而示出的實(shí)施例。
第一實(shí)施例首先，描述了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路設(shè)備。該實(shí)施例的半導(dǎo)體集成電路設(shè)備具有特征將多個(gè)虛擬MOSFET排列在虛擬MOSFET底座上的虛擬區(qū)中，并且將預(yù)定電勢施加到虛擬擴(kuò)散層。
參考圖1和圖2，該實(shí)施例的半導(dǎo)體集成電路設(shè)備的結(jié)構(gòu)描述如下。圖1是半導(dǎo)體集成電路設(shè)備100的平面圖。圖2是沿圖1的線2A-2A得到的剖面圖。如圖1和圖2所示，半導(dǎo)體集成電路設(shè)備100包括包含預(yù)定功能電路的功能電路區(qū)20(20a和20b)；以及包含虛擬圖案并且設(shè)置在功能電路區(qū)20(20a和20b)之間的虛擬區(qū)10(10a和10b)。
半導(dǎo)體襯底31是P-型半導(dǎo)體襯底。在半導(dǎo)體襯底31的主表面上選擇性地形成阱32。附帶地，由阱分隔線101將包含阱32的區(qū)與其他區(qū)分隔。阱32是N-型阱。
在不包含阱的半導(dǎo)體襯底31的區(qū)域41中形成功能電路區(qū)(第一功能電路區(qū))20a。換句話說，將功能電路區(qū)20a設(shè)置在從前面觀看的阱分隔線101的左側(cè)處。在包含阱的區(qū)域42中形成功能電路區(qū)(第二功能電路區(qū))20b。換句話說，將功能電路區(qū)20b設(shè)置在從前面觀看的阱分隔線101的右側(cè)處。
在功能電路區(qū)20(20a和20b)中形成MOSFET 21(21a和21b)。附帶地，實(shí)際上將組成預(yù)定功能電路的多個(gè)MOSFET排列在功能電路區(qū)20的內(nèi)部。MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)21具有柵極23(23a和23b)。柵極23(23a和23b)經(jīng)由柵極絕緣膜形成于源極/漏極擴(kuò)散層22(22a和22b)上面。源極/漏極擴(kuò)散層22a是N-型擴(kuò)散層；其導(dǎo)電類型與半導(dǎo)體襯底31的導(dǎo)電類型相反。源極/漏極擴(kuò)散層22b是P-型擴(kuò)散層；其導(dǎo)電類型與阱32的導(dǎo)電類型相反。
在MOSFET 21的周圍形成接觸擴(kuò)散層24(子接觸擴(kuò)散層24a和阱接觸(well contact)擴(kuò)散層24b)。子接觸擴(kuò)散層24a是P-型擴(kuò)散層，其導(dǎo)電類型與半導(dǎo)體襯底31的導(dǎo)電類型相同。阱接觸擴(kuò)散層24b是N-型擴(kuò)散層；其導(dǎo)電類型與阱32的導(dǎo)電類型相同。
子接觸擴(kuò)散層24a通過接觸(未示出)與預(yù)定電極相連，用于向半導(dǎo)體襯底31提供襯底電勢(子電勢(子電勢))。阱接觸擴(kuò)散層24b通過接觸(未示出)與預(yù)定電極相連，用于向阱32提供阱電勢。
將多個(gè)虛擬MOSFET11(11a和11b)排列在虛擬區(qū)10中。虛擬MOSFET11具有與MOSFET實(shí)質(zhì)相同的結(jié)構(gòu)。即，虛擬MOSFET 11包括虛擬擴(kuò)散層12(12a和12b)以及虛擬柵極13(13a和13b)。在半導(dǎo)體襯底31中形成虛擬擴(kuò)散層12(12a和12b)，或與源極/漏極擴(kuò)散層類似地形成阱32。另外，在半導(dǎo)體襯底31或阱32中形成的虛擬擴(kuò)散層12之間形成虛擬柵極13(13a和13b)。附帶地，在通過柵極氧化膜的半導(dǎo)體襯底31的主表面上形成虛擬柵極13。
在功能電路區(qū)20中，通過掩模絕緣膜34將MOSFET彼此分隔。在虛擬區(qū)10中，通過掩模絕緣膜34將虛擬圖案彼此分隔。在半導(dǎo)體襯底31的主表面上形成間層絕緣膜33。
在功能電路區(qū)20中同時(shí)形成虛擬MOSFET 11的虛擬擴(kuò)散層12、源極/漏極擴(kuò)散層22和接觸擴(kuò)散層24。同時(shí)形成虛擬MOSFET 11的虛擬柵極13和功能電路區(qū)20的柵極23。
在半導(dǎo)體襯底31的主表面上以格子的形狀形成虛擬MOSFET 11的虛擬擴(kuò)散層12。因此，可以改進(jìn)虛擬區(qū)10的掩模絕緣膜34的平面度。在半導(dǎo)體襯底31的主表面上以格子的形狀形成虛擬MOSFET 11的虛擬柵極11。因此，可以改進(jìn)虛擬區(qū)10的間層絕緣膜33的平面度。
在該實(shí)施例中，將虛擬MOSFET 11的虛擬擴(kuò)散層12用作用于提供基準(zhǔn)電勢的接觸擴(kuò)散層。附帶地，可以在一個(gè)或兩個(gè)虛擬源極/漏極擴(kuò)散層12中形成接觸。
虛擬擴(kuò)散層12具有與半導(dǎo)體襯底31或阱32的導(dǎo)電類型相同的導(dǎo)電類型，用于向半導(dǎo)體襯底31或阱32提供基準(zhǔn)電勢。虛擬擴(kuò)散層12a是P-型擴(kuò)散層；其導(dǎo)電類型與半導(dǎo)體襯底31的導(dǎo)電類型相同。虛擬擴(kuò)散層12b是N-型擴(kuò)散層；其導(dǎo)電類型與阱32的導(dǎo)電類型相同。
虛擬擴(kuò)散層12a通過接觸(未示出)與預(yù)定電極相連，虛擬擴(kuò)散層12a作為子接觸擴(kuò)散層，用于向半導(dǎo)體襯底31提供襯底電勢。虛擬擴(kuò)散層12b通過接觸(未示出)與預(yù)定電極相連。虛擬擴(kuò)散層12b作為阱接觸擴(kuò)散層，用于阱32提供阱電勢。
圖3示出了該實(shí)施例的半導(dǎo)體集成電路設(shè)備中的虛擬圖案的數(shù)據(jù)速率示例。
提出了每一個(gè)虛擬MOSFET 11的每一個(gè)虛擬擴(kuò)散層(虛擬擴(kuò)散區(qū))12具有1μm(長度)×1μm(寬度)的尺寸(矩形尺寸)，并且虛擬擴(kuò)散層之間的節(jié)距是2μm(長度)×2.5μm(寬度)，數(shù)據(jù)速率為約40％{(1×2)/(2×2.5)＝約40％}。提出了每一個(gè)虛擬MOSFET 11的每一個(gè)虛擬柵極13具有2μm(長度)×1μm(寬度)的尺寸(矩形尺寸)，并且虛擬柵極之間的節(jié)距是2.5μm(長度)×2μm(寬度)，數(shù)據(jù)速率為約40％{(2×1)/(2.5×2)＝約40％}。
通常，只要虛擬擴(kuò)散層12的數(shù)據(jù)速率和虛擬柵極13的數(shù)據(jù)速率落在25％至75％的范圍之內(nèi)，CMP時(shí)凹陷的問題就絕不會(huì)發(fā)生。
在該實(shí)施例中，將包括虛擬擴(kuò)散層12和虛擬柵極13的虛擬MOSFET11的圖案排列在虛擬區(qū)10中。因此，將虛擬擴(kuò)散層12和虛擬柵極13的數(shù)據(jù)速率保持恒定，并且設(shè)定在與傳統(tǒng)情況不同的以上可允許范圍之內(nèi)，所述傳統(tǒng)情況中將虛擬擴(kuò)散層12和虛擬柵極13分隔地排列以保持恒定的數(shù)據(jù)速率。附帶地，虛擬柵極的數(shù)據(jù)速率是比如圖11所示的傳統(tǒng)虛擬柵極的數(shù)據(jù)速率小的14％，但是該值在可允許的范圍之內(nèi)并且因此在平面度方面是可接受的。例如，如果希望虛擬柵極具有更高的數(shù)據(jù)速率，柵極長度L可能還要增加。
在半導(dǎo)體集成電路設(shè)備的布局設(shè)計(jì)中用CAD排列虛擬圖案的情況下，將如圖3所示的虛擬MOSFET 11預(yù)先登記在CAD的庫中。例如，在半導(dǎo)體襯底上形成包括功能電路(例如宏)的功能電路區(qū)20a和20b，將功能電路區(qū)20a和20b之間的區(qū)域用作虛擬區(qū)10。然后，在虛擬區(qū)10中自動(dòng)地排列在庫中登記的虛擬MOSFET 11的圖案。與如圖所示的預(yù)定間隔排列所述圖案，以保持?jǐn)?shù)據(jù)速率恒定。
如上所述，在該實(shí)施例中，將虛擬MOSFET排列為虛擬區(qū)域中的虛擬圖案。因此將虛擬擴(kuò)散層和虛擬柵極的數(shù)據(jù)速率保持恒定，并且防止了CMP時(shí)平面度的減小。
具體地，因?yàn)閷⑻摂M圖案排列在虛擬MOSFET底座上，即使在虛擬擴(kuò)散層中形成接觸，也不會(huì)影響到數(shù)據(jù)速率。另外，在該實(shí)施例中，在虛擬擴(kuò)散層中形成用于施加襯底電勢或阱電勢的接觸。通過向虛擬擴(kuò)散層提供電勢，穩(wěn)定了襯底電勢和阱電勢，并且有助于吸收載流子。因此，防止了閉鎖。
第二實(shí)施例接下來，描述根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路設(shè)備。該示例描述了在半導(dǎo)體芯片上布置多少第一實(shí)施例的虛擬MOSFET的示例。
圖4示出了該實(shí)施例的半導(dǎo)體芯片的結(jié)構(gòu)。如圖4所示，半導(dǎo)體芯片200包括虛擬區(qū)201、內(nèi)部電路塊202、輸入/輸出電路塊203和外部端子區(qū)204。將內(nèi)部電路塊202設(shè)置在與虛擬區(qū)201相比較的半導(dǎo)體芯片的內(nèi)部部分處。將輸入/輸出電路塊203設(shè)置在與虛擬區(qū)201相比較的半導(dǎo)體芯片的邊緣部分處。將外部端子區(qū)204設(shè)置在與輸入/輸出電路塊203相比較的半導(dǎo)體產(chǎn)品的邊緣部分處。
在虛擬區(qū)201中，如第一實(shí)施例中那樣排列虛擬MOSFET 11。內(nèi)部電路塊202和輸入/輸出電路塊203與第一實(shí)施例的功能電路區(qū)20a和20b相對應(yīng)。例如，在內(nèi)部電路塊202中，提供了實(shí)現(xiàn)半導(dǎo)體產(chǎn)品的預(yù)定功能的內(nèi)部電路。在輸入/輸出電路塊203中，提供了輸入/輸出保護(hù)元件、輸出晶體管和功率電源保護(hù)元件。在外部端子區(qū)204中，提供了與外部器件電連接的外部端子(焊盤)。
圖5示出了虛擬區(qū)201中虛擬MOSFET 11的排列示例。虛擬區(qū)201是帶狀狀態(tài)的區(qū)域，并且由排列成線或任意數(shù)目的線的多個(gè)虛擬MOSFET11組成。附帶地，將虛擬MOSFET 11排列在內(nèi)部電路塊202和輸入/輸出電路塊203之間。另外，虛擬柵極13的經(jīng)度方向與虛擬MOSFET 11的排列方向垂直。
在圖5中，在N-型阱211和P-型阱212中將虛擬MOSFET 1排列成線。附帶地，阱211和阱212平行地延伸。與第一實(shí)施例類似，阱211的虛擬擴(kuò)散層12是N+擴(kuò)散層的阱接觸；其導(dǎo)電類型與阱211的導(dǎo)電類型相同。阱212的虛擬擴(kuò)散層12是P+擴(kuò)散層的阱接觸；其導(dǎo)電類型與阱212的導(dǎo)電類型相同。阱211的虛擬擴(kuò)散層12與電源電勢相連。阱212的虛擬擴(kuò)散層12與地電勢相連。
如上所述，將多個(gè)虛擬MOSFET排列在虛擬區(qū)中，使其可以向功能電路區(qū)附近規(guī)律間隔的預(yù)定區(qū)域中的襯底或阱施加預(yù)定電勢。結(jié)果，可以有效地消除閉鎖。
第三實(shí)施例接下來，描述根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路設(shè)備。該實(shí)施例的半導(dǎo)體集成電路設(shè)備的特征在于將多個(gè)虛擬MOSFET排列在虛擬MOSFET底座上的虛擬區(qū)中，并且虛擬MOSFET是備用元件。
參考圖6和圖7，描述了該實(shí)施例的半導(dǎo)體集成電路設(shè)備的結(jié)構(gòu)。圖6是半導(dǎo)體集成電路設(shè)備100的平面圖。圖7沿圖6的線7A-7A得到的剖面圖。附帶地，在圖6和圖7中，將與圖1和圖2相同的部件用相同的參考數(shù)字表示。
如在第一實(shí)施例中，將多個(gè)虛擬MOSFET 11排列在虛擬區(qū)10中。在該實(shí)施例中，將一些虛擬MOSFET稱作輔助元件(子元件)51(51a和51b)。輔助元件操作為功能電路的部件，并且當(dāng)與功能電路相連時(shí)與功能電路中的元件一起實(shí)現(xiàn)預(yù)定功能。
輔助元件51包括與其他虛擬MOSFET 11類似的虛擬擴(kuò)散層52(52a和52b)和虛擬柵極53(53a和53b)。在該實(shí)施例中，虛擬擴(kuò)散層52具有與半導(dǎo)體襯底32或阱32的導(dǎo)電類型相反的導(dǎo)電類型。因此，輔助元件51可操作為MOSFET。另外，改變了虛擬柵極53的尺寸(柵極長度或柵極寬度)。例如，虛擬擴(kuò)散層52a是N-型擴(kuò)散層，其導(dǎo)電類型與半導(dǎo)體襯底31的導(dǎo)電類型相反。虛擬擴(kuò)散層52b是與阱32相反的P-型擴(kuò)散層。即，輔助元件51a是N-型MOSFET。輔助元件51b是P-型MOSFET。
在輔助元件51中，虛擬擴(kuò)散層52和虛擬柵極53通過接觸(未示出)與金屬配線相連，不是功能電路的金屬配線。在電路修改時(shí)虛擬擴(kuò)散層52和虛擬柵極53任意地與功能電路的金屬配線層相連，并且操作為功能電路的MOSFET的部件。例如，輔助元件51的金屬配線根據(jù)金屬配線形成步驟中的掩模圖案中的變化與功能電路相連?？蛇x地，輔助元件51的金屬配線在與金屬配線形成步驟之后的步驟中與其他金屬配線相連。
輔助元件51可應(yīng)用于各種功能電路。例如，如果與功能電路相連，輔助元件51可以用于改變邏輯電路的邏輯、改變信號傳輸速率、改變振蕩頻率或周期、改變檢測器電路的檢測電平、改變基準(zhǔn)電路的基準(zhǔn)電平、以及切換電路塊。另外，可以將多個(gè)輔助元件用于在先地準(zhǔn)備諸如反相器電路或“與”電路之類的基本電路。
作為將輔助元件51排列成MOSFET結(jié)構(gòu)的圖案以對電路進(jìn)行配置的結(jié)果，稍微限制了數(shù)據(jù)速率。然而，如在第一實(shí)施例中，在確保約25％至75％的數(shù)據(jù)速率的范圍的CMP之后，可以獲得必備的平面度。例如，為保持?jǐn)?shù)據(jù)速率恒定，可以對除了輔助元件51的虛擬MOSFET 11中的每一個(gè)虛擬擴(kuò)散層或虛擬柵極的尺寸進(jìn)行調(diào)節(jié)。附帶地，可以將一個(gè)虛擬MOSFET用作可操作為MOSFET的備用元件，以及可以將另一個(gè)虛擬MOSFET用作用于提供如第一實(shí)施例中的預(yù)定電勢的接觸。
圖8A至圖8E示出了輔助元件51的MOSFET圖案的示例。附帶地，輔助元件51在這里是說明性的，但是同樣也適用于其他虛擬MOSFET 11。
如圖8A至圖E所示，準(zhǔn)備了多種MOSFET柵極長度L/柵極寬度W不同的輔助元件。例如，圖8A的圖案是基準(zhǔn)輔助元件51圖案。圖8B示出了其中提供了具有比圖8A的柵極長度短的柵極長度L的兩個(gè)虛擬柵極53的示例。圖8C示出了其中柵極寬度W比圖8A的柵極寬度寬的示例。圖8D示出了其中柵極長度L比圖8A的短而柵極寬度比圖8A的寬的示例。圖8E示出了其中柵極長度L比圖8D的長的示例。
如上所述，在該實(shí)施例中，與第一實(shí)施例類似，將虛擬MOSFET排列在虛擬區(qū)中以防止CMP時(shí)平面度降低。另外，在該實(shí)施例中，虛擬MOSFET是可操作為MOSFET的備用元件，因此不需要功能電路區(qū)中的元件。因此，不需要在功能電路區(qū)中提供備用元件，并且可以減小半導(dǎo)體芯片的電路面積。
附帶地，本發(fā)明不局限于其中將SiO2膜用作絕緣膜的MOSFET結(jié)構(gòu)，但是可以使用高介電常數(shù)絕緣膜或復(fù)合絕緣膜?？梢匀我獾卮_定柵極材料或襯底結(jié)構(gòu)。另外，考慮到數(shù)據(jù)速率，可以在柵極形成步驟(例如，金屬配線形成步驟)之后的步驟中形成圖案。
顯然，本發(fā)明不局限于可以在不脫離本發(fā)明的范圍和精神的情況下進(jìn)行修改和變化的上述實(shí)施例。
權(quán)利要求
1.一種半導(dǎo)體集成電路設(shè)備，包括在半導(dǎo)體襯底上形成的功能電路區(qū)；在半導(dǎo)體襯底上形成的虛擬區(qū)；以及在虛擬區(qū)中排列的多個(gè)虛擬MOSFET，虛擬MOSFET的每一個(gè)均具有虛擬擴(kuò)散區(qū)和虛擬柵極區(qū)，其中，在預(yù)定部分中排列的虛擬擴(kuò)散區(qū)的第一數(shù)據(jù)速率和在預(yù)定部分中排列的虛擬柵極區(qū)的第二數(shù)據(jù)速率實(shí)質(zhì)地恒定。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路設(shè)備，多個(gè)虛擬MOSFET被以實(shí)質(zhì)地有規(guī)律的間隔排列在虛擬區(qū)中。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路設(shè)備，多個(gè)虛擬MOSFET被規(guī)律地且二維地排列在虛擬區(qū)中。
4.如權(quán)利要求1所述的半導(dǎo)體集成電路設(shè)備，從前面看，虛擬MOSFET的虛擬擴(kuò)散區(qū)的尺寸與虛擬MOSFET的虛擬柵極的尺寸實(shí)質(zhì)地相等。
5.如權(quán)利要求1所述的半導(dǎo)體集成電路設(shè)備，其中，虛擬區(qū)設(shè)置在相鄰功能電路區(qū)之間。
6.如權(quán)利要求1所述的半導(dǎo)體集成電路設(shè)備，其中，虛擬MOSFET的虛擬擴(kuò)散區(qū)沿與功能電路區(qū)中的MOSFET的擴(kuò)散區(qū)相同的方向延伸；以及虛擬MOSFET的虛擬柵極沿與功能電路區(qū)中的MOSFET的柵極相同的方向延伸。
7.如權(quán)利要求1所述的半導(dǎo)體集成電路設(shè)備，其中，在預(yù)定部分中，虛擬MOSFET的虛擬擴(kuò)散區(qū)的第一數(shù)據(jù)速率和虛擬MOSFET的虛擬柵極的第二數(shù)據(jù)速率在25％至75％的范圍之內(nèi)。
8.如權(quán)利要求1所述的半導(dǎo)體集成電路設(shè)備，其中，多個(gè)虛擬MOSFET之一的虛擬擴(kuò)散區(qū)與預(yù)定基準(zhǔn)電勢相連。
9.如權(quán)利要求8所述的半導(dǎo)體集成電路設(shè)備，其中，預(yù)定基準(zhǔn)電勢是襯底電勢或阱電勢。
10.如權(quán)利要求8所述的半導(dǎo)體集成電路設(shè)備，其中，多個(gè)虛擬MOSFET的虛擬擴(kuò)散區(qū)中的P-型擴(kuò)散區(qū)與地電勢相連；以及多個(gè)虛擬MOSFET的虛擬擴(kuò)散區(qū)中的N-型擴(kuò)散區(qū)與電源電勢相連。
11.如權(quán)利要求8所述的半導(dǎo)體集成電路設(shè)備，其中，在P-型半導(dǎo)體襯底或P-型阱中形成具有虛擬擴(kuò)散區(qū)中的P-型擴(kuò)散區(qū)的虛擬MOSFET；以及在N-型半導(dǎo)體襯底或N-型阱中形成具有虛擬擴(kuò)散區(qū)中的N-型擴(kuò)散區(qū)的虛擬MOSFET。
12.如權(quán)利要求1所述的半導(dǎo)體集成電路設(shè)備，其中，多個(gè)虛擬MOSFET之一的虛擬柵極與預(yù)定電勢相連。
13.如權(quán)利要求1所述的半導(dǎo)體集成電路設(shè)備，其中，多個(gè)虛擬MOSFET的至少之一是與功能電路區(qū)的功能電路相連的、并且作為功能電路的部件的備用元件。
14.如權(quán)利要求13所述的半導(dǎo)體集成電路設(shè)備，其中，在N-型半導(dǎo)體襯底或N-型阱中形成具有虛擬擴(kuò)散區(qū)中的P-型擴(kuò)散區(qū)的虛擬MOSFET；以及在P-型半導(dǎo)體襯底或P-型阱中形成具有虛擬擴(kuò)散區(qū)中的N-型擴(kuò)散區(qū)的虛擬MOSFET。
15.如權(quán)利要求13所述的半導(dǎo)體集成電路設(shè)備，其中，多個(gè)虛擬MOSFET的虛擬擴(kuò)散區(qū)和柵極與金屬配線相連；以及所述金屬配線與功能電路相連。
16.如權(quán)利要求15所述的半導(dǎo)體集成電路設(shè)備，其中，金屬配線由于在形成金屬配線的金屬配線形成步驟中掩模圖案的變化而與功能電路相連，或者在金屬配線形成步驟之后的步驟中與功能電路相連。
17.一種虛擬圖案排列方法，包括在半導(dǎo)體襯底上排列功能電路區(qū)；以及在半導(dǎo)體襯底上的虛擬區(qū)中排列多個(gè)虛擬MOSFET，虛擬MOSFET的每一個(gè)均具有虛擬擴(kuò)散區(qū)和虛擬柵極區(qū)，并且按照在預(yù)定部分中排列的虛擬擴(kuò)散區(qū)的第一數(shù)據(jù)速率和在預(yù)定部分中排列的虛擬柵極區(qū)的第二數(shù)據(jù)速率被設(shè)定為實(shí)質(zhì)地恒定的方式來排列多個(gè)虛擬MOSFET。
18.如權(quán)利要求17所述的虛擬圖案排列方法，其中，在虛擬區(qū)中以實(shí)質(zhì)地規(guī)律的間隔排列多個(gè)虛擬MOSFET。
19.如權(quán)利要求17所述的虛擬圖案排列方法，其中，從上面看，虛擬擴(kuò)散區(qū)的尺寸與虛擬柵極的尺寸實(shí)質(zhì)地相等。
20.如權(quán)利要求17所述的虛擬圖案排列方法，其中，將多個(gè)虛擬MOSFET排列在相鄰功能電路區(qū)之間。
全文摘要
根據(jù)本發(fā)明實(shí)施例的一種半導(dǎo)體集成電路設(shè)備包括包括功能電路的功能電路區(qū)；在除了功能電路區(qū)的區(qū)域中形成的虛擬區(qū)；以及在虛擬區(qū)形成并且具有虛擬擴(kuò)散層12上的虛擬柵極的多個(gè)虛擬MOSFET。排列多個(gè)虛擬MOSFET使得在預(yù)定部分中將虛擬擴(kuò)散層和虛擬柵極的數(shù)據(jù)速率保持恒定。
文檔編號H01L27/085GK101038918SQ20071008638
公開日2007年9月19日 申請日期2007年3月15日 優(yōu)先權(quán)日2006年3月15日
發(fā)明者北島弘康, 古田博伺, 神保敏且 申請人:恩益禧電子股份有限公司