專利名稱：提高肖特基擊穿電壓(bv)而不影響集成的mosfet-肖特基器件布局的制作方法
技術領域：
本發(fā)明一般涉及半導體功率器件。特別地，本發(fā)明涉及一種改 進的并且新穎的制造工藝和器件配置，用于為MOSFET器件提供具 有較高擊穿電壓的肖特基源極接觸，以改善高頻率功率開關、H型 電橋以及同步整流應用的性能而不影響集成的MOSFET-肖特基器件 的布局。
背景技術：
為了減少功率消耗且增加半導體功率器件的開關切換速度，需要 進一 步減少導通電阻和柵極電容。已經(jīng)實施了將肖特基二極管集成 在諸如金屬氧化硅半導體場效應晶體管(MOSFET)的半導體功率 器件中。圖1A和圖1B示出了標準M0SFET器件，其集成了肖特基 二極管，從而繞過(bypass)體二極管，因此改善MOSFET器件的 性能。MOSFET器件中的性能改進增進了 H型電橋以及同步整流應 用。具體來說，圖1A示出了具有集成的結(jié)勢壘控制肖特基(JBS) 區(qū)域的MOSFET。集成的JBS可以是具有散布于肖特基接觸之間的 P-N結(jié)柵格的肖特基二極管陣列；P-N結(jié)將夾斷(pinch-off)肖特基 接觸下的溝道區(qū)，從而抑制 一旦施加閾值反向偏壓時較大反向漏電 流的形成。耗盡層引起的屏蔽效應也可改善擊穿電壓。然而，這會 付出串聯(lián)電阻的增加所導致的代價。另外，因為集成的JBS區(qū)中的 P-N結(jié)的存在占據(jù)大部分的表面面積，所以從實際角度考慮，可能需 要減少專用于正向?qū)щ姷目傂ぬ鼗佑|區(qū)。在這種環(huán)境中，存在由 這種總肖特基接觸區(qū)的減小所引起的導通狀態(tài)正向電壓下降的增 加。在圖1B中，實施了一種集成溝槽MOS勢壘肖特基(TMBS)。
該集成TMBS包括散布有MOS溝槽的肖特基二極管陣列。在外延/ 漂移區(qū)的臺面(mesa)形部分中的大部分電荷載流子與溝槽絕緣側(cè) 壁上的金屬之間的電荷耦合導致肖特基接觸下的電場形貌(profile ) 的重新分布，其改善了擊穿并且減少反向漏電流。
美國專利4675713公開了一種使用源極肖特基結(jié)作為半導體功 率器件的體接觸的方法。美國專利4983535公開了一種用于制造 DMOS器件的制造方法，其中該DMOS器件具有源極，所述源極利 用位于體區(qū)頂端上的耐火金屬肖特基勢壘來實施。然而，這些器件 仍具有使用較高勢壘高度金屬的限制。所述器件性能不能滿足現(xiàn)今 應用對于降低阻抗和更高驅(qū)動電流的需求。
圖2示出了由本專利申請的共同發(fā)明人作為共同待決申請?zhí)峤?的一種改進的DMOS。該DMOS具有改進的配置。具體而言，在棚-極溝槽的附近與源極相鄰處，存在源極-體接觸溝槽，并且沿溝槽壁 布置了抗穿通注入。通過在源極-體接觸溝槽底部沉積高勢壘高度金 屬以用作集成肖特基接觸，形成了集成肖特基二極管。低勢壘高度 金屬進一 步沉積以覆蓋高勢壘高度金屬，從而提供源極和體的歐姆 接觸。如圖2所示的DMOS器件提供了以下優(yōu)勢，即將肖特基集成 于各單元中而不損失管芯有源區(qū)域，從而以老方法形成這種肖特基。 然而，為了實現(xiàn)截止狀態(tài)中可接受的低漏電流所需的高勢壘高度金 屬具有以下缺點，即沉積高勢壘高度金屬和低勢壘高度金屬來滿足 肖特基和源極-體歐姆接觸的要求的費用較高。
另外，如圖1A、圖1B和圖2所示的上述器件配置仍受到如圖 1C和圖1D中所示的P+口袋(P+pocket)區(qū)底部角落處的擊穿易損 性(vulnerability)的限制。在體型摻雜(P+口袋)區(qū)處的底部角落 處的擊穿易損性是由于鄰近P+口袋區(qū)底部角落的結(jié)處的較小曲率半 徑而導致的。另外，如圖1D所示，存在陡峭(abrupt)的〗參雜分布 反向形貌。圖1D對比了沿著圖1C中所示的兩個垂直線A-A，與B-B， 的JBSP+口袋區(qū)中的摻雜形貌與MOSFETP體區(qū)中的摻雜形貌的變 化。
這樣，在功率半導體器件設計和制造領域中，在形成半導體功 率器件時仍需要提供新的制造方法和器件配置，以便解決上述問題 和限制。

發(fā)明內(nèi)容
因此，本發(fā)明的一個方面是提供一種與肖特基二極管集成的新 的并且改進的半導體功率器件，從而提高該器件的擊穿電壓。具體
地，本發(fā)明的一個方面是無需改變與肖特基二極管集成的MOSFET 器件的布局即可解決P+ 口袋區(qū)的底部角落處的擊穿易損性，從而改
善性能。
本發(fā)明的另 一方面是形成具有改進摻雜形貌的肖特基區(qū)域中的 結(jié)勢壘控制肖特基(JBS)整流器，從而提高肖特基擊穿電壓而不影 響MOSFET單元性能。另外JBS整流器實施為帶狀、方形閉合單元、 圓形閉合單元以及六角形閉合單元配置。
本發(fā)明的又一方面是通過利用底部外圍柵極澆道(runner)將柵 極指狀物形成為梳狀，而不在管芯整個四周方向布設外圍柵極總線， 來使肖特基區(qū)域最大化。
簡而言之，在優(yōu)選實施方式中，本發(fā)明公開了一種半導體功率 器件，其包括具有多個功率晶體管單元的有源單元區(qū)域和結(jié)勢壘控 制肖特基(JBS)區(qū)域。該半導體功率器件包括JBS區(qū)域，該JBS 區(qū)域進一步包括散布于布置在半導體襯底頂部表面附近的外延層上 的PN結(jié)之間的多個肖特基二極管，其中所述PN結(jié)進一步包括布置 在外延層中的反向摻雜區(qū)，以降低鄰近PN結(jié)的摻雜形貌的突然反 向，從而防止PN結(jié)中的提早擊穿。
此外，本發(fā)明公開了一種用于形成半導體功率器件的方法，所 述器件具有包括多個功率晶體管單元的有源單元區(qū)域和包括多個肖 特基二極管的結(jié)勢壘控制肖特基(JBS)區(qū)域。此方法進一步包括經(jīng) 過金屬接觸開口將體型摻雜離子注入外延層的方法，從而形成環(huán)繞 JB S P + 口袋的反向摻雜區(qū)，以降低鄰近PN結(jié)的突然反向摻雜形貌，
從而防止肖特基區(qū)域中的提早擊穿。
在閱讀了下文對各種附圖中所示出的優(yōu)選實施方式的詳細描述 后，本發(fā)明的這些和其他目的和優(yōu)勢無疑對本領域技術人員將變得明顯。


圖1A是具有集成結(jié)勢壘控制肖特基區(qū)域的傳統(tǒng)溝槽MOSFET 功率器件的剖視圖。
圖1B是具有集成溝槽MOS勢壘控制肖特基(TMBS)的另一 傳統(tǒng)溝槽MOSFET功率器件的剖視圖。
圖1C是具有在體型摻雜(P+口袋)區(qū)的底部角落處具有擊穿易 損性的集成JBS區(qū)域的傳統(tǒng)溝槽MOSFET功率器件的剖視圖。
圖1D是沿著圖1A和圖IB中的P+口袋區(qū)和MOSFET體區(qū)中垂 直方向的摻雜濃度曲線圖，其用于解釋擊穿易損性的原因。
圖2示出了由本專利申請的共同發(fā)明人所提出的共同未決申請 的改進DMOS的剖—見圖。
圖3A和圖3B是本發(fā)明的MOSFET器件的擴散操作前和其后的 側(cè)面剖一見圖。
圖3C和圖3D是本發(fā)明的MOSFET器件的光體型摻雜擴散工藝 前和其后的摻雜形貌圖。
圖3E是本發(fā)明的MOSFET器件的側(cè)面剖視圖，其具有肖特基 區(qū)域內(nèi)的改進擊穿電壓并且MOS臺面區(qū)域不受影響。
圖4A是具有改進擊穿電壓的本發(fā)明的可替換MOSFET的剖視 圖，并且圖4B是圖4A的摻雜形貌圖。
圖5A-圖5K是用于描述用于提供如圖4A中所示的溝槽 MOSFET器件的制造工藝的 一 系列剖視圖。
圖6A是結(jié)勢壘肖特基(JBS)整流器的側(cè)面剖視圖，并且圖6B-圖6E示出了實施為帶狀、方形閉合單元、圓形閉合單元和六角形閉 合單元配置的JBS整流器的俯視圖。
圖7是M0SFET器件的俯視圖，其中肖特基區(qū)域通過利用底部 外圍柵極澆道而形成為梳狀的柵極指狀物，而不通過在管芯整個四 周布設外圍柵極總線來最大化。
圖8是MOSFET器件的俯視圖，其中肖特基區(qū)域形成于宏單元 結(jié)構(gòu)內(nèi)。
具體實施例方式
參見圖3A和圖3B，其示出了用于提供MOSFET器件的整流功 能的JBS區(qū)域的側(cè)面剖視圖。圖3A示出了低劑量體型摻雜離子的均 厚注入。對于N溝道MOSFET器件來說，可以以40 Kev -500 Kev (優(yōu)選為80 Kev -300 Kev )的能量，將5xlOu/cm^ 5xl012/cm2^J 量的硼離子注入到外延層。體型摻雜離子的均厚注入是用于補償并 降低部分外延層的摻雜濃度，從而提高外延層擊穿電壓。在圖3B中， 接著通過施加范圍從IOOO到1150度的升高的擴散溫度1至3小時， 將體型摻雜劑擴散到比在稍后步驟中形成的MOSFET體區(qū)的深度更 淺的深度。注入體型摻雜離子補償了部分外延摻雜并且在外延層中 產(chǎn)生N-區(qū)。這將不會對MOSFET擊穿或其他性能參數(shù)造成顯著影響， 因為P-注入不會超過具有較高體型離子濃度的MOSFETP體區(qū)的摻 雜濃度和邊界線。體型摻雜注入也可以在清潔肖特基區(qū)域后，即在 用于肖特基形成的氧化物蝕刻后進行。在此例中，優(yōu)選為以多種能 量在表面處產(chǎn)生較寬的平坦反向摻雜N-區(qū)，這是因為在用于進一步
示出了擴散前沿垂直線C-C，的摻雜形貌，圖3D示出了體型摻雜擴 散工藝后的摻雜形貌。在擴散后，N-區(qū)在沿著用于形成肖特基結(jié)勢 壘的區(qū)內(nèi)的垂直方向具有較低并且平滑變化的摻雜。N -區(qū)中的較低 外延摻雜濃度改善N-區(qū)中的擊穿電壓。圖3E是具有圖3A和圖3B 中所示的工藝后所形成的肖特基結(jié)區(qū)域的MOSFET的剖視圖。肖特 基結(jié)勢壘被低摻雜的N-摻雜區(qū)所環(huán)繞，并且外延層的上方部分現(xiàn)在 形成有N-區(qū)。該區(qū)中的擊穿因為較低載流子濃度而提高。另外，盡
管橫跨P+肖特基口袋區(qū)的摻雜形貌仍然陡峭，但是N-區(qū)中的較低濃
度有助于降低橫跨P十/N-結(jié)的電場。因此提高了肖特基區(qū)域內(nèi)的總擊
穿。因為臺面區(qū)域內(nèi)的摻雜形貌并沒有受到影響，所以低劑量體型
摻雜注入將不會影響MOSFET的有源單元區(qū)域。布置在JBS區(qū)域中 的反向摻雜區(qū)的外延摻雜濃度的降低范圍自20%至80%,由此不影 響有源單元區(qū)域中的功率晶體管單元的性能參數(shù)。
圖4A是本發(fā)明另一優(yōu)選實施方式的剖視圖。在通過接觸開口進 行接觸注入的同時，進行能量級約240至360keV的低劑量高能量 P-型摻雜離子的注入。該劑量是足夠低的，例如0.1至2xl012/cm2的 硼離子，以用于克服外延摻雜以及產(chǎn)生如圖4A所示的PVN-結(jié)。這 些圍繞鄰近外延層頂部表面的P+肖特基口袋區(qū)的P-區(qū)足以提高JBS 區(qū)中的擊穿電壓。同時，高能量體型摻雜注入的劑量足夠低，即大 約為典型體注入劑量的十分之一，使得除了肖特基BV外的MOSFET
器件性能，諸如閾值電壓，維持相同而不受影響。圖4B是在BV電 壓調(diào)整注入后，沿體型摻雜區(qū)中的垂直方向的MOSFET器件的摻雜 形貌與MOSFET體區(qū)的摻雜形貌的比較。如圖4B所示，肖特基P+
化。這大大降低了橫跨肖特基口袋區(qū)中的P-N結(jié)的電場。此外，其 大大減小了邊緣電場。作為結(jié)果，消除了由于陡峭摻雜分布和銳角 轉(zhuǎn)角所造成的過早擊穿。
參考圖5A至圖5K,其是用于說明制造圖4A中所示的MOSFET 器件的工藝步驟的一系列剖視圖。在圖5A中，應用溝槽掩膜(未示 出)作為第一掩膜從而產(chǎn)生氧化物硬掩膜206，并且然后將溝槽掩膜 移除。參見圖5B,執(zhí)行溝槽蝕刻工藝從而襯底205上所支撐的外延 層210中打開多個溝槽209。在圖5C圖中，執(zhí)行犧牲氧化，隨后進 行氧化物蝕刻，從而移除溝槽壁上的受損表面以使側(cè)壁平滑。然后 執(zhí)行柵極氧化從而生長柵極氧化物層215。生長氧化物層215后，將 多晶硅層220沉積到溝槽中。
在圖5D中，執(zhí)行均厚多晶硅回蝕刻，從而回蝕刻多晶硅層220。
不用掩膜的情況下回蝕刻多晶硅層220,直到所述多晶硅層220剛好 在氧化物硬掩膜206的頂部表面下為止。在圖5E中，將硬j務膜206 蝕刻掉后，執(zhí)行氧化再生長，從而在頂部表面上形成氧化物層225。 在圖5F中，應用體掩膜(未示出)用于將體摻雜劑注入到體區(qū)域， 隨后執(zhí)行擴散工藝，從而使體區(qū)域230擴散進入外延層210。在圖 5G中，應用源招j奄膜232以用于源招j參雜注入，從而形成源極區(qū)240。 在圖5H中，移除源極掩膜232后，進行源極驅(qū)動從而使體區(qū)230中 包圍的源極區(qū)域240擴散進入外延層210。然后在MOSFET器件頂 端形成LTO/BPSG絕緣層245。在圖51中，應用接觸掩膜(未示出)， 從而打開多個接觸開口 249。然后進行劑量為大約lxl(^/cii^至 3xlO"/cn^的重體型摻雜注入，從而形成接觸增強型體摻雜區(qū)250和 肖特基區(qū)域中的多個結(jié)勢壘肖特基P+口袋區(qū)260。然后通過接觸開 口 249進行能量級約為240kev至360kev的低劑量高能量的P-型摻 雜離子的注入，從而形成如圖4A所示的環(huán)繞P+口袋區(qū)260的輕體 摻雜區(qū)270。所述劑量足夠低，例如0.1至2xl0"/cn^的硼離子，從 而克服外延摻雜以產(chǎn)生PVN-結(jié)。
在圖5J中，應用肖特基激活掩膜，從而從肖特基區(qū)域移除部分 的絕緣層245。在圖5K中，在頂部表面上形成金屬層280，并且應 用金屬掩膜(未示出)，以將金屬層構(gòu)圖成源極金屬280-S與柵極 金屬280-G,隨后形成并且構(gòu)圖鈍化層285,從而完成MOSFET器 件的制造工藝。
JBS可以形成于MOSFET管芯上的一個區(qū)或多個區(qū)中。其也可 能形成于宏單元結(jié)構(gòu)中，其中每個宏單元包括JBS區(qū)域和多個 MOSFET單元，如圖8所示。每一 JBS區(qū)域可以進一步在不同布局 中形成多個JBS二極管。圖6A是側(cè)面剖視圖，而圖6B至圖6E是 用于本發(fā)明的JBSP+口袋區(qū)160的布局的俯視圖。散布有P+口袋區(qū) 的肖特基結(jié)勢壘區(qū)在MOSFET器件中以不同的形狀來實施。圖6B 至圖6E示出了分別以帶狀、方形閉合單元、圓形閉合單元以及六角 形閉合單元配置形成的肖特基結(jié)勢壘區(qū)。
圖7是MOSFET器件300的俯視圖，其中肖特基區(qū)域通過利用 底部外圍柵極澆道而形成為梳狀的柵極指狀物282-G,而不通過在管 芯整個四周布設外圍柵極總線來最大化。參見圖8，其是MOSFET 器件的俯視圖，其中肖特基區(qū)域形成于宏單元結(jié)構(gòu)內(nèi)。
根據(jù)以上描述，本發(fā)明公開了一種半導體功率器件，其包括具 有多個功率晶體管單元的有源單元區(qū)域和結(jié)勢壘控制肖特基(JB S ) 區(qū)域。JBS區(qū)域進一步包括散布于布置在半導體襯底頂部表面附近的 外延層上的PN結(jié)之間的多個肖特基二極管，其中JBS進一步包括 布置在外延層中的反向摻雜區(qū)，從而降低鄰近PN結(jié)的摻雜形貌的突 然反向，進而防止PN結(jié)中的提早擊穿。在另一優(yōu)選實施方式中，JBS 包括布置在外延層中的體型摻雜區(qū)，其中反向摻雜區(qū)包括圍繞體型 摻雜區(qū)的降低外延摻雜區(qū)，用于減小PN結(jié)附近的摻雜形貌的突然反 向。在另一優(yōu)選實施方式中，JBS包括布置在N-型摻雜外延層中的 P-型摻雜區(qū)，其中反向摻雜區(qū)包括圍P-型摻雜區(qū)的降低N-型摻雜區(qū)， 用于減小PN結(jié)附近的摻雜形貌的突然反向。在另一優(yōu)選實施方式 中，半導體功率器件進一步包括金屬氧化物半導體場效應晶體管 (MOSFET)器件。在另一優(yōu)選實施方式中，半導體功率器件進一 步包括溝槽金屬氧化物半導體場效應晶體管(MOSFET)器件，其 中該有源單元區(qū)域包括多個MOSFET單元。在另 一優(yōu)選實施方式中， JBS區(qū)域進一步包括散布在PN結(jié)之間的多個肖特基二極管以及形成 在肖特基二極管周圍的反向摻雜區(qū)。在另一優(yōu)選實施方式中，JBS 區(qū)域進一步包括多個肖特基二極管，其具有形成在外延層中的體型 摻雜區(qū)，該外延層內(nèi)具有作為環(huán)繞體型摻雜區(qū)的降低摻雜區(qū)而形成 的反向摻雜區(qū)。在另一優(yōu)選實施方式中，外延層進一步包括上部外 延層，其在位于具有常規(guī)摻雜濃度的外延層以上圍繞所述肖特基二 極管的頂部表面附近具有降低的源極摻雜濃度。在另 一 優(yōu)選實施方 式中，布置在JBS區(qū)域中的該反向摻雜區(qū)具有自20%到80%的外延 摻雜濃度降低，因此不影響有源單元區(qū)域中的功率晶體管單元的性 能參數(shù)。在另一優(yōu)選實施方式中，外延層進一步包括在圍繞該肖特
基二極管的頂部表面附近具有降低的摻雜濃度的上部外延層，該上 部外延層通過將均厚體型摻雜注入到具有常規(guī)摻雜濃度的外延層中 而形成。在另一優(yōu)選實施方式中，肖特基二極管包括布置于外延層 中的體型摻雜區(qū)，其中反向摻雜區(qū)包括通過經(jīng)過接觸開口應用體型 摻雜注入而形成的降低外延摻雜區(qū)，從而形成環(huán)繞體型摻雜區(qū)的反 向摻雜區(qū)，用于減小PN結(jié)附近的摻雜形貌的突然反向。在另一優(yōu)選
實施方式中，肖特基二極管配置為JBS區(qū)域中的體型摻雜區(qū)的開放 帶。在另一優(yōu)選實施方式中，將肖特基二極管配置為圍繞JBS區(qū)域 中方形形狀的肖特基接觸區(qū)的體型摻雜區(qū)的交叉帶。在另一優(yōu)選實 施方式中，將肖特基二極管配置為環(huán)繞JBS區(qū)域中六邊形形狀的肖 特基接觸區(qū)的體型摻雜區(qū)的外圍帶。在另一優(yōu)選實施方式中，將肖 特基二極管配置為環(huán)繞JBS區(qū)域中的多邊形形狀的肖特基接觸區(qū)的 體型摻雜區(qū)的外圍帶。在另一優(yōu)選實施方式中，將肖特基二極管配 置為環(huán)繞JBS區(qū)域中的圓形形狀肖特基接觸區(qū)的體型摻雜區(qū)的外圍 區(qū)域。在另一優(yōu)選實施方式中，半導體功率器件進一步包括從有源 單元區(qū)域延伸到JBS區(qū)域作為開放梳狀而形成的柵極總線，因此JBS 區(qū)域的較大區(qū)域不通過經(jīng)過JBS區(qū)域周圍的外圍區(qū)域布設柵極總線 而提供。在另一優(yōu)選實施方式中，半導體功率器件進一步包括宏單 元結(jié)構(gòu)，其中每一宏單元包括JBS區(qū)域以及多個MOSFET單元。
根據(jù)以上描述和圖示，本發(fā)明進一步公開了一種制造半導體功 率器件的方法，該半導體功率器件包括具有多個功率晶體管單元的 有源單元區(qū)域和結(jié)勢壘控制肖特基(JBS)區(qū)域。此方法進一步包括
多個PN結(jié)之間的多個肖特基二極管的步驟。所述方法進一步包括在 所述PN結(jié)附近的所述外延層中形成反向摻雜區(qū)，用于降低所述PN結(jié) 附近的摻雜形貌的突然反向，從而防止所述PN結(jié)的提早擊穿的步驟。 在優(yōu)選實施方式中，在外延層中形成反向摻雜區(qū)的步驟進一步包括 形成上部外延層的步驟，該上部外延層在具有常規(guī)摻雜濃度的外延 層上圍繞肖特基二極管的頂部表面附近處具有降低的摻雜濃度。在
另一優(yōu)選實施方式中，在JBS區(qū)域中形成反向摻雜區(qū)的步驟進一步包 括在JBS區(qū)域中形成外延摻雜濃度降低區(qū)的步驟，外延摻雜濃度降低 區(qū)具有的外延摻雜濃度是常規(guī)外延摻雜濃度的20-80%,因此不會影 響有源單元區(qū)域中的功率晶體管單元的性能參數(shù)。在另一優(yōu)選實施
方式中，在外延層中形成反向摻雜區(qū)的步驟進一步包括對外延層應 用均厚體型摻雜注入的步驟，從而形成在圍繞肖特基二極管的頂部 表面附近具有降低的摻雜濃度的上部外延層。在另一優(yōu)選實施方式 中，在JBS區(qū)域中形成反向摻雜區(qū)的步驟進一步包括經(jīng)過接觸開口應 用體型摻雜注入的步驟，從而形成環(huán)繞體型摻雜區(qū)的反向摻雜區(qū)， 用于降低鄰近PN結(jié)的摻雜形貌的突然反向。在另 一優(yōu)選實施方式中， 此方法進一 步包括將肖特基二極管形成為散布在JBS區(qū)域中的體型 摻雜區(qū)之間的開放帶的步驟。在另一優(yōu)選實施方式中，此方法進一 步包括將肖特基二極管形成為環(huán)繞JBS區(qū)域中的方形形狀肖特基接 觸區(qū)的體型摻雜區(qū)的交叉帶的步驟。在另一優(yōu)選實施方式中，所述 方法進一步包括將肖特基二極管形成為環(huán)繞JBS區(qū)域中六邊形形狀 肖特基接觸區(qū)的體型摻雜區(qū)的外圍帶的步驟。在另 一優(yōu)選實施方式 中，此方法進一步包括將肖特基二極管形成為環(huán)繞JBS區(qū)域中的多邊 形形狀肖特基接觸區(qū)的體型摻雜區(qū)的外圍帶的步驟。在另 一優(yōu)選實 施方式中，此方法進一步包括將肖特基二極管形成為環(huán)繞JBS區(qū)域中 圓形形狀肖特基接觸區(qū)的體型摻雜區(qū)的外圍區(qū)域的步驟。在另一優(yōu) 選實施方式中，本發(fā)法進一步包括形成柵極總線的步驟，從而作為 開放梳狀從有源單元區(qū)域延伸到JBS區(qū)，因此JBS區(qū)域中的較大區(qū)域 不通過經(jīng)過JBS區(qū)域周圍的外圍區(qū)域布設柵極總線而提供。在另 一優(yōu) 選實施方式中，此方法進一步包括形成宏單元結(jié)構(gòu)的步驟，其中每 一宏單元包括JBS區(qū)域和多個MOSFET單元。
盡管已經(jīng)針對目前優(yōu)選的實施方式對本發(fā)明進行了描述，但是應 當理解，這種公開不能解釋作為限制。在閱讀了上述公開后，各種 可替換方式和修改對于本領域技術人員是顯然的。因此，所附權(quán)利 要求書旨在解釋為包含落在本發(fā)明的實際精神和范圍內(nèi)的所有可替 換方案和修改。
權(quán)利要求
1. 一種半導體功率器件，其包括具有多個功率晶體管單元的有源單元區(qū)域和結(jié)勢壘控制肖特基(JBS)區(qū)域，其中:所述JBS區(qū)域包括散布在布置于半導體襯底頂部表面附近的外延層上的多個PN結(jié)之間的多個肖特基二極管，其中所述JBS區(qū)域進一步包括布置于所述外延層中的反向摻雜區(qū)，用以降低鄰近所述PN結(jié)的摻雜形貌的突然反向，從而防止所述PN結(jié)中的提早擊穿。
2. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中所述JBS包括布置在外延層中的體型摻雜區(qū)，其中所述反向摻 雜區(qū)包括降低外延摻雜區(qū)。
3. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中所述JBS包括布置在N-型摻雜外延層中的P-型摻雜區(qū)，其中所 述反向摻雜區(qū)包括環(huán)繞所述P-型摻雜區(qū)的降低N-型摻雜區(qū)，用于降 低鄰近所述PN結(jié)的摻雜形貌的所述突然反向。
4. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中 所述半導體功率器件進一步包括金屬氧化物半導體場效應晶體管(MOSFET)器件。
5. 根據(jù)權(quán)利要求1所述的半導體功率器件進一步包括 宏單元結(jié)構(gòu)，其中每一宏單元包括JBS區(qū)域和多個MOSFET單元。
6. 根據(jù)權(quán)利要求l所述的半導體功率器件，其中 所述外延層進一步包括上部外延層，該上部外延層在位于具有常規(guī)摻雜濃度的外延層以上包圍所述肖特基二極管的頂部表面附近 具有降低的摻雜濃度。
7. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中 布置在所述JBS區(qū)域中的所述反向摻雜區(qū)具有范圍從20%到80%的外延摻雜濃度降低，因此不影響所述有源單元區(qū)域中的所述功 率晶體管單元的性能參數(shù)。
8. 根據(jù)權(quán)利要求l所述的半導體功率器件，其中 所述外延層進一步包括上部外延層，該上部外延層在圍繞所述體型摻雜區(qū)的頂部表面附近具有降低的摻雜濃度，所述上部外延層 通過對具有常規(guī)摻雜濃度的外延層應用均厚體型摻雜注入而形成。
9. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中 所述肖特基二極管散布在布置于外延層中的體型摻雜區(qū)之間，其中所述反向摻雜區(qū)包括通過經(jīng)過接觸開口應用體型摻雜注入而形 成的降低外延摻雜區(qū)，從而形成環(huán)繞所述體型摻雜區(qū)的所述反向摻 雜區(qū)，用于減小所述PN結(jié)附近的摻雜形貌的所述突然反向。
10. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中 所述肖特基二極管配置為散布在所述JBS區(qū)域中的體型摻雜區(qū)之間的開放帶。
11. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中 所述肖特基二極管配置為圍繞所述JBS區(qū)域中方形形狀的肖特基接觸區(qū)的體型摻雜區(qū)的交叉帶。
12. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中 所述肖特基二極管配置為環(huán)繞所述JBS區(qū)域中六邊形形狀的肖特基接觸區(qū)的體型摻雜區(qū)的外圍帶。
13. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中 所述肖特基二極管配置為環(huán)繞所述JBS區(qū)域中的多邊形形狀的肖特基接觸區(qū)的體型摻雜區(qū)的外圍帶。
14. 根據(jù)權(quán)利要求1所述的半導體功率器件，其中 所述肖特基二極管配置為環(huán)繞所述JBS區(qū)域中的圓形形狀肖特基接觸區(qū)的體型摻雜區(qū)的外圍區(qū)域。
15. 根據(jù)權(quán)利要求1所述的半導體功率器件，進一步包括 柵極總線，其從所述有源單元區(qū)域延伸到所述JBS區(qū)域作為開放梳狀而形成，藉此所述JBS區(qū)域的較大區(qū)域不通過穿過所述JBS 區(qū)域周圍的外圍區(qū)域布設所述柵極總線而提供。
16. —種用于制造半導體功率器件的方法，該半導體功率器件包 括具有多個功率晶體管單元的有源單元區(qū)域和結(jié)勢壘肖特基(JBS ) 區(qū)域，所述方法進一步包括下列步驟通過在半導體襯底所述JBS區(qū)域的頂部表面附近的外延層上形 成多個PN結(jié)而形成多個肖特基二極管；以及在所述PN結(jié)的每一個附近的所述外延層內(nèi)中形成反向摻雜區(qū)， 用于降低所述PN結(jié)附近的摻雜形貌的突然反向，從而防止所述PN 結(jié)中的提早擊穿。
17. 根據(jù)權(quán)利要求16所述的方法，其中在所述外延層中形成所述反向摻雜區(qū)的所述步驟進一步包括形 成上部外延層的步驟，所述上部外延層在圍繞位于具有常規(guī)摻雜濃 度的外延層上的所述肖特基二極管的頂部表面附近具有降低的摻雜濃度。
18. 根據(jù)權(quán)利要求16所述的方法，其中在所述JBS區(qū)域中形成所述反向摻雜區(qū)的所述步驟進一步包括 在所述JBS區(qū)域中形成外延摻雜濃度降低區(qū)的步驟，其具有的外延摻 雜濃度范圍是常規(guī)外延摻雜濃度的20%-80%,因此不會影響所述有 源單元區(qū)域中的所述功率晶體管單元的性能參數(shù)。
19. 根據(jù)權(quán)利要求16所述的方法，其中在所述外延層中形成反向摻雜區(qū)的所述步驟進一步包括將均厚 體型摻雜注入到外延層中的步驟，從而形成上部外延層，該上部外 延層在圍繞所述肖特基二極管的頂部表面附近具有降低的摻雜濃度。
20. 根據(jù)權(quán)利要求16所述的方法，其中在所述JBS區(qū)域中形成所述反向摻雜區(qū)的所述步驟進一步包括 經(jīng)過接觸開口應用體型摻雜注入的步驟，從而形成環(huán)繞所述體型摻 雜區(qū)的所述反向摻雜區(qū)，用于降低鄰近所述PN結(jié)的摻雜形貌的所述 突然反向。
21. 根據(jù)權(quán)利要求16所述的方法，進一步包括以下步驟 將所述肖特基二極管配置為散布在所述JBS區(qū)域中的體型摻雜 區(qū)之間的開放帶。
22. 根據(jù)權(quán)利要求16所述的方法，進一步包括以下步驟 將所述肖特基二極管形成為圍繞所述JBS區(qū)域中方形形狀外延摻雜區(qū)的體型摻雜區(qū)的交叉帶。
23. 根據(jù)權(quán)利要求16所述的方法，進一步包括以下步驟 將所述肖特基二極管形成為環(huán)繞所述JBS區(qū)域中六邊形形狀外延摻雜區(qū)的體型摻雜區(qū)的外圍帶。
24. 根據(jù)權(quán)利要求16所述的方法，進一步包括以下步驟 將所述肖特基二極管形成為環(huán)繞所述JBS區(qū)域中的多邊形形狀外延摻雜區(qū)的體型摻雜區(qū)的外圍帶。
25. 根據(jù)權(quán)利要求16所述的方法，進一步包括以下步驟 將所述肖特基二極管形成為環(huán)繞所述JBS區(qū)域中的圓形形狀外延摻雜區(qū)的體型摻雜區(qū)的外圍區(qū)域。
26. 根據(jù)權(quán)利要求16所述的方法，進一步包括以下步驟形成柵極總線，以作為開放梳狀從所述有源單元區(qū)域延伸到所 述JBS區(qū)域，藉此所述JBS區(qū)域的較大區(qū)域不通過經(jīng)過所述JBS區(qū) 域周圍的外圍區(qū)域來布設所述柵極總線而提供。
27. —種包括具有多個功率晶體管單元的有源單元區(qū)域和結(jié)勢 壘控制肖特基(JBS)區(qū)域的半導體功率器件，其中所述JBS區(qū)域包括每個均散布在多個PN結(jié)之間的多個肖特基二 極管，其中每個所述PN結(jié)包括布置在半導體襯底頂部表面附近的外 延層上的體型摻雜區(qū)；以及其中所述體型摻雜區(qū)進一步包括重體型摻雜區(qū)和圍繞所述重體 型摻雜區(qū)的輕體型摻雜區(qū)，用于降低鄰近所述PN結(jié)的摻雜形貌的突 然反向，從而防止所述PN結(jié)中的提早擊穿。
28. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中 所述體型摻雜區(qū)包括布置在N-型摻雜外延層中的P型摻雜。
29. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中 所述半導體功率器件進一步包括金屬氧化物半導體場效應晶體 管(MOSFET)器件。
30. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中 所述半導體功率器件進一步包括溝槽金屬氧化物半導體場效應晶體管(MOSFET)器件，其中所述有源單元區(qū)域包括多個MOSFET 單元。
31. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中 所述外延層進一步包括上部外延層，該上部外延層在圍繞位于具有常規(guī)摻雜濃度的外延層以上的所述肖特基二極管的頂部表面附 近具有降低的摻雜濃度。
32. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中布置在所述JBS區(qū)域中的所述反向摻雜區(qū)具有范圍從20%到80%的外延摻雜濃度降低，藉此不影響所述有源單元區(qū)域中的所述功 率晶體管單元的性能參數(shù)。
33. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中 所述肖特基二極管配置為散布在所述JBS區(qū)域中體型摻雜區(qū)之間的開放帶。
34. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中 所述肖特基二極管配置為圍繞所述JBS區(qū)域中的方形形狀肖特基接觸區(qū)的體型摻雜區(qū)的交叉帶。
35. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中 所述肖特基二極管配置為環(huán)繞所述JBS區(qū)域中的六邊形形狀肖特基接觸區(qū)的體型摻雜區(qū)的外圍帶。
36. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中 所述肖特基二極管配置為環(huán)繞所述JBS區(qū)域中的多邊形形狀肖特基接觸區(qū)的體型摻雜區(qū)的外圍帶。
37. 根據(jù)權(quán)利要求27所述的半導體功率器件，其中 所述肖特基二極管配置為環(huán)繞所述JBS區(qū)域中的圓形形狀肖特基接觸區(qū)的體型摻雜區(qū)的外圍區(qū)域。
38. 根據(jù)權(quán)利要求27所述的半導體功率器件，進一步包括 從所述有源單元區(qū)域延伸到所述JBS區(qū)域作為開放梳狀而形成 的柵極總線，藉此所述JBS區(qū)域的較大區(qū)域不通過經(jīng)過所述JBS區(qū) 域周圍的外圍區(qū)域布設所述柵極總線而提供。
39.根據(jù)權(quán)利要求27所述的半導體功率器件，進一步包括 宏單元結(jié)構(gòu)，其中每一宏單元結(jié)構(gòu)包括JBS區(qū)域和多個MOSFET 單元。
全文摘要
本發(fā)明公開了一種半導體功率器件，其包括具有多個功率晶體管單元的有源單元區(qū)域和肖特基結(jié)勢壘(JBS)區(qū)。該半導體功率器件包括進一步包括多個肖特基二極管的JBS區(qū)，其中每一肖特基二極管均具有PN結(jié)，該PN結(jié)布置在半導體襯底頂表面附近的外延層上，其中PN結(jié)進一步包括布置于外延層中的反向摻雜區(qū)，從而降低鄰近PN結(jié)的摻雜形貌的突然反向，用于防止PN結(jié)中的提早擊穿。
文檔編號H01L31/113GK101385147SQ200780005060
公開日2009年3月11日 申請日期2007年4月27日 優(yōu)先權(quán)日2006年4月29日
發(fā)明者A·布哈拉, D·恩格, S·K·盧伊 申請人:萬國半導體股份有限公司