半導體裝置及其制造方法

文檔序號：6891249閱讀：115來源：國知局

專利名稱：半導體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體裝置及其制造技術(shù)，特別涉及一種有效地適用于含有埋入配線的半導體裝置及其制造方法的技術(shù)。
技術(shù)背景在半導體裝置的元件之間，例如利用多層配線構(gòu)造加以連接而構(gòu)成電路。伴隨著半導體裝置的微細化，對于配線構(gòu)造而言，現(xiàn)正在開發(fā)埋入式配線構(gòu)造。埋入式配線構(gòu)造例如是由下述方式形成的在如形成于絕緣膜中的配線槽或孔等配線開口部內(nèi)，利用鑲嵌(Damascene)技術(shù)(單鑲嵌(Single-Damascene)技術(shù)和雙鑲嵌(Dual-Damascene)技術(shù))來埋入配線材料。在曰本專利特開2005—136152號公報(專利文獻l)中，揭示了在下述三種絕緣膜的三層構(gòu)造中形成鑲嵌銅配線的技術(shù)，所述三種絕緣膜是指由氮化硅膜、氮氧化硅膜、碳化硅膜或者炭氮化硅膜構(gòu)成的絕緣膜；此絕緣膜上的由有機聚合物系低介電常數(shù)絕緣材料構(gòu)成的絕緣膜；和此絕緣膜上的由氮化硅膜、碳化硅膜或者炭氮化硅膜構(gòu)成的絕緣膜。在日本專利特開2005 — 223021號公報(專利文獻2)中，揭示了對形成鑲嵌銅配線的SiOC膜的碳組成進行控制的技術(shù)。 [專利文獻l]日本專利特開2005—136152號公報 [專利文獻2]日本專利特開2005 — 223021號公報發(fā)明內(nèi)容根據(jù)本發(fā)明人的研究，了解到下述內(nèi)容。在半導體基板的主面上形成如MISFET (Metal Insulation Semiconductor Field Effect Transistor,金屬絕緣半導體場效應晶體管)的半導體元件之后，在半導體基板的主面上形成層間絕緣膜。近年來，伴隨著半導體裝置的微細化，MISFET的柵電極間的間隔變窄，因此，較理想的是使用埋入到柵電極間等的埋入性良好的絕緣膜作為所述層間絕緣膜。利用等離子體CVD (Chemical Vapor Deposition,化學氣相沉積)法形成的絕緣膜，埋入性低，有可能無法完全地填埋狹窄的柵電極間的間隙而會產(chǎn)生空隙，與此相對，如 03-TEOS氧化膜般利用熱CVD法形成的絕緣膜、或如SOG (Spin-On Glass,旋涂玻璃) 膜般利用涂布法形成的絕緣膜，其埋入到柵電極間的間隙等的埋入性良好。然而，此種埋入性優(yōu)良的絕緣膜與利用等離子體CVD法形成的絕緣膜相比，吸濕性變高(容易吸收水分)，因此，水分含量在成膜的階段容易變高。因此可知在埋入性優(yōu)良但水分含量容易變高的層間絕緣膜中形成接觸孔并埋入插塞之后，如果在此層間絕緣膜的上層進一步形成絕緣膜并利用金屬鑲嵌技術(shù)來形成配線，則由于所述層間絕緣膜的水分含量高，因而配線的可靠性有可能會下降。即，根據(jù) 本發(fā)明人的研究可知，當在水分含量容易變多的層間絕緣膜上形成了耐濕性低的絕緣膜時，其界面變?yōu)槿蹼娦裕词广~配線中的銅(Cu)不擴散，也容易經(jīng)由此界面而發(fā)生介質(zhì)擊穿。本發(fā)明的目的在于提供一種可以提高半導體裝置的可靠性的技術(shù)。本發(fā)明的所述及其他目的和新穎特征可以根據(jù)本說明書的記述和附圖而變得明確。如果對本申請案所揭示的發(fā)明中的代表性發(fā)明的概要作簡單說明，則如下述。本發(fā)明包含第1絕緣膜，其形成在半導體基板的形成著半導體元件的主面上，且具有接觸孔和埋入到此接觸孔內(nèi)的插塞；從下方開始依次形成在所述第l絕緣膜上的第 2、第3及第4絕緣膜；和第1配線，其埋入到形成在所述第2、第3及第4絕緣膜中的配線開口部內(nèi)；且所述第2絕緣膜是Si原子的數(shù)密度大于所述第l絕緣膜的膜。另外，本發(fā)明包含第1絕緣膜，其形成在半導體基板的形成著半導體元件的主面上，且具有接觸孔和埋入到此接觸孔內(nèi)的插塞；從下方開始依次形成在所述第l絕緣膜上的第2、第3及第4絕緣膜；和第1配線，其埋入到形成在所述第2、第3及第4絕緣膜中的配線開口部內(nèi)；且利用等離子體CVD法來形成所述第2絕緣膜，利用涂布法或者熱CVD 法來形成所述第l絕緣膜。另外，本發(fā)明中，在半導體基板的形成著半導體元件的主面上形成第l絕緣膜，在所述第l絕緣膜中形成接觸孔并將插塞埋入到此接觸孔內(nèi)，在埋入了所述插塞的所述第l 絕緣膜上形成Si原子的數(shù)密度大于所述第l絕緣膜的第2絕緣膜，在所述第2絕緣膜上依次形成第3和第4絕緣膜。然后，將所述第3絕緣膜作為蝕刻終止層來對所述第4絕緣膜進行蝕刻后，對所述第3和第2絕緣膜進行蝕刻，在所述第2、第3和第4絕緣膜中形成配線開口部，在所述配線開口部內(nèi)形成第l配線。另外，本發(fā)明中，利用涂布法或者熱CVD法，在半導體基板的形成著半導體元件的主面上形成第1絕緣膜，在所述第1絕緣膜中形成接觸孔并將插塞埋入到此接觸孔內(nèi)，利用等離子體CVD法，在埋入了所述插塞的所述第1絕緣膜上形成第2絕緣膜，在所述第2絕緣膜上依次形成第3和第4絕緣膜。然后，將所述第3絕緣膜作為蝕刻終止層來對所述第4絕緣膜進行蝕刻后，對所述第3和第2絕緣膜進行蝕刻，在所述第2、第 3和第4絕緣膜中形成配線開口部，在所述配線開口部內(nèi)形成第l配線。[發(fā)明的效果]如果對利用本申請案所揭示的發(fā)明中的代表性發(fā)明所獲得的效果作簡單說明，則如下述。本發(fā)明可以提高半導體裝置的可靠性。

圖l是作為本發(fā)明一實施方式的半導體裝置的制造步驟中的要部截面圖。圖2是接著圖1的半導體裝置的制造步驟中的要部截面圖。圖3是接著圖2的半導體裝置的制造步驟中的要部截面圖。圖4是接著圖3的半導體裝置的制造步驟中的要部截面圖。圖5是接著圖4的半導體裝置的制造步驟中的要部截面圖。圖6是接著圖5的半導體裝置的制造步驟中的要部截面圖。圖7是接著圖6的半導體裝置的制造步驟中的要部截面圖。圖8是接著圖7的半導體裝置的制造步驟中的要部截面圖。圖9是接著圖8的半導體裝置的制造步驟中的要部截面圖。圖10是接著圖9的半導體裝置的制造步驟中的要部截面圖。圖11是接著圖10的半導體裝置的制造步驟中的要部截面圖。圖12是接著圖11的半導體裝置的制造步驟中的要部截面圖。圖13是接著圖12的半導體裝置的制造步驟中的要部截面圖。圖14是接著圖13的半導體裝置的制造步驟中的要部截面圖。圖15是第1比較例的半導體裝置的制造步驟中的要部截面圖。圖16是第2比較例的半導體裝置的制造步驟中的要部截面圖。圖17是接著圖16的第2比較例的半導體裝置的制造步驟中的要部截面圖。圖18是接著圖17的第2比較例的半導體裝置的制造步驟中的要部截面圖。圖19是作為本發(fā)明的其他實施方式的半導體裝置的制造步驟中的要部截面圖。圖20是接著圖19的半導體裝置的制造步驟中的要部截面圖。圖21是接著圖20的半導體裝置的制造步驟中的要部截面圖。圖22是接著圖21的半導體裝置的制造步驟中的要部截面圖。圖23是接著圖22的半導體裝置的制造步驟中的要部截面圖。[符號的說明]1半導體基板2元件分離區(qū)域3ap型井3bn型井4柵極絕緣膜5a、5b柵電極6an—型半導體區(qū)域6bp-型半導體區(qū)域7側(cè)墻8an+型半導體區(qū)域8bp+型半導體區(qū)域9金屬硅化物層10、11、lla絕緣膜lib積層膜12接觸孔13、13c、13d插塞13a導電性阻障膜13b主導體膜14、15、16絕緣膜17開口部18導電性阻障膜19主導體膜20配線21、22、23、 24絕緣膜30、31開口部32導電性阻障膜33主導體膜34配線101部分112接觸孔113插塞114絕緣膜Qn、 QpMISFET具體實施方式
為方便起見且有必要時，將以下的實施方式分割成多個部分或者多個實施方式來進行說明，但除了特別說明的情況以外，所述多個部分或者多個實施方式并非彼此無關(guān)，而是具有其中一個部分或?qū)嵤┓绞绞橇硪粋€部分或?qū)嵤┓绞降囊徊糠只蛘呷康淖冃卫⒃敿氄f明、補充說明等的關(guān)系。另外，在以下的實施方式中，當涉及要素的數(shù)等(包括個數(shù)、數(shù)值、量、范圍等)時，除了特別說明的情況和理論上明確限定為規(guī)定的數(shù)的情況等以外，不限定于此規(guī)定的數(shù)，可以等于或大于規(guī)定的數(shù)，也可以等于或小于規(guī)定的數(shù)。當然，在以下的實施方式中，除了特別說明的情況和理論上明確認為是必須的情況等以外，以下實施方式的構(gòu)成要素(也包括要素步驟等)不一定是必須的。同樣，在以下的實施方式中，當涉及構(gòu)成要素等的形狀、位置關(guān)系等時，除了特別說明的情況和理論上明確認為并非如此的情況等以外，也包含實質(zhì)上近似或者類似于此形狀等的形狀等。此事項對于所述數(shù)值和范圍來說也相同。以下，根據(jù)附圖對本發(fā)明的實施方式進行詳細說明。再者，在用來說明實施方式的所有圖中，對具有相同功能的構(gòu)件標注相同符號，并省略其重復說明。另外，在以下實施方式中，除了有特別必要時以外，原則上不對相同或者同樣的部分進行重復說明。另外，在實施方式所使用的附圖中，即使是截面圖，有時也會為了使附圖易懂而省略影線。另外，即使是平面圖，有時也會為了使附圖易懂而標注影線。(實施方式l)參照附圖，對本實施方式的半導體裝置及其制造步驟進行說明。圖1 圖14是作為本發(fā)明的一實施方式的半導體裝置、例如具有MISFET (Metal Insulator Semiconductor Field Effect Transistor )的半導體裝置的制造步驟中的要部截面圖。制造本實施方式的半導體裝置時，首先，如圖1所示，預備(準備)例如由電阻率為1 10 Qcm程度的p型單晶硅等構(gòu)成的半導體基板(半導體晶圓)1。接著，在半導體基板1的主面上形成元件分離區(qū)域2。元件分離區(qū)域2由氧化硅等構(gòu)成，且可以利用例如 STI (Shallow Trench Isolation,淺槽隔離)法或者LOCOS (Local Oxidization of Silicon, 硅的局部氧化)法等來形成。其次，在半導體基板l的形成n通道型MISFET的區(qū)域中形成p型井3a，在半導體基板 l的形成p通道型MISFET的區(qū)域中形成n型井3b。例如可以通過離子注入硼(B)等p型雜質(zhì)來形成p型井3a，且例如可以通過離子注入磷(P)或者砷(As)等n型雜質(zhì)來形成n型井3b。接著，在半導體基板l的主面(即p型井3a和n型井3b的表面)上形成柵極絕緣膜4。柵極絕緣膜4例如由較薄的氧化硅膜等構(gòu)成，且例如可以利用熱氧化法等來形成。接著，如圖2所示，在p型井3a的柵極絕緣膜4上形成柵電極5a，在n型井3b的柵極絕緣膜4上形成柵電極5b。柵電極5a、 5b例如由多晶硅膜(摻雜多晶硅膜)等構(gòu)成。形成柵電極5a、 5b時，例如，首先在半導體基板l上形成多晶硅膜。然后，使用光阻膜(未圖示)作為遮罩，在所述多晶硅膜的形成n通道型MISFET的區(qū)域中離子注入磷(P)或者砷(As)等n型雜質(zhì)，形成低電阻的n型半導體膜，并使用其他光阻膜(未圖示)作為遮罩，在所述多晶硅膜的形成p通道型MISFET的區(qū)域中離子注入硼(B)等p型雜質(zhì)，形成低電阻的p型半導體膜。接著，可以使用光刻法和干式蝕刻法來使所述多晶硅膜圖案化，由此形成柵電極5a、 5b。接著，在p型井3a的柵電極5a兩側(cè)的區(qū)域中離子注入磷(P)等n型雜質(zhì)，形成低雜質(zhì)濃度的r^型半導體區(qū)域6a，另外，在n型井3b的柵電極5b兩側(cè)的區(qū)域中離子注入硼(B) 等p型雜質(zhì)，形成低雜質(zhì)濃度的p-型半導體區(qū)域6b。接著，在柵電極5a、 5b的側(cè)壁上，形成例如由氧化硅等構(gòu)成的側(cè)墻(側(cè)墻隔板、側(cè) 壁絕緣膜)7。例如可以在半導體基板l上堆積氧化硅膜，并對此氧化硅膜進行各向異性蝕刻(回蝕)，由此形成側(cè)墻7。接著，在p型井3a的柵電極5a和側(cè)墻7兩側(cè)的區(qū)域中離子注入磷(P)等n型雜質(zhì)，以此形成n+型半導體區(qū)域8a (源極、漏極)。另外，在n型井3b的柵電極5b和側(cè)墻7兩側(cè)的區(qū) 域中離子注入硼(B)等p型雜質(zhì)，以此形成p+型半導體區(qū)域(源極、漏極)8b。 N+型半導體區(qū)域8a的雜質(zhì)濃度高于n—型半導體區(qū)域6a， p+型半導體區(qū)域8b的雜質(zhì)濃度高于p—型半導體區(qū)域6b。接著，使柵電極5a、 5b、 n+型半導體區(qū)域8a和p+型半導體區(qū)域8b的表面露出，堆積例如鎳(Ni)膜的金屬膜并進行熱處理，由此如圖3所示，在柵電極5a、 5b、 n+型半導體區(qū)域8a和p+型半導體區(qū)域8b的表面上，分別形成金屬硅化物層9。由此，可以降低n+型半導體區(qū)域8a和p+型半導體區(qū)域8b的擴散電阻或接觸電阻等。此后，去除未反應的金屬膜 (鎳膜)。在本實施方式中，根據(jù)與微細化對應的低電阻化的要求，金屬硅化物層9優(yōu)選由硅化鎳構(gòu)成，而并非由硅化鈷構(gòu)成。使金屬硅化物層9為硅化鎳層，以此可以進一步降低金屬硅化物層9的電阻，從而可以進一步降低n+型半導體區(qū)域8a和p+型半導體區(qū)域8b的擴散電阻或接觸電阻等。但是，硅化鎳與硅化鈷等相比，其耐熱性低，在約50(TC時會產(chǎn) 生相變。因此，在形成金屬硅化物層9后，僅允許進行約500'C以下的熱處理。由此，在半導體基板1的p型井3a上形成n通道型的MISFET (Metal Insulator Semiconductor Field Effect Transistor) Qn，在半導體基板l的n型井3b上形成p通道型的 MISFET (Metal Insulator Semiconductor Field Effect Transistor) Qp。接著，如圖4所示，在半導體基板l上，以覆蓋柵電極5a、 5b和側(cè)墻7的方式，從下方依次形成(堆積)由氮化硅等構(gòu)成的絕緣膜(蝕刻終止膜、第5絕緣膜)10和由氧化硅等構(gòu)成的絕緣膜(層間絕緣膜、第l絕緣膜)11。此時，在形成了MISFETQn、 Qp的半導體基板1的主面上形成絕緣膜10后，在絕緣膜10上形成絕緣膜11，但以由絕緣膜ll 填埋柵電極5a、 5b間(的間隙)的方式形成絕緣膜ll。絕緣膜10的膜厚(堆積膜厚、與半導體基板l的主面垂直的方向上的膜厚)小于絕緣膜ll的膜厚(堆積膜厚、與半導體基板l的主面垂直的方向上的膜厚)。絕緣膜ll是作為層間絕緣膜而發(fā)揮作用的絕緣膜，絕緣膜10是作為在絕緣膜11中形成接觸孔時的蝕刻終止膜而發(fā)揮作用的絕緣膜。絕緣膜 10和絕緣膜11是由可以使此兩種絕緣膜的蝕刻速度不同的材料所形成的，絕緣膜10是由材料與絕緣膜ll不同的絕緣膜(優(yōu)選氮化硅膜)形成的。在本實施方式中，絕緣膜ll是含有硅(Si)和氧(O)(作為構(gòu)成元素)的絕緣體膜，優(yōu)選以硅(Si)和氧(O)為主成分，更優(yōu)選氧化硅(SiOx)膜。再者，典型的氧化硅膜是二氧化硅(Si02)膜，但本實施方式中的氧化硅膜也包含Si (硅)與O (氧)的原子比(原子數(shù)比)偏離化學計量比(Si02)的氧化硅膜。絕緣膜ll的Si (硅)與O (氧)的組成比，即絕緣膜ll的Si (硅)與O (氧)的原子數(shù)比(0原子數(shù)/Si原子數(shù))，優(yōu)選等于或大于1.5。此時，絕緣膜11中，以原子數(shù)比計，氧(O)含量為硅(Si)含量的1.5倍以上。另外，如果用SiOx來表示絕緣膜ll的組成，則此SiOx中的x等于或大于1.5 (x^1.5)。另外，絕緣膜ll也可以進一步含有微量的碳(C)，但絕緣膜ll的Si (硅)與C (碳)的組成比，即絕緣膜ll的Si (硅)與C (碳)的原子數(shù)比(C原子數(shù)/Si原子數(shù))優(yōu)選等于或小于0.05。此時，絕緣膜11中，以原子數(shù)比計，碳(C)含量為硅(Si)含量的5%以下。另外，如果用SiOxCy來表示絕緣膜ll的組成，則此SiOxCy中的x等于或大于1.5 (x^1.5)， y等于或小于0.05 (y^0.05)。另外，絕緣膜ll也可以進一步含有氫(H)。近年來，伴隨著半導體裝置的微細化，MISFET的柵電極間的間隔變窄，較理想的是使用埋入性良好的絕緣膜作為須以填埋柵電極間的間隙的方式而形成的絕緣膜ll。利用等離子體CVD (CVD: Chemical Vapor Deposition)法形成的絕緣膜的埋入性低，有可能無法完全地填埋柵電極間的間隙而產(chǎn)生空隙，所以在本實施方式中，不使用利用等離子體CVD法形成的絕緣膜來作為絕緣膜ll。與此相對，對于如03-TEOS氧化膜的利用熱 CVD法形成的絕緣膜、或如SOG膜的利用涂布法形成的絕緣膜而言，埋入到柵電極間的間隙等的埋入性良好，所以在本實施方式中，使用這些埋入性良好的絕緣膜來作為絕緣膜ll。即，在本實施方式中，絕緣膜ll由可以埋入到柵電極間的狹窄間隙中的絕緣膜(埋入性高的絕緣膜，回流性高的絕緣膜)構(gòu)成，且優(yōu)選使用熱CVD法或者涂布法來形成，而并非使用等離子體CVD法來形成，更優(yōu)選設(shè)為OrTEOS氧化膜或者SOG (Spin On Glass)膜。作為用作絕緣膜ll的SOG膜，例如，可以使用聚硅氮垸系的SOG膜。在涂布后對SOG膜進行退火(熱處理)，所述涂布后的退火溫度為40(TC 50(rC。為了使聚硅氮烷系SOG膜中的N (氮)成分氧化，在氧化環(huán)境下進行退火。再者，所謂OrTEOS氧化膜，是指使用03 (臭氧)禾卩TEOS (Tetra ethoxy silane:四乙氧基硅烷)作為原料氣體(源極氣體)并利用熱CVD法而形成的氧化硅膜。成膜時的基板溫度為400°C 50(TC 。如上文所述，在本實施方式中，金屬硅化物層9優(yōu)選硅化鎳層。因此，如上文所述，存在構(gòu)成金屬硅化物層9的硅化鎳的耐熱性(約50(TC)的限制。因此，當利用熱CVD法來形成絕緣膜ll時，優(yōu)選使成膜溫度(基板溫度)等于或小于500'C (即構(gòu)成金屬硅化物層9的硅化鎳的相變溫度)，當利用涂布法來形成絕緣膜ll時，優(yōu)選使涂布后的退火溫度(用來使涂布膜硬化的熱處理溫度)等于或小于500'C (即為構(gòu)成金屬硅化物層9的硅化鎳的相變溫度)。接著，如圖5所示，使用CMP (Chemical Mechanical Polishing,化學機械研磨)法等來使絕緣膜ll的上表面平坦化。再者，如果在形成絕緣膜ll的階段中，絕緣膜ll的平坦性高，則也可以省略此使絕緣膜ll平坦化的處理。接著，如圖6所示，使用形成在絕緣膜ll上的光阻圖案(未圖示)作為蝕刻遮罩，來依次對絕緣膜11和絕緣膜10進行干式蝕刻，由此在絕緣膜10、 ll中形成接觸孔(第l開口部、開口部、孔、貫通孔)12。接觸孔12形成在由絕緣膜10和絕緣膜11構(gòu)成的積層膜中，且形成在柵電極5a、 b、 n+型半導體區(qū)域8a和+型半導體區(qū)域8b的上部等。在接觸孔12的底部，露出了半導體基板l的主面的一部分，例如露出了n+型半導體區(qū)域8a和？+ 型半導體區(qū)域8b的一部分或柵電極5a、 5b的一部分等。在用來形成接觸孔12的干式蝕刻步驟中，首先，在與絕緣膜10相比更容易對絕緣膜 ll進行干式蝕刻的蝕刻條件下，對絕緣膜11進行蝕刻并使絕緣膜10作為蝕刻終止層而發(fā) 揮作用，接著，在與絕緣膜II相比更容易對絕緣膜10進行干式蝕刻的蝕刻條件下，對絕緣膜10進行蝕刻而形成貫通絕緣膜10、 11的接觸孔12。在對絕緣膜ll進行蝕刻以形成接觸孔12時，使用絕緣膜10來作為蝕刻終止層，由此可以避免由于所述蝕刻過深而損傷基板區(qū)域、或者加工尺寸精度變差。因此，優(yōu)選形成絕緣膜IO，但如無必要，也可以不形成絕緣膜IO。當形成了絕緣膜10時，接觸孔12形成在由絕緣膜10和絕緣膜11構(gòu)成的積層膜中，但當不形成絕緣膜10時，接觸孔12形成在絕緣膜11中。接著，如圖7所示，在接觸孔12內(nèi)形成由鎢(W)膜或者銅(Cu)膜等導電體構(gòu)成的插塞(導體部、第l導體部)13。插塞13是埋入到形成在絕緣膜10、 11中的接觸孔12 內(nèi)的導體部(第l導體部)。插塞13例如可以利用如下方式來形成在包括接觸孔12的內(nèi) 部(側(cè)壁及底部)的絕緣膜ll上形成導電性阻障膜(阻障導體膜)13a后，在導電性阻障膜13a上以填埋接觸孔12內(nèi)的方式形成主導體膜13b，利用CMP法或者回蝕法等去除絕緣膜ll上的多余的主導體膜13b和導電性阻障膜13a。當對主導體膜13b和導電性阻障膜 13a進行研磨時，研磨的選擇性較差，有時會將絕緣膜ll的上部也一起削去。導電性阻障膜13a由鈦膜、氮化鈦膜或者這些膜的積層膜等構(gòu)成，主導體膜13b例如由鎢(W)膜或者銅(Cu)膜等構(gòu)成。這樣，插塞13包括主導體膜13b和導電性阻障膜13a，所述主導體膜13b以銅(Cu)或者鎢(W)為主成分，所述導電性阻障膜13a覆蓋主導體膜13b的側(cè)壁和底部。接著，如圖8所示，在埋入了插塞13的絕緣膜11上形成絕緣膜(第2絕緣膜)14。如上文所述，不使用利用等離子體CVD法形成的絕緣膜作為絕緣膜ll，而使用如利用熱CVD法形成的絕緣膜(OrTEOS氧化膜)或利用涂布法形成的絕緣膜(SOG膜)的埋入性高的絕緣膜作為絕緣膜ll。然而，此種埋入性高的絕緣膜與利用等離子體CVD法形成的絕緣膜相比，致密性低而使Si (硅)原子的數(shù)密度變小，吸濕性變高，因此，會在成膜的階段中吸濕，從而水分含量容易變高。在絕緣膜ll的成膜步驟之后，如果與本實施方式不同，例如以等于或大于80(TC的高溫進行退火，則絕緣膜ll變致密，Si原子的數(shù)密度變大，不易吸濕，但由于存在構(gòu)成金屬硅化物層9的硅化鎳的耐熱性(約50(TC)的限制，因而無法實現(xiàn)。因此，如果在絕緣膜ll上以與絕緣膜ll接觸的方式形成耐濕性低的膜，則此膜與絕緣膜ll的界面會變?yōu)槿蹼娦远蔀榻橘|(zhì)擊穿路徑，抗介質(zhì)擊穿性有可能會下降。因此，在本實施方式中，雖然在埋入了插塞13的絕緣膜ll上形成絕緣膜i4，但是為了使此絕緣膜14為電氣特性和耐濕性優(yōu)良的膜，優(yōu)選利用等離子體CVD法來形成此絕緣膜14。絕緣膜14是含有硅(Si)和氧(0)(作為構(gòu)成元素)的絕緣體膜，但優(yōu)選以硅(Si) 和氧(0)為主成分，更優(yōu)選氧化硅(SiOx)膜或者氮氧化硅(SiON)膜。此處，氮氧化硅膜(SiON)膜是以硅(Si)和氧(0)為主成分且在硅和氧中導入了氮(N)的絕緣體膜。絕緣膜14中的Si (硅)與0 (氧)的組成比，即絕緣膜14中的Si (硅)與0 (氧)的原子數(shù)比(0原子數(shù)/Si原子數(shù))優(yōu)選等于或大于1.5。此時，絕緣膜14中，以原子數(shù)比計，氧(0)含量為硅(Si)含量的1.5倍以上。另外，如果用SiOx (對應于絕緣膜14為氧化硅膜的情況)或者SiOxNy (對應于絕緣膜14為氮氧化硅膜的情況)來表示絕緣膜14的組成，則此SiOx或者SiOxNy中的x等于或大于1.5 (x^1.5)。如果使絕緣膜14為不含有氮(N)的氧化硅(SiOx)膜，則可以降低絕緣膜14的介電常數(shù)，從而可以減小下述配線20間的寄生電容。另外，當使絕緣膜14為含有硅(Si)、氧(O)和氮(N)的氮氧化硅(SiON)膜時，絕緣膜14中的Si (硅)與N (氮)的組成比，即絕緣膜14中的Si (硅)與N (氮)的原子數(shù)比(N原子數(shù)/Si原子數(shù))優(yōu)選等于或小于0.2。此時，絕緣膜14中，以原子數(shù)比計，氮(N)含量為硅(Si)含量的20%以下。另夕卜，如果用SiOxNy來表示絕緣膜14的組成，則此SiOxNy中的x等于或大于1.5 (x^1.5)， y等于或小于0.2 (y^0.2)。使絕緣膜14的Si (硅)與N (氮)的原子數(shù)比(N原子數(shù)/Si 原子數(shù))等于或小于0.2，由此可以抑制由于導入氮(N)而引起的絕緣膜14的介電常數(shù) 的增加，從而可以減小下述配線20間的寄生電容。另外，絕緣膜14也可以進一步含有微量的碳(C)，但絕緣膜14中的Si (硅)與C (碳) 的組成比，即絕緣膜14中的Si (硅)與C (碳)的原子數(shù)比(C原子數(shù)/Si原子數(shù))優(yōu)選等于或小于0.05。此時，絕緣膜14中，以原子數(shù)比計，碳(C)含量為硅(Si)含量的5% 以下。另外，如果用SiOxCy來表示絕緣膜14的組成，則此SiOxCy中的x等于或大于1.5 (x^1.5)， y等于或小于0.05 (yS0.05)。另外，絕緣膜14也可以進一步含有氫(H)。如上文所述，利用等離子體CVD法形成的絕緣膜(此處為絕緣膜14)，與利用熱CVD法或者涂布法形成的絕緣膜(此處為絕緣膜ll)相比，埋入到狹窄間隙中的埋入性較差，但較致密且膜中的Si (硅)原子的數(shù)密度較大，由此吸濕性低而耐濕性高。絕緣膜14形成在絕緣膜ll的平坦的上表面上，因而埋入性不成問題，可以利用與絕緣膜ll相比Si(硅) 原子的數(shù)密度大且耐濕性優(yōu)良的絕緣膜14，來覆蓋在水分含量容易變高的絕緣膜ll上。因此，絕緣膜11與絕緣膜14的界面不會變?yōu)槿蹼娦?，可以防止產(chǎn)生介質(zhì)擊穿路徑，從而可以提高抗介質(zhì)擊穿性。另外，如果絕緣膜14的膜厚過小，則通過設(shè)置絕緣膜14來提高抗介質(zhì)擊穿性的效果會變小。因此，絕緣膜14的膜厚(堆積膜厚、與半導體基板l的主面垂直的方向上的膜厚)更優(yōu)選等于或大于IO nm，由此，可以可靠地獲得通過設(shè)置絕緣膜14來提高抗介質(zhì) 擊穿性的效果。另外，如果絕緣膜14的膜厚過大，則下述配線20的厚度容易變動。因此，絕緣膜14的膜厚(堆積膜厚、與半導體基板l的主面垂直的方向上的膜厚)更優(yōu)選等于或小于下述配線20的厚度(與半導體基板l的主面垂直的方向上的膜厚)的1/3，由此，可以可靠地防止下述配線20的厚度的變動。另外，雖然絕緣膜14的膜厚(堆積膜厚)也取決于將要形成的配線(卜還K線2U)的厚度，但口」以便^琢/]莫W的膜厚(堆積膜厚) 為例如10 50 nm左右。這樣，在本實施方式中，絕緣膜14 (第2絕緣膜)是Si (硅)原子的數(shù)密度大于絕緣膜ll (第l絕緣膜)的膜。此處，所謂Si (硅)原子的數(shù)密度，對應于每單位體積的Si (硅)原子的數(shù)量。因此，也可以說絕緣膜14與絕緣膜11相比，每單位體積的Si (硅) 原子的數(shù)量更多。在如絕緣膜ll、 14的以硅(Si)和氧(0)為主成分的絕緣膜的情況下，Si (硅)原子的數(shù)密度越小，則膜的致密性越低，吸濕性(水分的易吸收性)越高。此Si (硅)原子的數(shù)密度越小則吸濕性(水分的易吸收性)越高的關(guān)系，在由硅(Si)和氧(0)構(gòu)成的氧化硅(SiOx)膜的情況下是理所當然的，而在由硅(Si)、氧(0)和氮(N)構(gòu)成的氮氧化硅(SiON)膜的情況下，如果膜中的Si (硅)與N (氮)的原子數(shù)比(N原子數(shù)/Si原子數(shù))等于或小于0.2，則所述關(guān)系也成立。另外，在對氧化硅膜彼此進行比較、對氮氧化硅膜彼此進行比較、或者對氧化硅膜與氮氧化硅膜進行比較的任一情況下，只要氮氧化硅膜中的Si (硅)與N (氮)的原子數(shù)比(N原子數(shù)/Si原子數(shù))等于或小于0.2，則所述的Si (硅)原子的數(shù)密度越小則吸濕性(水分的易吸收性)越高的關(guān)系成立。另外，即使在絕緣膜ll、 14的一方或者兩方進一步含有微量(膜中的Si (硅)與C (碳)的原子數(shù)比(C原子數(shù)/Si原子數(shù))等于或小于0.05的程度)的碳(C)時，所述的Si (硅)原子的數(shù)密度越小則吸濕性(水分的易吸收性)越高的關(guān)系也成立。因此，在本實施方式中，絕緣膜14是Si (硅)原子的數(shù)密度大于絕緣膜ll的膜，且絕緣膜14是吸濕性低于絕緣膜ll的膜。另外，如絕緣膜ll、 14的以硅(Si)和氧(0)為主成分的絕緣膜，可以利用氫氟酸(HF)進行蝕刻而獲得，但Si (硅)原子的數(shù)密度越小(因而吸濕性越高)，則氫氟酸的蝕刻速度越大(容易進行濕式蝕刻)。因此，在如絕緣膜ll、 14的以硅(Si)和氧(0) 為主成分的絕緣膜的情況下，氫氟酸的蝕刻速度越大(越快)，則越可以判斷絕緣膜是 Si (硅)原子的數(shù)密度小且吸濕性高的膜。因此，通過比較氫氟酸的蝕刻速度，可以判別絕緣膜ll和絕緣膜14中哪一個是Si (硅)原子的數(shù)密度大且吸濕性低的膜。在本實施方式中，由于絕緣膜14 (第2絕緣膜)是與絕緣膜ll (第l絕緣膜)相比Si (硅)原子的數(shù)密度大且吸濕性低的膜，因此當利用氫氟酸來進行蝕刻時，絕緣膜14 (第2絕緣膜) 的氫氟酸蝕刻速度小于(慢于)絕緣膜ll(第l絕緣膜)的氫氟酸蝕刻速度。即，與03-TEOS 氧化膜或SOG膜(絕緣膜ll)相比，利用等離子體CVD法形成的氧化硅膜或者氮氧化硅膜(絕緣膜14)是Si (硅)原子的數(shù)密度大、氫氟酸的蝕刻速度小的膜，其吸濕性低。接著，在絕緣膜14上形成絕緣膜(第3絕緣膜、蝕刻終止膜)15。然后，在絕緣膜 15上形成絕緣膜16 (第4絕緣膜、層間絕緣膜)。形成絕緣膜15，以當通過蝕刻來在此絕緣膜15上層的絕緣膜16中形成配線形成用的槽或孔(下述開口部17)時，避免所述蝕刻過深而損傷下層，或者避免使加工尺寸精度變差。S卩，絕緣膜15可以在對其上層的絕緣膜16進行蝕刻時作為蝕刻終止層(蝕刻終止膜)而發(fā)揮作用。因此，絕緣膜15和絕緣膜16由互不相同的材料膜構(gòu)成，且由蝕刻速度可以不相同的材料膜構(gòu)成。為了在對絕緣膜16進行蝕刻時，使絕緣膜15作為蝕刻終止層而發(fā)揮作用，優(yōu)選使用相對于絕緣膜16的蝕刻選擇比高的(例如，蝕刻選擇比等于或大于3的)絕緣膜作為絕緣膜15。作為此種蝕刻選擇比高的材料，一般考慮氮化硅(SiN)和碳化硅(SiC)系材料，但氮化硅的介電常數(shù)高(例如，相對介電常數(shù)k-7 8)，會增大配線間的寄生電容，因此，使用介電常數(shù)較低于氮化硅的(例如，相對介電常數(shù)k二3.5 5左右的)碳化硅(SiC) 系材料作為絕緣膜15，可以實現(xiàn)高蝕刻選擇比和低介電常數(shù)，因此較佳。然而，碳化硅系材料膜與氧化硅膜相比，除了泄漏電流大而絕緣耐壓低以外，還具有耐濕性弱(低)且容易因吸濕而使電氣特性變差的性質(zhì)。因此，如果碳化硅系材料膜與水分含量容易變多的絕緣膜ll直接接觸，則所述碳化硅系材料膜與所述絕緣膜ll的界面會變?yōu)槿蹼娦?，從而有可能成為介質(zhì)擊穿路徑。因此，在本實施方式中，在水分含量容易變多的絕緣膜ll上，形成與絕緣膜ll相比Si (硅)原子的數(shù)密度大、吸濕性低且耐濕性優(yōu)良的絕緣膜14，并在此絕緣膜14上形成絕緣膜15，由此，即使在絕緣膜15中使用耐濕性弱的碳化硅系材料，絕緣膜15也不與水分含量容易變多的絕緣膜ll直接接觸。因此，即使在絕緣膜15中使用碳化硅系材料膜，也可以防止產(chǎn)生因耐濕性較弱而引起的問題。因此，在本實施方式中，絕緣膜15是碳化硅(SiC)系材料膜，即是含有硅(Si)和碳(C)(作為構(gòu)成元素)的絕緣體膜。構(gòu)成絕緣膜15的碳化硅(SiC)系材料優(yōu)選以硅 (Si)和碳(C)為主成分，但除了硅(Si)和碳(C)以外，也可以含有氫(H)、氮(N)、氧(0)。因此，可以使用由Si (硅)和碳(C)構(gòu)成的SiC膜(碳化硅膜)，由Si (硅)、碳(C)和氮(N)構(gòu)成的SiCN膜(炭氮化硅膜)，或者由Si (硅)、碳(C)和氧(0) 構(gòu)成的SiCO膜來作為絕緣膜15。此處，SiCN膜是以硅(Si)和碳(C)為主成分且在硅和碳中導入了氮(N)的絕緣體膜，SiCO膜是以硅(Si)和碳(C)為主成分且在硅和碳中導入了氧(0)的絕緣體膜。這樣，在絕緣膜15中使用碳化硅(SiC)系材料，由此可以使絕緣膜15的介電常數(shù)(相對介電常數(shù))低于氮化硅的介電常數(shù)(相對介電常數(shù))。絕緣膜16是作為層間絕緣膜而發(fā)揮作用的含有硅(Si)和氧(0)(作為構(gòu)成元素) 的絕緣體膜。如果絕緣膜16是由低介電常數(shù)材料(所謂的Low-K絕緣膜、Low-K材料) 構(gòu)成的低介電常數(shù)絕緣膜，則可以減小鄰接配線間的寄生電容，因此更佳。再者，所謂低介電常數(shù)絕緣膜(Low-K絕緣膜)，可以例示介電常數(shù)低于鈍化膜所包含的氧化硅膜(例如，TEOS (Tetraethoxysilane)氧化膜)的介電常數(shù)的絕緣膜。一般來說，將相對介電常數(shù)低于TEOS氧化膜的相對介電常數(shù)(s二4.1 4.2左右)的絕緣膜(絕緣材料)稱為低介電常數(shù)絕緣膜(低介電常數(shù)材料)。作為所述低介電常數(shù)材料，存在有機聚合物系材料和二氧化硅系材料。其中，不含有Si作為主成分的有機聚合物容易變形，因而存在如下缺點，即，應力會集中不易變形的配線部而容易使配線斷裂。因此，主要是使用以Si (硅)和0 (氧)為主成分的二氧化硅系材料。在本實施方式中，當在絕緣膜16中使用低介電常數(shù)材料時，使用此二氧化硅系材料(二氧化硅系低介電常數(shù)材料)。作為所述二氧化硅系低介電常數(shù)材料，例如，存在含有Si-F、 Si-CH3的材料。Si-F 系材料一般被稱為SiOF或者FSG (Fluorinated Silica Glass,摻氟硅玻璃)，Si-CH3系材料一般被稱為SiOC或者OSG (Organo Silica Glass,有機硅酸鹽玻璃)，相對介電常數(shù)分別為3.5 3.8、 2.1 3.3左右。以下對一般的成膜方法進行說明。Si-F系材料是利用等離子體CVD法形成的。原料氣體的主成分是含Si的成分(SiH4、 TEOS (Tetraethoxysilane) 等)、氧化劑(02、 N20等)和含F(xiàn)的成分(SiF4、 CF4等)，基板溫度為350 400。C。既可以利用CVD法來形成Si-CH3系材料，也可以利用旋涂法來形成Si-CH3系材料。旋涂法中使用的是由含Si-O的成分(TEOS等)與含Si-CH3的成分(MTES (Monomethyl triethoxy silane，單甲基三乙氧基硅烷)或DMDES (Dimethyl diethoxy silane，二甲基二乙氧基硅烷)等)的醇溶液等所合成的低聚物溶液。將此低聚物溶液旋涂在基板上，以400 45(TC 進行加熱硬化。當利用CVD法來形成Si-CH3系材料時，原料氣體的主成分是含Si-CH3的成分(3MS (Trimethyl silane，三甲基硅烷)、TMCTS (Tetramethyl cyclo-tetrasiloxanes，四甲基環(huán)四硅氧烷)等)、氧化劑(02、 C02等)等，基板溫度為350 40(TC。另外，如果在絕緣膜16中使用如上所述的低介電常數(shù)材料(即，使絕緣膜16為介電常數(shù)低于氧化硅膜的絕緣膜)，則可以減小鄰接配線間的寄生電容，但也可以使用由Si(硅)和O (氧)構(gòu)成的氧化硅(SiOx)膜，或者由Si (硅)、O (氧)和N (氮)構(gòu)成的氮氧化硅(SiON)膜來作為絕緣膜16。此處，氮氧化硅膜(SiON)膜是以硅(Si)和氧(0)為主成分且在硅和氧中導入了氮(N)的絕緣體膜。因此，絕緣膜16雖然是含有硅(Si)和氧(0)的絕緣膜，但除了硅(Si)和氧(0)以外，也可以含有氮(N)、碳(C)、氟(F)、氫(H)。這樣，絕緣膜16是含有硅(Si)和氧(0)的絕緣膜，優(yōu)選的是以硅(Si)和氧(0) 為主成分的絕緣膜，更優(yōu)選的是氧化硅膜、氮氧化硅膜、或者介電常數(shù)低于氧化硅膜的絕緣膜(低介電常數(shù)絕緣膜)。當使用低介電常數(shù)絕緣膜作為絕緣膜16時，如上文所述，使用以Si (硅)和O (氧)為主成分的二氧化硅系低介電常數(shù)材料。絕緣膜16中的Si (硅)與O (氧)的組成比，即絕緣膜16中的Si (硅)與O (氧)的原子數(shù)比(0原子數(shù)/Si原子數(shù))優(yōu)選等于或大于l.O。此時，絕緣膜16中，以原子數(shù)比計，氧(O)含量為硅(Si)含量的1.0倍以上，換句話說，絕緣膜16中，氧(0)含量等于或大于硅(Si)含量。另外，如果用SiOx (對應于絕緣膜16是氧化硅膜的情況)、SiOxFy(對應于絕緣膜16是含有氟的二氧化硅系低介電常數(shù)材料膜的情況)或者SiOxCy (對應于絕緣膜16是含有碳的二氧化硅系低介電常數(shù)材料膜的情況)來表示絕緣膜16的組成，則此SiOx、 SiOxFy或者SiOxCy中的x等于或大于l.O (xSl.O)。另外，為了降低相對介電常數(shù)(例如，降到3.3以下)，優(yōu)選使所述SiOxCy中的y等于或大于0.5 (y^0.5)。另外，在本實施方式中，如上文所述，在對絕緣膜16進行蝕刻時，使用由碳化硅(SiC)系材料構(gòu)成的絕緣膜15作為蝕刻終止層。因此，必須提高絕緣膜15的蝕刻選擇比(在將絕緣膜15作為蝕刻終止層來對絕緣膜16進行蝕刻時的蝕刻條件下，用絕緣膜16的蝕刻速度除以絕緣膜15的蝕刻速度所得的值)。由于絕緣膜16以硅(Si)和氧(0)為主成分，所以當絕緣膜15不含有氧(0)時，即，當使用SiC膜(碳化硅膜)或者SiCN膜(炭氮化硅膜)來作為絕緣膜15時，可以提高絕緣膜15的蝕刻選擇比，從而確保蝕刻終止層的充分的蝕刻選擇比。因此，可以在對絕緣膜16進行蝕刻時使絕緣膜15作為蝕刻終止層而充分地發(fā)揮作用。另一方面，當絕緣膜15含有氧(O)時，g卩，當使用SiCO膜作為絕緣膜15時，如果氧(0)的含有率過大，則有可能無法獲得蝕刻終止層的充分的蝕刻選擇比，因而優(yōu)選使絕緣膜15中的Si (硅)與O (氧)的組成比、即絕緣膜15中的Si (硅)與O (氧)的原子數(shù)比(0原子數(shù)/Si原子數(shù))小于l.O。此時，絕緣膜15中，以原子數(shù)比計，氧(0)含量不足硅(Si)含量的1.0倍，換句話說，絕緣膜15中，氧(0)含量小于硅(Si)含量。另外，如果用SiC,Oy來表示含有氧時的絕緣膜15的組成，則此SiCxOy中的y小于l.O (y< 1.0)。因此，即使在絕緣膜15含有的氧(0)的情況下，絕緣膜15中的Si (硅)與O (氧) 的原子數(shù)比(0原子數(shù)/Si原子數(shù))也小于絕緣膜16中的Si (硅)與O (氧)的原子數(shù)比 (0原子數(shù)/Si原子數(shù))。由此，可以提高絕緣膜15的蝕刻選擇比，從而可以確保蝕刻終止層所必需的蝕刻選擇比，在對絕緣膜16進行蝕刻時，可以使絕緣膜15作為蝕刻終止層而發(fā)揮作用。因此，雖然絕緣膜15必含有硅(Si)和碳(C)作為主成分，但是也可以不含有氮 (N)或氧(O)，所以，絕緣膜15中的Si (硅)與O (氧)的組成比，即絕緣膜15中的 Si (硅)與O (氧)的原子數(shù)比(0原子數(shù)/Si原子數(shù))等于或大于零且小于l.O。 S卩，絕緣膜15中，以原子數(shù)比計，氧(O)含量為硅(Si)含量的零倍以上且小于1.0倍，換句話說，絕緣膜15中，氧(O)含量小于硅(Si)含量。另外，如果用SiCxNyOz來表示絕緣膜15的組成，則此SiCxNyOz中的z等于或大于零且小于l.O (0^z<1.0)。另外，如上文所述，絕緣膜ll、 14不含有碳(C)，或即使含有碳(C)，此碳(C) 也為微量的碳(C)(絕緣膜ll、 14的Si (硅)與C (碳)的原子數(shù)比(C原子數(shù)/Si原子數(shù))等于或小于0.05)，與此相對，絕緣膜15含有碳(C)作為主成分。因此，如果對絕緣膜ll、 14與絕緣膜15比較碳(C)含量，則即使在絕緣膜ll、 14含有碳(C)的情況下，絕緣膜ll、 14中的Si (硅)與C (碳)的原子數(shù)比(C原子數(shù)/Si原子數(shù))也小于絕緣膜15 中的Si (硅)與C (碳)的原子數(shù)比(C原子數(shù)/Si原子數(shù))。另外，如果對絕緣膜ll、 14 與絕緣膜15比較氧(O)含量，則即使在絕緣膜15含有氧(O)的情況(絕緣膜15是SiCO 膜的情況)下，絕緣膜15中的Si (硅)與O (氧)的原子數(shù)比(0原子數(shù)/Si原子數(shù))也小于絕緣膜ll、 14中的Si (硅)與O (氧)的原子數(shù)比(0原子數(shù)/Si原子數(shù))。另外，考慮到絕緣膜15的作為蝕刻終止層的功能、和介電常數(shù)(相對介電常數(shù))低于氮化硅的碳化硅(SiC)系材料的優(yōu)點，優(yōu)選使絕緣膜15中的Si (硅)與C (碳)的組成比、即絕緣膜15中的Si (硅)與C (碳)的原子數(shù)比(C原子數(shù)/Si原子數(shù))等于或大于 0.5。此時，絕緣膜15中，以原子數(shù)比計，碳(C)含量為硅(Si)含量的0.5倍以上。另外，如果用SiCx (對應于絕緣膜15是SiC膜的情況)、SiCxNy (對應于絕緣膜15是SiCN膜的情況)或者SiCxOy (對應于絕緣膜15是SiC0膜的情況)來表示絕緣膜15的組成，則此 SiCx、 SiCxNy或者SiCxOy中的x等于或大于0.5 (x^0.5)。另外，在絕緣膜16為氧化硅膜或者氮氧化硅膜的情況下，此絕緣膜16不含有碳(C)，或即使含有碳(C),此碳(C)也為微量的碳(C)(例如，膜中的Si (硅)與C (碳) 的原子數(shù)比(C原子數(shù)/Si原子數(shù))等于或小于0.05程度)，而在絕緣膜16為含有碳(C) 的二氧化硅系低介電常數(shù)材料膜的情況(絕緣膜16為SiOC膜的情況)下，此絕緣膜16 可以含有某程度的量(例如，與硅原子等量的程度)的碳(C)。然而，當對絕緣膜15 與絕緣膜16比較氧(0)含量時，即使在絕緣膜15含有著氧(0)的情況(絕緣膜15為 SiCO膜的情況)下，絕緣膜15中的Si (硅)與O (氧)的原子數(shù)比(0原子數(shù)/Si原子數(shù)) 也小于絕緣膜16中的Si (硅)與O (氧)的原子數(shù)比(0原子數(shù)/Si原子數(shù))。由此，在對絕緣膜16進行蝕刻時，可以使絕緣膜15作為蝕刻終止層而發(fā)揮作用。另外，雖然絕緣膜15的膜厚和絕緣膜16的膜厚也取決于將要形成的配線(下述配線 20)的厚度，但可以使絕緣膜15的膜厚(堆積膜厚)例如為10 60 mn左右，且可以使絕緣膜16的膜厚(堆積膜厚)例如為50 150nm左右。接著，使用光刻法來在絕緣膜16上形成抗蝕劑圖案(光阻圖案)RP1。其次，如圖9所示，使用抗蝕劑圖案RP1作為蝕刻遮罩，對絕緣膜16進行蝕刻(干式蝕刻)，由此選擇性地去除絕緣膜16以在絕緣膜16中形成開口部(配線開口部)17。此時，在與絕緣膜15相比更容易對絕緣膜16進行干式蝕刻的蝕刻條件下，對絕緣膜16進行蝕刻，并使下層的絕緣膜15作為蝕刻終止層(蝕刻終止膜)而發(fā)揮作用。在開口部17的底部露出絕緣膜15。接著，使用抗蝕劑圖案RP1作為蝕刻遮罩，對絕緣膜16的開口部17底部的絕緣膜15、 14進行蝕刻(干式蝕刻)并選擇性地去除所述絕緣膜15、 14。此時，在與絕緣膜16相比更容易對絕緣膜14、 15進行干式蝕刻的蝕刻條件下，對絕緣膜15和絕緣膜14進行蝕刻。由此，在絕緣膜14、 15、 16中形成開口部(配線開口部)17。在開口部17的底部露出插塞13的上表面(的至少一部分)。然后，去除抗蝕劑圖案RP1。由此獲得圖10的構(gòu)造。另外，在設(shè)計上，以使插塞13的上表面全部包含在開口部17的平面內(nèi)的方式，在絕緣膜14、 15、 16中形成開口部17。然而，實際上，由于光刻法的對準誤差等，有可能會產(chǎn)生開口部17與插塞13的對準偏差。即使存在此對準偏差，為了使插塞13的上表面全部在開口部17的底部露出，只要估算偏差量后將開口部17的尺寸預先設(shè)計得較大即可，但是問題在于半導體裝置的芯片尺寸也會相應地變大。因此，一般以獲得充分的實現(xiàn)電連接的接觸面積為條件，允許插塞13的上表面的一部分不露出到開口部17內(nèi)，而是在平面觀察時露出到外側(cè)。在圖10中，插塞13中的插塞13d的上表面全部在開口部17的底部露出，而插塞13c僅上表面的一部分在開口部17的底部露出。接著，如圖ll所示，在半導體基板l的整個主面上(即包含開口部17的底部和側(cè)壁的絕緣膜16上)，形成例如由鉭(Ta)膜、氮化鉭(TaN)膜或者這些膜的積層膜等所構(gòu) 成的厚度為50nm左右的較薄的導電性阻障膜(阻障導體膜)18。可以使用濺鍍法或者 CVD法等來形成導電性阻障膜18。導電性阻障膜18例如具有抑制或防止下述主導體膜19 的銅擴散的功能和提高主導體膜19與絕緣膜(絕緣膜14 16)的密著性的功能等。也可以使用幾乎不與銅反應的如氮化鎢(WN)或者氮化鈦(TiN)等的高融點金屬氮化物來取代所述鉅系材料，以作為所述導電性阻障膜18的材料。另外，也可以使用在高融點金屬氮化物中添加了硅(Si)的材料，或者難以與銅反應的如鈦(Ti)、鎢(W)、鈦鎢(Ti W)合金等的高融點金屬來作為導電性阻障膜18的材料。另外，不僅可以使用所述材料膜的單體膜來作為導電性阻障膜18，也可以使用所述材料膜的積層膜來作為導電性阻障膜18。接著，在導電性阻障膜18上，以填埋(填滿)開口部17內(nèi)的方式，形成例如厚度為 800 1600nm左右的相對較厚的由銅構(gòu)成的主導體膜19。例如可以使用濺鍍法或者電鍍法等來形成主導體膜19。另外，主導體膜19是以銅為主成分的導體膜，例如，可以利用銅或者銅合金(以Cu為主成分，例如含有Mg、 Ag、 Pd、 Ti、 Ta、 Al、 Nb、 Zr或者Zn等) 來形成。另外，可以在導電性阻障膜18上，利用濺鍍法等來形成相對較薄的由銅(或者銅合金)等構(gòu)成的籽晶膜，然后，在籽晶膜上，利用電鍍法等來形成相對較厚的由銅(或者銅合金)等構(gòu)成的主導體膜19。然后，例如在非氧化性環(huán)境(例如氫環(huán)境)中，通過對半導體基板1實施熱處理來使主導體膜19的結(jié)晶粒成長。其次，如圖12所示，利用例如CMP法來對主導體膜19和導電性阻障膜18進行研磨，直至絕緣膜16的上表面露出為止。去除絕緣膜16上多余的導電性阻障膜18和主導體膜 19，在作為配線開口部的開口部17內(nèi)殘留導電性阻障膜18和主導體膜19，由此，如圖5 所示，在開口部17內(nèi)形成由相對較薄的導電性阻障膜18與相對較厚的主導體膜19構(gòu)成的配線(第1層配線、最下層配線、第l配線)20。配線20是埋入到絕緣膜14、 15、 16的開口部17內(nèi)的配線(埋入配線)，此配線20底部的一部分與插塞13 (的上表面)接觸，由此與插塞13電連接。配線20經(jīng)由插塞13與n+型半導體區(qū)域(源極、漏極)8a、 p+型半導體區(qū)域(源極、漏極)8b或者柵電極5a、 5b等電連接。也可以利用蝕刻(電解蝕刻等) 取代CMP法，來去除多余的導電性阻障膜18和主導體膜19。另外，在本實施方式中，如參照所述圖10所作的說明，允許開口部17與插塞13的對準偏差，只要插塞13的上表面的至少一部分從開口部17露出并與配線20接觸即可。因此，插塞13中的插塞13d的上表面全部從開口部17露出并與配線20接觸，而插塞13中的插塞 13c僅上表面的一部分在開口部17的底部露出并與配線20接觸，上表面的其他部分上覆蓋著絕緣膜14 (絕緣膜14、 15、 16的積層膜)。即，插塞13c的上表面中，一部分與配線 20平面重合地與配線20接觸，其他一部上覆蓋著絕緣膜14(絕緣膜14、 15、 16的積層膜)。在此種情況下，此插塞13c與和連接于此插塞13c的配線20a鄰接的配線20b之間的距離，小于配線20a與配線20b的間隔(配線20的最接近間隔)，從而容易在相接近的插塞13c與配線20b之間發(fā)生介質(zhì)擊穿。然而，在本實施方式中，在水分含量容易變多的絕緣膜ll 與耐濕性弱的絕緣膜15之間插入了絕緣膜14，由此，可以防止在插塞13c與配線20b之間形成電性弱的介質(zhì)擊穿路徑，因此，即使插塞13c與配線20b相接近，也可以防止在插塞 13c與配線20b之間發(fā)生介質(zhì)擊穿。另外，插塞13具有以銅(Cu)或者鎢(W)等為主成分的主導體膜13b，絕緣膜14 由含有硅(Si)和氧(0)的絕緣膜(優(yōu)選氧化硅膜或者氮氧化硅(SiON)膜)構(gòu)成，但在插塞13含有銅(Cu)的情況(主導體膜13b以銅(Cu)為主成分的情況)下，絕緣膜14優(yōu)選氮氧化硅(SiON)膜。其原因在于，當由于開口部17與插塞13的對準偏差而使插塞13c的上表面的一部分覆蓋著絕緣膜14 (絕緣膜14、 15、 16的積層膜)時，如果插塞13含有銅(Cu)(如果主導體膜13b以銅(Cu)為主成分)，則插塞13 (的主導體膜13b) 中的銅(Cu)有可能會擴散到絕緣膜14中。含有硅(Si)、氧(0)和氮(N)的氮氧化硅(SiON)膜具有針對銅的阻障性(抑制或者防止銅擴散的功能)。因此，在插塞13含有銅(Cu)的情況下，如果使絕緣膜14為氮氧化硅(SiON)膜，則即使由于開口部17 與插塞13的對準偏差而使插塞13c的上表面的一部分覆蓋著絕緣膜14 (絕緣膜14、 15、 16的積層膜)，也可以抑制或者防止插塞13中的銅(Cu)擴散到絕緣膜14中。由此，可以可靠地防止在插塞13c與配線20b之間發(fā)生介質(zhì)擊穿。另外，在插塞13含有銅(Cu)，且使絕緣膜14為氮氧化硅(SiON)膜的情況下，絕緣膜14中的Si (硅)與N (氮)的組成比，即絕緣膜14中的Si (硅)與N (氮)的原子數(shù)比(N原子數(shù)/Si原子數(shù))優(yōu)選等于或大于O.Ol。此時，絕緣膜14中，以原子數(shù)比計，氮(N)含量為硅(Si)含量的1%以上。另外，如果用SiOxNy來表示絕緣膜14的組成，則此SiOxNy中的y等于或大于O.Ol (y^O.OU。由此，可以提高絕緣膜14對銅的阻障性，從而可以更可靠地防止在插塞13c與配線20b之間發(fā)生介質(zhì)擊穿。另外，如果絕緣膜14中的氮(N)含有率過高，則絕緣膜14的介電常數(shù)變高，配線 20間的寄生電容增大。因此，在插塞13含有銅(Cu)，且使絕緣膜14為氮氧化硅(SiON) 膜的情況下，絕緣膜14中的Si (硅)與N (氮)的組成比，即絕緣膜14中的Si (硅)與N(氮)的原子數(shù)比(N原子數(shù)/Si原子數(shù))更優(yōu)等于或大于0.01且等于或小于0.2。此時，絕緣膜14中，以原子數(shù)比計，氮(N)含量為硅(Si)含量的1%以上、20%以下。另外，如果用SiOxNy來表示絕緣膜14的組成，則此SiOxNy中的y等于或大于0.01且等于或小于 0.2(0.01Sy^0.2)。由此，可以實現(xiàn)由絕緣膜14對銅的阻障性提高所帶來的提高插塞13c 與配線20b之間的抗介質(zhì)擊穿性的效果，同時可以實現(xiàn)減小配線20間的寄生電容的效果。另外，在插塞13不含有銅(Cu)的情況下，例如，當構(gòu)成插塞13的主導體膜13b以鎢(W)為主成分時，無需在意來自插塞13的銅的擴散，因此可以使用氧化硅(SiOx) 膜和氮氧化硅(SiON)膜中的任一個來作為絕緣膜14，但考慮到介電常數(shù)，更優(yōu)選使用氧化硅(SiOx)膜。由于氧化硅(SiOx)膜的介電常數(shù)低于氮氧化硅(SiON)膜的介電常數(shù)，因此，通過使用氧化硅(SiOx)膜作為絕緣膜14，可以進一步減小配線20間的寄生電容。接著，將半導體基板1配置在等離子體CVD裝置的處理室內(nèi)，導入氨氣并施加等離子電源，由此對半導體基板l (特別是露出配線20的CMP面)實施氨(NH3)等離子處理?；蛘?，導入N2氣體和H2氣體，實施N2/H2等離子處理。利用此種還原性等離子處理，將由于CMP而被氧化的銅配線表面的氧化銅(CuO、 Cu20、 Cu02)還原為銅(Cu)，然后，在配線20的表面(極薄的區(qū)域)上形成氮化銅(CuN)層。然后，如圖13所示，在半導體基板l的整個主面上(即包含配線20的上表面的絕緣膜16上)形成絕緣膜21。絕緣膜21作為銅配線的阻障絕緣膜而發(fā)揮作用。因此，絕緣膜 21抑制或者防止配線20的主導體膜19中的銅擴散到此后形成的絕緣膜(層間絕緣膜)22 中。絕緣膜21優(yōu)選使用對銅的阻障性優(yōu)良的(抑制或者防止銅擴散的功能較強的)材料膜，例如，優(yōu)選使用氮化硅(SiN)膜、碳化硅(SiC)膜或者炭氮化硅(SiCN)膜，可以利用例如等離子體CVD法等來形成此絕緣膜21。另外，氮氧化硅(SiON)膜也具有抑制或者防止銅(Cu)擴散的功能。因此，如果使用氮氧化硅(SiON)膜作為絕緣膜16，即如果絕緣膜16含有硅(Si)、氧(0)和氮 (N)，則不僅可以使絕緣膜22具有抑制或者防止銅(Cu)擴散的功能，而且可以使絕緣膜16具有抑制或者防止銅(Cu)擴散的功能，從而可以進一步抑制或者防止在鄰接配線 20間的絕緣膜16與絕緣膜21的界面上形成介質(zhì)擊穿路徑。由此，可以進一步提高配線的可靠性。接著，在絕緣膜21上依次形成絕緣膜(層間絕緣膜)22、絕緣膜(蝕刻終止膜)23 和絕緣膜(層間絕緣膜)24。絕緣膜(層間絕緣膜)22、 24可以利用與所述絕緣膜16同樣的材料來形成，絕緣膜(蝕刻終止膜)23可以利用與所述絕緣膜15同樣的材料來形成。接著，如圖14所示，例如使用光刻法和干式蝕刻法等來對絕緣膜21 24進行干式蝕刻，由此形成配線開口部，即形成到達配線20的開口部(通路)30和開口部(配線槽) 31。開口部31是通過選擇性地去除絕緣膜24和絕緣膜23而形成的。開口部30是通過在開口部31的底部選擇性地去除絕緣膜22和絕緣膜21而形成的。在開口部30的底部，露出配線20的上表面。接著，進行如下處理去除在開口部30的底部露出的配線20 (下層銅配線)的表面上所形成的氧化銅，以凈化(清潔)配線20露出的上表面。此處理可以通過如下方式來進行例如，通過如氫(H2)等離子處理的還原性等離子處理，將銅配線表面的氧化銅 (CuO、 Cu20、 Cu02)還原為銅(Cu)。接著，在半導體基板l的整個主面上(即，包含開口部30、開口部31的底面和側(cè)壁的絕緣膜24上)，使用同樣的方法來形成由與導電性阻障膜18相同的材料(例如氮化鈦) 構(gòu)成的較薄的導電性阻障膜(阻障導體膜)32。導電性阻障膜32具有與導電性阻障膜18 相同的功能，例如，具有抑制或者防止下述主導體膜33的銅的擴散的功能、和提高主導體膜33與絕緣膜(絕緣膜21 24)的密著性的功能等。接著，在導電性阻障膜32上，以填埋(填滿)開口部30和開口部31內(nèi)的方式，使用同樣的方法來形成由與所述主導體膜19相同的材料(銅)構(gòu)成的主導體膜33。然后，例如在非氧化性環(huán)境(例如氫環(huán)境)中對半導體基板l實施熱處理，由此使主導體膜33的結(jié)晶粒成長。其次，例如通過CMP法來對主導體膜33和導電性阻障膜32進行研磨，直至絕緣膜24的上表面露出為止。去除絕緣膜24上多余的導電性阻障膜32和主導體膜33，于作為配線開口部的開口部30、 31內(nèi)殘留導電性阻障膜32和主導體膜33，由此在由開口部(配線槽)31和開口部(通路)30構(gòu)成的配線開口部內(nèi)，形成由相對較薄的導電性阻障膜32和相對較厚的主導體膜33構(gòu)成的配線(第2層配線)34。配線34具有配線部和通路部，所述配線部是由埋入到開口部(配線槽)31內(nèi)的導電性阻障膜32和主導體膜33構(gòu)成的，所述通路部是由埋入到開口部(通路)31內(nèi)的導電性阻障膜32和主導體膜33構(gòu)成的，配線34的配線部經(jīng)過配線34的通路部，與作為下層配線的配線20電連接。然后，可以視需要，重復與圖13和圖14的步驟相同的步驟，來形成第3層配線以后的上層配線，但此處省略此步驟的圖示和說明。在本實施方式的半導體裝置中，如圖15等所示，在半導體基板l的主面上，形成著包括如MISFETQn、 Qp的MISFET的半導體元件，在形成了半導體元件(MISFETQn、 Qp等)的半導體基板l的主面上，形成著絕緣膜IO、 11 (第l絕緣膜)。此絕緣膜ll (第l 絕緣膜)以填埋MISFET的柵電極間(此處為柵電極5a、 5b間)的方式，形成在形成了如MISFET的半導體元件的半導體基板1的主面上。在絕緣膜10、11中形成著接觸孔12(第 l開口部)，在接觸孔12內(nèi)埋入著插塞13 (第l導體部)。插塞13的底部與MISFET的源極區(qū)域、漏極區(qū)域或者柵電極電連接。在絕緣膜11上形成著絕緣膜14，在絕緣膜14上形成著絕緣膜15，在絕緣膜15上形成著絕緣膜16。絕緣膜14是Si (硅)原子的數(shù)密度大于絕緣膜11的膜，其吸濕性低于絕緣膜ll的吸濕性。絕緣膜11與絕緣膜15并不直接接觸，在絕緣膜11與絕緣膜15之間插入著絕緣膜14。在絕緣膜14、 15、 16中形成著開口部17 (配線開口部)，在開口部17內(nèi)埋入著配線20 (第l配線)。在開口部17的底部露出插塞13 (的上表面)的至少一部分，配線20與插塞13接觸而電連接。配線20由形成在半導體基板1 上的多個配線層中的最下層的配線層構(gòu)成。由于已對構(gòu)成各絕緣膜IO、 11、 14、 15、 16 的材料作出了說明，所以此處省略此說明。另外，絕緣膜15是對絕緣膜16進行蝕刻以形成開口部17 (配線開口部)時的蝕刻終止膜，優(yōu)選能夠提高蝕刻選擇比的材料膜，絕緣膜16作為層間絕緣膜而發(fā)揮作用，因此優(yōu)選能夠降低介電常數(shù)的材料膜。因此，優(yōu)選絕緣膜16的介電常數(shù)低于絕緣膜15的介電常數(shù)。另外，在所制造的半導體裝置中，優(yōu)選絕緣膜16的膜厚大于絕緣膜15的膜厚，且大于絕緣膜14的膜厚。使絕緣膜14、 15、 16中容易實現(xiàn)低介電常數(shù)化的絕緣膜16最厚，由此可以有效地減小鄰接配線20間的寄生電容。此處，絕緣膜14、 15、 16的各膜厚對應于與半導體基板l的主面垂直的方向上的膜厚。其次，對本實施方式的效果進行更詳細的說明。圖15是本發(fā)明人所研究的第1比較例的半導體裝置的制造步驟中的要部截面圖，其相當于本實施方式的圖12。圖16 圖18是本發(fā)明人所研究的第2比較例的半導體裝置的制造步驟中的要部截面圖，分別相當于本實施方式的圖6、圖7和圖12。圖15的第1比較例與本實施方式不同，省略了絕緣膜14的形成，而在埋入了插塞13 的絕緣膜11上形成作為蝕刻終止膜的絕緣膜15和作為層間絕緣膜的絕緣膜16，在絕緣膜 15、 16中形成開口部17和填埋此開口部17的配線20。除此以外，以與本實施方式同樣的方式制造。本實施方式、第l比較例和第2比較例中，在半導體基板l的主面上形成如MISFETQn、Qp的半導體元件后，在半導體基板l的主面上形成絕緣膜ll來作為層間絕緣膜。如上文所述，較理想的是，使用埋入性良好的絕緣膜，來作為應以填埋柵電極間的間隙的方式形成的絕緣膜ll。因此，使用埋入性良好的如03-TEOS氧化膜的利用熱CVD法形成的絕緣膜、或如SOG膜的利用涂布法形成的絕緣膜來作為絕緣膜ll。然而，埋入性高的絕緣膜與利用等離子體CVD法形成的絕緣膜相比，致密性低而使Si(硅)原子的數(shù)密度變小，吸濕性變高，因此，水分含量容易在成膜階段中變高。特別是在使金屬硅化物層9為硅化鎳層的情況下，由于硅化鎳的耐熱性(約50(TC)的限制，無法在形成絕緣膜ll后進行高溫(例如等于或大于80(TC)的退火(熱處理)，難以利用退火來改善絕緣膜ll的吸濕性(使吸濕性降低)。因此，保持絕緣膜ll的吸濕性的高狀態(tài)而進行后續(xù)步驟，在絕緣膜ll上形成其他絕緣膜。在圖15的第1比較例中，與本實施方式不同，在埋入了插塞13的絕緣膜11上形成作為蝕刻終止膜的絕緣膜15，而不形成絕緣膜14，但如上文所述，如果在絕緣膜15中使用碳化硅(SiC)系材料，則雖然可以實現(xiàn)高蝕刻選擇比和低介電常數(shù)，但絕緣膜15的耐濕性變?nèi)?，容易由于吸濕而使電氣特性變差。根?jù)本發(fā)明人的研究可知，如圖15的第1比較例所示，如果耐濕性低的絕緣膜15直接與水分含量容易變多的絕緣膜ll接觸，則其界面(第l比較例中的絕緣膜ll與絕緣膜 15的界面)變?yōu)槿蹼娦?，即使銅配線中的銅(Cu)不擴散，也容易經(jīng)由此界面而發(fā)生介質(zhì)擊穿。即，可知，在圖15的以虛線包圍的部分101的絕緣膜11與絕緣膜15的界面上容易發(fā)生介質(zhì)擊穿。另外，在圖15的第1比較例中，也與本實施方式同樣地允許開口部17與插塞13的對準偏差，對于插塞13中的插塞13c而言，僅上表面的一部分在開口部17的底部露出并與配線20接觸，上表面的其他部分上覆蓋著絕緣膜15、 16的積層膜。在此種情況下，此插塞13c與和連接于此插塞13c的配線20a鄰接的配線20b之間的距離，小于配線20a與配線 20b的間隔(配線20的最接近間隔)，從而容易在相接近的插塞13c與配線20b之間發(fā)生介質(zhì)擊穿。因此，根據(jù)本發(fā)明人的研究可知，在圖15的第1比較例中，在相接近的插塞13c 與配線20b之間，容易經(jīng)由圖15的以虛線包圍的部分101的絕緣膜11與絕緣膜15的界面而發(fā)生介質(zhì)擊穿。因此，與第l比較例和本實施方式不同，也考慮對作為蝕刻終止膜的絕緣膜15使用耐濕性優(yōu)良的氮化硅膜，但此時，絕緣膜的介電常數(shù)變高，會增大鄰接配線20間的寄生電容。另外，與第l比較例和本實施方式不同，也考慮省略形成作為蝕刻終止膜的絕緣膜15。然而，如果不形成作為蝕刻終止膜的絕緣膜15，則可能會由于蝕刻量的變動或配線槽的圖案依存性而使配線形成用的槽(開口部17)的深度產(chǎn)生變動，導致配線電阻或配線間容量的不均增大、或插塞13與配線20的電連接的可靠性下降，從而半導體裝置的制造合格率下降。因此，較理想的是，在絕緣膜16下形成作為蝕刻終止膜的絕緣膜15。因此，考慮到如圖16的第2比較例所示，在形成了水分含量容易變多的絕緣膜ll后，在此絕緣膜ll上，利用等離子體CVD法形成例如氧化硅膜的耐濕性高的絕緣膜114，然后，在絕緣膜114、 U、 10中形成接觸孔112 (相當于本實施方式的接觸孔12)。然后，在第2比較例中，如圖17所示，形成埋入到接觸孔112中的插塞113 (相當于本實施方式的插塞13)后，如圖18所示，在埋入了插塞113的絕緣膜114上形成絕緣膜15、 16，而不形成絕緣膜14，在絕緣膜15、 16中形成開口部17和配線20。因此，在本實施方式中，如圖12等所示，在絕緣膜14、 15、 16中形成(開口)埋入了配線20的開口部17，與此相對，在第2比較例中，如圖18所示，埋入了配線20的開口部17形成在絕緣膜15、 16中，而不形成(開口)在絕緣膜114中。在圖16 圖18的第2比較例中，在水分含量容易變多的絕緣膜ll與耐濕性低的絕緣膜15之間，插入著耐濕性高的絕緣膜114，因而絕緣膜11不直接與絕緣膜15接觸。艮口，耐濕性低的絕緣膜15不與水分含量容易變多的絕緣膜11接觸。因此，可以防止如所述圖 15的第1比較例所示，絕緣膜11與絕緣膜15的界面變?yōu)槿蹼娦远?jīng)由此界面發(fā)生介質(zhì)擊穿。然而，在圖16 圖18的第2比較例中，必須在絕緣膜IO、 11、 114中形成接觸孔112 并埋入插塞113。在本實施方式和圖15的第1比較例中，只要在絕緣膜IO、 ll中形成接觸孔12即可，與此相比，在圖16 圖18的第2比較例中，由于在絕緣膜IO、 11、 114中形成接觸孔112，所以接觸孔112的深度變深，變深程度與絕緣膜114的膜厚相當。而且，在形成插塞113時的插塞113用導體膜(相當于本實施方式的主導體膜13b和導電性阻障膜 13a)的研磨(CMP)步驟中，在由于研磨的選擇性較差而將絕緣膜114的上部一起削去的情況下，為了如圖17所示，在絕緣膜11的整個面上殘留絕緣膜114，如圖16所示，必須預先使形成接觸孔112時的絕緣膜114的膜厚相當厚。另外，即使考慮研磨的均勻性，為了如圖17所示，絕對不露出絕緣膜ll的上表面，如圖16所示，必須預先使形成接觸孔 112時的絕緣膜114的膜厚相當厚。因此，與本實施方式和圖15的第1比較例的接觸孔12相比，第2比較例的接觸孔112的深度更深，且縱橫比更大。當在絕緣膜中形成接觸孔和插塞時，絕緣膜的膜厚越厚，接觸孔的深度越深(接觸孔的縱橫比越大)，則越有可能產(chǎn)生接觸孔的加工不良或向接觸孔內(nèi)埋入插塞用導體膜的埋入不良。因此，與本實施方式或圖15的第1比較例相比，在形成接觸孔和插塞的絕緣膜的膜厚較大的圖16 圖18的第2比較例中，半導體裝置的制造合格率下降。與此相對，在本實施方式中，在絕緣膜IO、 11中形成接觸孔12，并在此接觸孔12內(nèi) 埋入插塞13。即，在本實施方式中，接觸孔12形成在絕緣膜10、 ll中，而在絕緣膜14中并不形成接觸孔12。因此，與在絕緣膜IO、 11、 114中形成接觸孔112的圖16 圖18的第 2比較例相比，在本實施方式中，無需絕緣膜114，從而可以使形成接觸孔12的絕緣膜的厚度(本實施方式中對應于絕緣膜IO、 ll的總膜厚)變薄。因此，在本實施方式中，在用來形成接觸孔12的干式蝕刻步驟中，可以防止產(chǎn)生接觸孔12的形成不良，而且可以防止產(chǎn)生向接觸孔12內(nèi)埋入插塞用導體膜(導電性阻障膜13a和主導體膜13b)的埋入不良，從而可以提高半導體裝置的制造合格率。另外，在本實施方式中，在埋入了插塞13的絕緣膜11上形成絕緣膜14，在絕緣膜14 上形成絕緣膜15、 16，在所述絕緣膜14、 15、 16中形成配線開口部(開口部17)并埋入配線20。如上文所述，絕緣膜ll的水分含量容易變多，絕緣膜15的耐濕性低，而在本實施方式中，在絕緣膜11與絕緣膜15之間插入著絕緣膜14，使絕緣膜11不與絕緣膜15接觸，因此，可以防止水分含量容易變多的絕緣膜11直接與耐濕性低的絕緣膜15接觸。而且，在本實施方式中，將插入到絕緣膜U與絕緣膜15之間的絕緣膜14，設(shè)為利用等離子體CVD法形成的Si (硅)原子的數(shù)密度大于絕緣膜ll的膜，由此，使絕緣膜14成為吸濕性低且耐濕性優(yōu)良的絕緣膜。因此，利用與絕緣膜ll相比Si (硅)原子的數(shù)密度大且耐濕性優(yōu)良的絕緣膜14，來覆蓋在水分含量容易變高的絕緣膜ll上，由此，絕緣膜 11與絕緣膜14的界面不會變?yōu)槿蹼娦裕梢苑乐菇?jīng)由絕緣膜11與絕緣膜14的界面而發(fā)生介質(zhì)擊穿。另外，在與絕緣膜ll相比Si (硅)原子的數(shù)密度大且吸濕性低的絕緣膜14上，形成耐濕性低的絕緣膜15，由此，絕緣膜15與絕緣膜14的界面不會變?yōu)槿蹼娦?，可以?止經(jīng)由絕緣膜15與絕緣膜14的界面而發(fā)生介質(zhì)擊穿。g卩，可以防止形成變?yōu)槿蹼娦远?為介質(zhì)擊穿路徑的界面(絕緣膜界面)。因此，可以提高配線20間的抗介質(zhì)擊穿性，從而可以提高配線的可靠性，并提高半導體裝置的可靠性。另外，本實施方式中，如上文所述，即使由于開口部17與插塞13的對準偏差而使插塞13c與配線20b之間小于配線20的最接近間隔(配線20a與配線20b的間隔)，也可以通過在絕緣膜U與絕緣膜15之間設(shè)置絕緣膜14，來防止在相接近的插塞13c與配線20b之間形成弱電性的介質(zhì)擊穿路徑，從而可以提高插塞13c與配線20b之間的抗介質(zhì)擊穿性。因此，可以提高具有插塞和配線的半導體裝置的可靠性。另外，因為可以降低開口部17與插塞13的對準余量，所以可以實現(xiàn)半導體裝置的微細化或小型化。因此，如果將本實施方式用于如下的半導體裝置，則效果更大，此半導體裝置如圖12等所示，允許開口部17 與插塞13的對準偏差，且具有插塞13c，此插塞13c處于僅上表面的一部分在開口部17的底部露出并與配線20接觸，而上表面的其他部分上由絕緣膜14 (絕緣膜14、 15、 16的積層膜)所覆蓋著的狀態(tài)。此事項對于下述的實施方式2來說也相同。另外，因為本實施方式可以提高插塞13與配線20之間的介質(zhì)擊穿強度(耐性)，所以如果將本實施方式用于在最下層配線(第l層配線)中具有埋入配線(此處為配線20) 的半導體裝置中，則效果較大。此事項對于下述的實施方式2來說也相同。另外，本實施方式中，在絕緣膜ll與絕緣膜15之間插入比絕緣膜ll更致密且Si (硅) 原子的數(shù)密度更大的絕緣膜14，由此，即使絕緣膜ll中的Si (硅)原子的數(shù)密度小、吸濕性高，也可以防止產(chǎn)生由此引起的不良狀況，因此，當絕緣膜ll是Si (硅)原子的數(shù) 密度小的膜時，如果使用本實施方式，則效果較大。因此，在利用熱CVD法形成絕緣膜 ll的情況(特別是絕緣膜11為03-TE0S氧化膜的情況)和利用涂布法形成絕緣膜ll的情況(特別是絕緣膜ll為SOG膜的情況)中的任一個情況下，絕緣膜ll的埋入性高，但Si (硅)原子的數(shù)密度小而容易使吸濕性變高，因而使用本實施方式(在絕緣膜ll與絕緣膜15之間形成絕緣膜14)的效果較大。特別是，與如03-TEOS氧化膜的利用熱CVD法形成的絕緣膜(氧化硅膜)相比，如SOG膜的利用涂布法形成的絕緣膜(氧化硅膜)的Si (硅)原子的數(shù)密度小而容易使吸濕性變高，因而如果在使用如SOG膜的利用涂布法形成的絕緣膜作為對絕緣膜ll時，使用本實施方式(如果在絕緣膜11與絕緣膜15之間形成絕緣膜14)，則所述效果極大。另外，在利用硅化鎳來構(gòu)成金屬硅化物層9的情況下，由于硅化鎳的耐熱性(約 500°C)的限制，無法在形成絕緣膜ll后進行溫度更高的退火(熱處理)，因而難以利用退火來改善絕緣膜ll的吸濕性(使吸濕性降低)。然而，在本實施方式中，即使不利用高溫退火來改善絕緣膜ll的吸濕性改善(使吸濕性降低)，也可以通過在絕緣膜ll與絕緣膜15之間插入絕緣膜14，來防止產(chǎn)生由于絕緣膜ll的吸濕性高而引起的不良狀況。因此，如果本實施方式用在利用硅化鎳來構(gòu)成金屬硅化物層9的情況下，則效果較大。此事項對于下述的實施方式2來說也相同。另外，在本實施方式和下述的實施方式2中，對金屬硅化物層9形成在構(gòu)成MISFET 的源極或者漏極用的半導體區(qū)域的表面(上表面、上部)和柵電極的表面(上表面、上部)上的兩種情況進行說明，但也可以用于金屬硅化物層9形成在所述兩個表面的其中一個上的情況。即，如果本實施方式和下述的實施方式2用于硅化鎳層(即由硅化鎳構(gòu)成的金屬硅化物層9)形成在構(gòu)成MISFET的源極或者漏極用的半導體區(qū)域的上表面上 (表層部、上層部、上部)、或者柵電極的上表面上(表層部、上層部、上部)的情況，則效果較大。(實施方式2)圖19 圖23是本實施方式的半導體裝置的制造步驟中的要部截面圖。到所述圖4的步驟為止，與所述實施方式l大致相同，因而此處省略其說明，現(xiàn)對接著所述圖4的步驟進行說明。以與所述實施方式l同樣的方式進行到絕緣膜ll的成膜步驟為止，獲得與所述圖4大致同樣的構(gòu)造后，在本實施方式中，如圖19所示，在絕緣膜(第l絕緣膜)ll上形成絕緣膜(第6絕緣膜)lla。絕緣膜lla由利用等離子體CVD法形成的氧化硅膜構(gòu)成。柵電極5a、 5b間由絕緣膜ll埋入，因此，即使利用等離子體CVD法來形成絕緣膜lla,埋入性也不成問題。其次，如圖20所示，使用CMP法等，對絕緣膜ll、 lla的積層膜(第l積層膜)lib 的上表面進行研磨而使之平坦化。此時，對絕緣膜lla進行CMP處理，直到絕緣膜ll的一部分露出為止。由此，研磨面(經(jīng)研磨的積層膜llb的上表面)經(jīng)平坦化而成為部分地露出絕緣膜ll的狀態(tài)，即，成為絕緣膜ll與絕緣膜lla均露出的狀態(tài)。在經(jīng)研磨而變平坦的積層膜llb的上表面中，部分地露出了絕緣膜ll，其原因在于，在如圖4所示的形成絕緣膜11的階段中，反映底層形狀(柵電極5a、 5b和側(cè)墻7的凸形狀)，絕緣膜ll的上表面并不平坦，在柵電極5a、 5b附近的區(qū)域向上突起成凸狀。因此，在如圖20所示對絕緣膜lla、 ll進行CMP處理的階段中，研磨面成為如下狀態(tài)在柵電極5a、 5b附近的區(qū)域露出絕緣膜11，在其周圍(柵電極間的區(qū)域)露出絕緣膜lla。接著，以與所述實施方式l大致相同的方式，如圖21 (對應于所述實施方式1的圖7) 所示，在絕緣膜IO、 11、 lla (絕緣膜10和積層膜llb)中形成接觸孔12后，在接觸孔12 內(nèi)形成插塞13。另外，在本實施方式中，根據(jù)圖21也可知，在與經(jīng)研磨而變平坦的積層膜llb上表面的露出了絕緣膜ll的部分重合的位置，也形成了接觸孔12和填埋此接觸孔 12的插塞13。對于形成在與積層膜llb上表面的露出了絕緣膜ll的部分重合位置的插塞 13，其上表面的至少一部分與絕緣膜ll鄰接(接觸)。此后的步驟和所述實施方式l相同。即，以與所述實施方式l相同的方式，如圖22(對應于所述實施方式1的圖8)所示，在埋入了插塞13的積層膜llb (絕緣膜ll、 lla)的上表面上形成絕緣膜14，在絕緣膜14上形成絕緣膜15，在絕緣膜15上形成絕緣膜16，在絕緣膜16上形成抗蝕劑圖案RP1。關(guān)于絕緣膜14、 15、 16,因為與所述實施方式l相同，所以此處省略其說明。然后，以與所述實施方式l相同的方式，如圖23 (對應于所述實施方式1的圖12)所示，在絕緣膜14、 15、 16中形成開口部17。此時，與所述實施方式l同樣地，首先對絕緣膜16進行蝕刻并使下層的絕緣膜15作為蝕刻終止層而發(fā)揮作用，然后，對絕緣膜15、 14進行蝕刻，在絕緣膜14、 15、 16中形成開口部17。接著，與所述實施方式1同樣地，在開口部17內(nèi)形成配線20。然后，與所述實施方式l同樣地，形成絕緣膜22、 23、 24，開口部30、 31和配線34，但此處省略其圖示和說明。在所述實施方式l中，在絕緣膜ll (或者絕緣膜IO、 ll的積層膜)中形成接觸孔12 和插塞13，在埋入了插塞13的絕緣膜11的整個上表面上形成絕緣膜14。與此相對，在本實施方式中，形成上表面不平坦的絕緣膜ll后，在絕緣膜ll上形成絕緣膜lla，對由絕緣膜ll和絕緣膜lla構(gòu)成的積層膜(第l積層膜)llb的上表面進行研磨而使之平坦化，在經(jīng)平坦化的積層膜llb的上表面，使絕緣膜ll部分地露出。然后，在絕緣膜10和積層膜llb中形成接觸孔12并埋入插塞13，在埋入了插塞13的積層膜llb上形成絕緣膜14。因此，在所制造的本實施方式的半導體裝置中，如圖23所示，在半導體基板l的主面上形成著積層膜llb，此積層膜llb由絕緣膜ll和部分地形成在絕緣膜ll的上部的絕緣膜lla構(gòu)成，使積層膜llb的上表面平坦化，成為在積層膜Ub的經(jīng)平坦化的上表面部分地露出絕緣膜ll的狀態(tài)，在此種積層膜llb中形成接觸孔12和插塞13。絕緣膜14形成在積層膜llb上。在(至少一部分)與積層膜llb上表面的露出了絕緣膜ll的部分重合的位置，形成接觸孔12和填埋此接觸孔12的插塞13，此插塞13的上表面(的至少一部分)鄰接并接觸于絕緣膜ll (即積層膜llb上表面的露出了絕緣膜ll的部分)。在本實施方式中，在經(jīng)研磨而變平坦的積層膜llb的上表面中部分地露出了絕緣膜 11，積層膜llb的上表面由絕緣膜ll的上表面和絕緣膜lla的上表面構(gòu)成，因此，形成在積層膜llb的上表面上的絕緣膜14的下表面，包括與絕緣膜ll的上表面接觸的區(qū)域、和與絕緣膜lla的上表面接觸的區(qū)域。與本實施方式不同，在省略了絕緣膜14的形成的情況下，絕緣膜15的下表面與積層膜llb的上表面接觸，由此，絕緣膜15的下表面產(chǎn)生與絕緣膜ll的上表面接觸的區(qū)域、和與絕緣膜lla的上表面接觸的區(qū)域。如所述實施方式l 中所作的說明，如果絕緣膜15與絕緣膜11接觸，則其接觸界面會變?yōu)槿蹼娦裕菀捉?jīng)由此界面而發(fā)生介質(zhì)擊穿，但在本實施方式中，因為在積層膜llb的上表面與絕緣膜15之間形成著絕緣膜14,所以使絕緣膜15不與絕緣膜11接觸，從而可以防止經(jīng)由絕緣膜ll與絕緣膜15的界面而發(fā)生介質(zhì)擊穿。因此，可以提高配線20間的抗介質(zhì)擊穿性，從而可以提高配線的可靠性，并提高半導體裝置的可靠性。另外，在形成絕緣膜ll、 lla后，當對由絕緣膜ll、 lla構(gòu)成的積層膜llb的上表面進行研磨而使之平坦化時，與本實施方式不同，也考慮到在絕緣膜11露出之前結(jié)束CMP處理，不在經(jīng)平坦化的積層膜llb的上表面中使絕緣膜ll露出。然而，此時，絕緣膜ll的上表面由絕緣膜lla所覆蓋，因此，雖然可以防止由于絕緣膜ll的水分含量容易變多而引起的不良狀況，但與所述圖16 圖18的第2比較例相同，將要形成接觸孔12的積層膜 llb的厚度會變厚，其變厚程度與殘留在絕緣膜ll的整個上表面上的絕緣膜lla的厚度相當。因此，接觸孔12的深度變深，接觸孔12的縱橫比變大，產(chǎn)生接觸孔12的加工不良或向接觸孔12內(nèi)埋入插塞13用導體膜的埋入不良的可能性會變高。與此相對，在本實施方式中，在形成絕緣膜ll、 lla后，當對由絕緣膜ll、 lla構(gòu)成的積層膜Ub的上表面進行研磨而使之平坦化時，進行CMP處理直到從研磨面部分地露出絕緣膜ll為止，在經(jīng)研磨而變平坦的積層膜llb的上表面中使絕緣膜ll部分地露出。因此，與在絕緣膜ll的整個上表面上殘留絕緣膜lla的情況相比，可以減小將要形成接觸孔12的積層膜llb的厚度，因此，可以使接觸孔12變淺并減小縱橫比，從而可以防止產(chǎn) 生接觸孔12的加工不良或向接觸孔12內(nèi)埋入插塞13用導體膜的埋入不良。因此，可以提高半導體裝置的制造合格率。而且，與所述實施方式l同樣地，在本實施方式中，在埋入了插塞13的積層膜llb上形成絕緣膜14，由此，可以防止在經(jīng)研磨而變平坦的積層膜 llb的上表面中部分地露出絕緣膜ll的不良狀況。另外，在形成絕緣膜lla前的絕緣膜ll的上表面平坦，且在絕緣膜ll的平坦面上形成了絕緣膜lla的情況下，當對由絕緣膜ll、 lla構(gòu)成的積層膜llb的上表面進行研磨而使之平坦化時，容易成為在絕緣膜ll的整個上表面上殘存著絕緣膜lla而使絕緣膜ll完全未從研磨面露出的狀態(tài)、或者絕緣膜lla被全部去除而在整個面上露出了絕緣膜ll的狀態(tài)。因此，如果將本實施方式用于形成絕緣膜lla之前的絕緣膜ll上表面的平坦度較低的情況(例如，反映柵電極5a、 5b等的凹凸產(chǎn)生在絕緣膜ll的上表面上的情況)，則效果較大，此時，如果在絕緣膜ll的不平坦的上表面上形成絕緣膜lla后，對由絕緣膜ll、 lla構(gòu)成的積層膜llb的上表面進行研磨而使之平坦化，則如所述圖20，絕緣膜ll會部分地從研磨面露出。因此，本實施方式可以用于利用熱CVD法來形成絕緣膜11的情況(例如，絕緣膜ll為OrTEOS氧化膜的情況)、和利用涂布法來形成絕緣膜ll的情況(例如，絕緣膜ll為SOG膜的情況)中的任一個情況，特別是，如果將本實施方式用于利用形成絕緣膜lla前的絕緣膜ll上表面的平坦度容易變低的熱CVD法來形成絕緣膜ll的情況(例如，絕緣膜11為03-TE0S氧化膜的情況)下使用，則效果更大。另外，如所述實施方式1和第I比較例中所作的說明，當由于開口部17與插塞13的對準偏差而使插塞13c與配線20b之間變近時，在相接近的插塞13c與配線20b之間形成電性弱的介質(zhì)擊穿路徑的可能性較高。因此，當接觸孔12和填埋此接觸孔12的插塞13僅形成在積層膜llb上表面的露出了絕緣膜lla的部分時(即，當不存在上表面與絕緣膜ll接觸的插塞13時)，插塞]3的上部(上表面)的周圍由絕緣膜lla所包圍而并非由絕緣膜ll包圍，因此不易在插塞13c與配線20b之間產(chǎn)生絕緣破壞。然而，如圖21等所示，如果在與積層膜llb上表面的露出了絕緣膜ll的部分重合的位置，形成接觸孔12和插塞13，則此插塞13的上表面的至少一部分鄰接并接觸于絕緣膜11,有可能會由于鄰接于此插塞13的絕緣膜11 ，在插塞13c與配線20b之間形成電性弱的介質(zhì)擊穿路徑。與此相對，在本實施方式中，即使如圖21所示，在與積層膜llb上表面的露出了絕緣膜11的部分重合的位置形成接觸孔12和插塞13，由此使絕緣膜11鄰接于此插塞13的上表面，也會如圖22、圖23所示，在鄰接于此插塞13的絕緣膜11上形成絕緣膜14，以不使絕緣膜15與絕緣膜11接觸。通過設(shè)置絕緣膜14，可以防止由于鄰接于插塞13c的絕緣膜11 而在插塞13c與配線20b之間形成電性弱的介質(zhì)擊穿路徑。因此，在半導體裝置的制造步驟中，如果將本實施方式用于如下情況，則效果更大，所述情況是指在與經(jīng)研磨而變平坦的積層膜llb上表面的露出了絕緣膜ll的部分重合的位置，形成接觸孔12和填埋此接觸孔12的插塞13的情況，即，在半導體裝置中，絕緣膜ll (即積層膜llb上表面的露出了絕緣膜ll的部分)鄰接(接觸)于插塞13的上表面(的至少一部分)的情況。以上，根據(jù)實施方式，對本發(fā)明人的發(fā)明進行了具體說明，當然本發(fā)明并不限定于所述實施方式，可以在不偏離其宗旨的范圍內(nèi)實施各種變更。[產(chǎn)業(yè)上的可利用性]本發(fā)明有效地適用于具有埋入配線的半導體裝置及其制造技術(shù)。
權(quán)利要求
1.一種半導體裝置，其特征在于包含半導體基板；半導體元件，其形成在所述半導體基板的主面上；第1絕緣膜，其形成在所述半導體基板的形成著所述半導體元件的所述主面上，且含有硅和氧；第1開口部，其形成在所述第1絕緣膜中；第1導體部，其埋入到所述第1開口部內(nèi)；第2絕緣膜，其形成在所述第1絕緣膜上，且含有硅和氧；第3絕緣膜，其形成在所述第2絕緣膜上，且含有硅和碳；第4絕緣膜，其形成在所述第3絕緣膜上，且含有硅和氧；配線開口部，其形成在所述第2、第3和第4絕緣膜中，且在底部露出所述第1導體部的至少一部分；和第1配線，其埋入到所述配線開口部內(nèi)，且與所述第1導體部電連接；且所述第2絕緣膜是Si原子的數(shù)密度大于所述第1絕緣膜的膜。
2. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第2絕緣膜是利用等離子體 CVD法形成的絕緣膜，所述第1絕緣膜并非利用等離子體CVD法形成的絕緣膜。
3. 根據(jù)權(quán)利要求2所述的半導體裝置，其特征在于，所述第1絕緣膜是利用熱CVD法或者涂布法形成的絕緣膜。
4. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第1絕緣膜和第2絕緣膜以硅和氧為主成分。
5. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第l絕緣膜是氧化硅膜，所述第2絕緣膜是氧化硅膜或者氮氧化硅膜。
6. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第l絕緣膜是03-TEOS氧化膜或者SOG膜。
7. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第2絕緣膜的利用氫氟酸來進行蝕刻的蝕刻速度小于所述第l絕緣膜的蝕刻速度。
8. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第3絕緣膜是對所述第4絕緣膜進行蝕刻以形成所述配線開口部時的蝕刻終止膜。
9. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第3絕緣膜是SiC膜、SiCN膜或者SiCO膜。
10. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第4絕緣膜是氧化硅膜、氮氧化硅膜、或者介電常數(shù)低于氧化硅膜的絕緣膜。
11. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第3絕緣膜的氧含量小于硅含
12. 根據(jù)權(quán)利要求ll所述的半導體裝置，其特征在于，所述第4絕緣膜的氧含量等于或大于硅含量。
13. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第4絕緣膜的介電常數(shù)低于所述第3絕緣膜的介電常數(shù)。
14. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第4絕緣膜含有著硅、氧和氮。
15. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第4絕緣膜的膜厚大于所述第 2絕緣膜的膜厚，且大于所述第3絕緣膜的膜厚。
16. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第l開口部形成在所述第l絕緣膜中，而不形成在所述第2絕緣膜中。
17. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述半導體元件包含MISFET，在所述半導體基板的所述主面上，以填埋所述MISFET的柵電極間的方式形成著所述第1絕緣膜。
18. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述半導體元件包含MISFET，在構(gòu)成所述MISFET的源極或漏極用的半導體區(qū)域的上表面上或者柵電極的上表面上，形成硅化鎳層。
19. 根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于，在所述半導體基板上形成著多個配線層，所述第l配線包含所述多個配線層中的最下層的配線層。
20. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第l導體部不含銅，所述第2 絕緣膜包含氧化硅膜。
21. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第l導體部含有銅，所述第2 絕緣膜包含氮氧化硅膜。
22. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第l導體部的上表面的一部分與所述第l配線接觸，其他的一部分上由所述第2絕緣膜所覆蓋。
23. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于進一步包含第5絕緣膜，所述第5絕緣膜在所述半導體基板的形成有所述半導體元件的所述主面上形成，且包含與所述第l絕緣膜不同的材料，所述第1絕緣膜形成在所述第5絕緣膜上，所述第l開口部形成在包含所述第1絕緣膜和第5絕緣膜的積層膜中。
24. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，在所述半導體基板的所述主面上，形成有包含所述第1絕緣膜和部分地形成在所述第1絕緣膜上部的第6絕緣膜的第1 積層膜，使所述第l積層膜的上表面平坦化，在所述第l積層膜的經(jīng)平坦化的所述上表面中，部分地露出所述第l絕緣膜，所述第l開口部形成在所述第l積層膜中，所述第2絕緣膜形成在所述第1積層膜上。
25. 根據(jù)權(quán)利要求24所述的半導體裝置，其特征在于，所述第l絕緣膜鄰接到所述第l導體部的上表面。
26. —種半導體裝置的制造方法，其特征在于包含下述步驟-(a) 準備半導體基板；(b) 在所述半導體基板的主面上形成半導體元件；(c) 在所述半導體基板的形成有所述半導體元件的所述主面上，形成含有硅和氧的第l絕緣膜；(d) 在所述第l絕緣膜中形成第l開口部；(e) 形成埋入到所述第l開口部內(nèi)的第l導體部；(f) 在埋入了所述第l導體部的所述第l絕緣膜上，形成含有硅和氧的第2絕緣膜；(g) 在所述第2絕緣膜上，形成含有硅和碳的第3絕緣膜；(h) 在所述第3絕緣膜上，形成含有硅和氧的第4絕緣膜；(i) 對所述第4絕緣膜進行蝕刻，在所述第4絕緣膜中形成配線開口部；(j)對所述配線開口部底部的所述第3絕緣膜和所述第2絕緣膜進行蝕刻，在所述配線開口部的底部使所述第l導體部的上表面的至少一部分露出；和(k)形成埋入到所述配線開口部內(nèi)且與所述第l導體部電連接的第l配線；且所述第2絕緣膜是Si原子的數(shù)密度大于所述第l絕緣膜的膜。
27. 根據(jù)權(quán)利要求26所述的半導體裝置的制造方法，其特征在于，在所述(i)步驟中，將所述第3絕緣膜作為蝕刻終止層來對所述第4絕緣膜進行蝕刻，在所述第4絕緣膜中形成配線開口部。
28. 根據(jù)權(quán)利要求27所述的半導體裝置的制造方法，其特征在于，在所述(c)步驟中，使用熱CVD法或者涂布法來形成所述第1絕緣膜，在所述(f)步驟中，使用等離子體CVD法來形成所述第2絕緣膜。
29. 根據(jù)權(quán)利要求28所述的半導體裝置的制造方法，其特征在于，所述第l絕緣膜是OrTEOS氧化膜或者SOG膜，所述第2絕緣膜是氧化硅膜或者氮氧化硅膜，所述第3 絕緣膜是SiC膜、SiCN膜或者SiCO膜，所述第4絕緣膜是氧化硅膜、氮氧化硅膜、或者介電常數(shù)低于氧化硅膜的絕緣膜。
30. 根據(jù)權(quán)利要求28所述的半導體裝置的制造方法，其特征在于，所述第l配線是形成在所述半導體基板上的多個配線層中的最下層的配線層。
31. 根據(jù)權(quán)利要求28所述的半導體裝置的制造方法，其特征在于，在所述(c)步驟中形成的所述第l絕緣膜的上表面并不平坦，在所述(c)步驟之后、所述(d)步驟之前，進一步包含下述步驟(cl)在所述第1絕緣膜上形成第6絕緣膜；和(c2) 對包含所述第1絕緣膜和第6絕緣膜的第1積層膜的上表面進行研磨，使所述第l積層膜的上表面平坦化，在經(jīng)平坦化的所述第l積層膜的上表面中使所述第l絕緣膜部分地露出；在所述(d)步驟中，在所述第l積層膜中形成所述第l開口部，在所述(f) 步驟中，在埋入了所述第1導體部的所述第1積層膜上形成所述第2絕緣膜。
32. 根據(jù)權(quán)利要求31所述的半導體裝置的制造方法，其特征在于，在所述(d)步驟中，在與所述第1積層膜的上表面的露出所述第1絕緣膜的部分相重合的位置，形成所述第1開口部。
全文摘要
本發(fā)明可以提高在最下層配線中含有埋入配線的半導體裝置的可靠性。在半導體基板1的主面上形成MISFETQn、Qp，并在此主面上形成著絕緣膜10、11。在絕緣膜10、11中形成接觸孔12并埋入著插塞13。在埋入了插塞13的絕緣膜11上形成絕緣膜14、15、16，在絕緣膜14、15、16中形成開口部17并埋入著配線20。絕緣膜15是對絕緣膜16進行蝕刻以形成開口部17時的蝕刻終止膜，且含有硅和碳。絕緣膜11的吸濕性高，絕緣膜15的耐濕性低，但在絕緣膜11與絕緣膜15之間插入絕緣膜14，通過將絕緣膜14設(shè)為Si(硅)原子的數(shù)密度大于絕緣膜11的膜來防止形成弱電性界面。
文檔編號H01L21/822GK101271892SQ200810006288
公開日2008年9月24日申請日期2008年2月5日優(yōu)先權(quán)日2007年3月22日
發(fā)明者岡田昌和, 古澤健志, 福井勝一, 網(wǎng)代優(yōu)次, 鈴村直仁, 鴨島隆夫申請人:株式會社瑞薩科技

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