專(zhuān)利名稱(chēng)：一種可減小漏電流的mos管制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及M0S管制造工藝，特別涉及一種可減小漏電流的M0S管制造方法。
背景技術(shù)：
在半導(dǎo)體器件微型化、高密度化、高速化、高可靠化和系統(tǒng)集成化等需求 的推動(dòng)下，半導(dǎo)體器件的最小特征尺寸也從最初的1毫米發(fā)展到現(xiàn)在的90納米 或65納米，并且在未來(lái)的幾年內(nèi)將會(huì)進(jìn)入45納米及其以下結(jié)點(diǎn)的時(shí)代，若不 改變半導(dǎo)體器件的組成成分和結(jié)構(gòu)，僅單純的按比例縮小半導(dǎo)體器件會(huì)因其漏 電過(guò)大而變得不可行，所以半導(dǎo)體器件在按比例縮小的同時(shí)會(huì)改變一些構(gòu)件的 成分或結(jié)構(gòu)來(lái)減小漏電。
例如，當(dāng)半導(dǎo)體器件的最小特征尺寸進(jìn)入65納米的結(jié)點(diǎn)時(shí)，在進(jìn)行金屬氧 化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(M0SFET，簡(jiǎn)稱(chēng)為M0S管)柵極的制作步驟時(shí)，為提 高M(jìn)0S管的器件性能，會(huì)在沉積多晶硅或非晶硅薄膜后，還通過(guò)離子注入工藝 對(duì)該薄膜進(jìn)行預(yù)摻雜(pre-doping),之后再刻蝕形成M0S管的柵極。該些被摻 雜過(guò)的柵極可有效提高M(jìn)0S管的器件性能，但其卻沒(méi)有現(xiàn)有技術(shù)中未進(jìn)行摻雜 的柵極致密?，F(xiàn)有技術(shù)的M0S管制程在未進(jìn)行摻雜的柵極制成后，還會(huì)在該柵 極上沉積隔離介質(zhì)層(通常為氧化硅)和側(cè)墻介質(zhì)層(通常為氮化硅)，然后刻 蝕側(cè)墻介質(zhì)層形成柵極側(cè)墻，之后去除隔離介質(zhì)層，最后進(jìn)行源漏極離子注入 工藝形成源漏極。
但是在進(jìn)行注入劑量和注入能量都較高的源漏極離子注入工藝時(shí)其會(huì)在該 摻雜過(guò)的柵極表面上產(chǎn)生損傷，部分離子還會(huì)穿透柵極進(jìn)入柵極氧化層甚至硅 襯底，該些表面損傷及穿透柵極的離子會(huì)從而導(dǎo)致M0S管性能的劣化，例如結(jié) 電容和漏電流增大，因NMOS管的源漏極離子注入工藝的注入雜質(zhì)磷或砷的直徑 較大而使柵極更不致密，故其電性能的劣化更加明顯。因此，如何提供一種可減小漏電流的M0S管制造方法以避免源漏注入工藝
中高能量和高劑量的離子在柵極上形成表面損傷或穿透柵極進(jìn)入柵氧化層或硅 襯底，從而大大減小M0S管的漏電流，有效提高M(jìn)0S管的電性能，已成為業(yè)界
亟待解決的技術(shù)問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種可減小漏電流的M0S管制造方法，其可避免注 入劑量和注入能量都較高的源漏極離子注入工藝損傷柵極表面或穿透柵極而使 MOS管漏電流增大，可有效改善MOS管的電性能。
為實(shí)現(xiàn)上述目的，本發(fā)明提供一種可減小漏電流的MOS管制造方法，該M0S 管制作在已制成導(dǎo)電阱和場(chǎng)隔離區(qū)的硅襯底上，該M0S管制作方法包括以下步 驟a、在硅襯底上制作柵極；b、在柵極上沉積隔離介質(zhì)層；c、在隔離介質(zhì)層 上沉積側(cè)墻介質(zhì)層；d、對(duì)側(cè)墻介質(zhì)層進(jìn)行刻蝕工藝形成柵極側(cè)墻；e、進(jìn)行源 漏離子注入工藝形成源漏極；f、去除未被柵極側(cè)墻遮蔽的隔離介質(zhì)層。
在上述的可減小漏電流的M0S管制造方法中，該隔離介質(zhì)層為氧化硅，其 通過(guò)化學(xué)氣相沉積工藝制成，其厚度范圍為10到100埃。
在上述的可減小漏電流的M0S管制造方法中，該側(cè)墻介質(zhì)層為氮化硅，其 通過(guò)低壓化學(xué)氣相淀積工藝制成，其厚度范圍為100至500埃。
在上述的可減小漏電流的M0S管制造方法中，該MOS管為NM0S或PM0S。
在上述的可減小漏電流的M0S管制造方法中，在步驟e中，該源漏離子注 入工藝的注入劑量的數(shù)量級(jí)為1015離子/平方厘米。
在上述的可減小漏電流的M0S管制造方法中，步驟a包括以下步驟al、 在硅襯底上沉積柵極氧化層；a2、沉積多晶硅或非晶硅層；a3、進(jìn)行離子注入； a4、通過(guò)刻蝕工藝形成4冊(cè)極。
在上述的可減小漏電流的MOS管制造方法中，在步驟a3中，該離子注入的 注入劑量的數(shù)量級(jí)為1013離子/豐方厘米。
在上述的可減小漏電流的M0S管制造方法中，在步驟f中，通過(guò)干法刻蝕 工藝去除該未被柵極側(cè)墻遮蔽的隔離介質(zhì)層。
與現(xiàn)有技術(shù)將柵極直接暴露在較高能量和注入劑量的源漏離子注入工藝相比，本發(fā)明的可減小漏電流的M0S管制造方法在完成去除源漏離子注入工藝后 再去除覆蓋在柵極上的隔離介質(zhì)層，從而避免了源漏離子注入工藝的注入離子 損傷柵極表面，并可減小穿過(guò)柵極的離子數(shù)量，如此可大大減小M0S管柵極的 漏電流，有效改善了 M0S管的電性能。


本發(fā)明的可減小漏電流的MOS管制造方法由以下的實(shí)施例及附圖給出。
圖1為本發(fā)明的可減小漏電流的M0S管制造方法的流程圖2為完成圖1中步驟S10后的MOS管的剖視圖3為完成圖1中步驟S11后的M0S管的剖視圖4為完成圖1中步驟S12后的M0S管的剖視圖5為完成圖1中步驟S13后的M0S管的剖視圖6為完成圖1中步驟S14后的M0S管的剖視圖7為完成圖1中步驟S15后的M0S管的剖視圖。
具體實(shí)施例方式
以下將對(duì)本發(fā)明的可減小漏電流的MOS管制造方法作進(jìn)一步的詳細(xì)描述。 本發(fā)明的可減小漏電流的MOS管制造方法中所述的MOS管制作在已制成導(dǎo) 電阱和場(chǎng)隔離區(qū)的石圭村底上。
參見(jiàn)圖1，本發(fā)明的可減小漏電流的MOS管制造方法首先進(jìn)行步驟SIO，在
硅襯底上制作柵極，其詳細(xì)過(guò)程為首先在硅村底上沉積柵極氧化層；接著沉 積多晶硅或非晶硅層；再進(jìn)行離子注入；最后通過(guò)刻蝕工藝形成柵極。在本實(shí) 施例中，所述柵極氧化層的厚度為100埃，所述柵極為多晶硅柵極，相應(yīng)地所 述多晶硅層的厚度為1000埃，所述MOS管為NMOS管，所述離子注入的注入雜 質(zhì)為磷，注入劑量的數(shù)量級(jí)為1013離子/平方厘米，所述離子注入工藝不僅完成 了對(duì)柵極的預(yù)摻雜，還形成輕摻雜漏結(jié)構(gòu)。
參見(jiàn)圖2，其顯示了本實(shí)施例完成步驟S10后半導(dǎo)體器件的剖視圖，如圖所 示，硅村底1上具有P型導(dǎo)電阱IO和淺溝槽隔離結(jié)構(gòu)11，柵極氧化層20和柵 極21依次層疊在所述硅襯底1上，輕摻雜漏結(jié)構(gòu)22形成在硅襯底1中，并位于4冊(cè)才及21兩側(cè)。
接著繼續(xù)步驟Sll，在柵極上沉積隔離介質(zhì)層。在本實(shí)施例中，所述隔離介 質(zhì)層為氧化硅，其通過(guò)化學(xué)氣相沉積工藝制成，其厚度范圍為10至IOO埃。
參見(jiàn)圖3，結(jié)合參見(jiàn)圖2，圖3顯示了完成步驟S11后半導(dǎo)體器件的剖視圖， 如圖所示，所述隔離介質(zhì)層23沉積在所述硅襯底1上。
接著繼續(xù)步驟S12，在隔離介質(zhì)層上沉積側(cè)墻介質(zhì)層。在本實(shí)施例中，所述 側(cè)墻介質(zhì)層為氮化硅，其通過(guò)低壓化學(xué)氣相淀積工藝制成，其厚度范圍為100 至500埃。
參見(jiàn)圖4，結(jié)合參見(jiàn)圖2和圖3,圖4顯示了完成步驟S12后半導(dǎo)體器件的 剖視圖，如圖所示，側(cè)墻介質(zhì)層24層疊在隔離介質(zhì)層23上。
接著繼續(xù)步驟S13,對(duì)側(cè)墻介質(zhì)層進(jìn)行刻蝕工藝形成棚-極側(cè)墻。
參見(jiàn)圖5，結(jié)合參見(jiàn)圖2至圖4，圖5顯示了完成步驟S13后半導(dǎo)體器件的 剖視圖，如圖所示，通過(guò)刻蝕側(cè)墻介質(zhì)層24所得到的對(duì)冊(cè)極側(cè)墻25沉積在隔離 介質(zhì)層23上并設(shè)置在柵極21兩側(cè)。
接著繼續(xù)步驟S14，進(jìn)行源漏離子注入工藝形成源漏極。在本實(shí)施例中，源 漏離子注入工藝的注入雜質(zhì)為磷，注入劑量的數(shù)量級(jí)為為2xl0"離子/平方厘 米。
參見(jiàn)圖6，結(jié)合參見(jiàn)圖2至圖5，圖6顯示了完成步驟S14后半導(dǎo)體器件的 剖視圖，如圖所示，源漏極26、 27設(shè)置在P型導(dǎo)電阱10中，且位于兩柵極側(cè) 墻25兩側(cè)。
接著繼續(xù)步驟S15，去除未祐j冊(cè)極側(cè)墻遮蔽的隔離介質(zhì)層。在本實(shí)施例中， 通過(guò)干法刻蝕工藝去除所述未被柵極側(cè)墻遮蔽的隔離<^質(zhì)層。
參見(jiàn)圖7，結(jié)合參見(jiàn)圖2至圖6，圖7顯示了完成步驟S15后半導(dǎo)體器件的 剖視圖，如圖所示，除被柵極側(cè)墻25遮蔽的區(qū)域外，其他區(qū)域的隔離介質(zhì)層23 已被去除，此后就可以進(jìn)行MOS管金屬連接層的制程了，例如沉積氮化硅和金 屬前介質(zhì)。
在本發(fā)明的其他實(shí)施例中，所述MOS管可為PMOS管，其與上述實(shí)施例的不 同之處在于制作4冊(cè)源漏極時(shí)PMOS管所進(jìn)行的離子注入的注入雜質(zhì)為硼。
實(shí)驗(yàn)數(shù)據(jù)證明，通過(guò)本發(fā)明的可減小漏電流的MOS管制造方法制作的NMOS管，其再未出現(xiàn)偏離正常值的漏電散點(diǎn)，且其結(jié)電容也由現(xiàn)有技術(shù)的2. ll降低 為1. 44皮法(PF )，如此NMOS管的整體漏電流大大降低，NMOS管的電性能得到 極大改善。
綜上所述，本發(fā)明的可減小漏電流的M0S管制造方法在完成去除源漏離子 注入工藝后再去除覆蓋在柵極上的隔離介質(zhì)層，從而避免了源漏離子注入工藝 的注入離子損傷柵極表面，并可減小穿過(guò)柵極的離子數(shù)量，如此可大大減小MOS 管柵極的漏電流，有效改善了 M0S管的電性能。
權(quán)利要求
1、一種可減小漏電流的MOS管制造方法，該MOS管制作在已制成導(dǎo)電阱和場(chǎng)隔離區(qū)的硅襯底上，該MOS管制作方法包括以下步驟a、在硅襯底上制作柵極；b、在柵極上沉積隔離介質(zhì)層；c、在隔離介質(zhì)層上沉積側(cè)墻介質(zhì)層；d、對(duì)側(cè)墻介質(zhì)層進(jìn)行刻蝕工藝形成柵極側(cè)墻；其特征在于，該方法還包括以下步驟e、進(jìn)行源漏離子注入工藝形成源漏極；f、去除未被柵極側(cè)墻遮蔽的隔離介質(zhì)層。
2、 如權(quán)利要求1所述的可減小漏電流的MOS管制造方法，其特征在于該 隔離介質(zhì)層為氧化硅，其通過(guò)化學(xué)氣相沉積工藝制成，其厚度范圍為40至90 埃。
3、 如權(quán)利要求1所述的可減小漏電流的MOS管制造方法，其特征在于該 側(cè)墻介質(zhì)層為氮化硅，其通過(guò)低壓化學(xué)氣相淀積工藝制成，其厚度范圍為100 至500埃。
4、 如權(quán)利要求1所述的可減小漏電流的M0S管制造方法，其特征在于該 M0S管為NM0S或PM0S。
5、 如權(quán)利要求1所述的可減小漏電流的M0S管制造方法，其特征在于在 步驟e中，該源漏離子注入工藝的注入劑量的數(shù)量級(jí)為1015離子/平方厘米。
6、 如權(quán)利要求1所述的可減小漏電流的M0S管制造方法，其特征在于步 驟a包括以下步驟al、在硅襯底上沉積柵極氧化層；a2、沉積多晶硅或非晶 硅層；a3、進(jìn)行離子注入；a4、通過(guò)刻蝕工藝形成柵極。
7、 如權(quán)利要求6所述的可減小漏電流的MOS管制造方法，其特征在于在 步驟a3中，該離子注入的注入劑量的數(shù)量級(jí)為1013離子/平方厘米。
8、 如權(quán)利要求1所述的可減小漏電流的MOS管制造方法，其特征在于在 步驟f中，通過(guò)干法刻蝕工藝去除該未被柵極側(cè)墻遮蔽的隔離介質(zhì)層。
全文摘要
本發(fā)明提供一種可減小漏電流的MOS管制造方法，該MOS晶體管制作在已制成導(dǎo)電阱和場(chǎng)隔離區(qū)的硅襯底上?，F(xiàn)有技術(shù)的柵極直接暴露在源漏注入工藝中高能量和高劑量的離子中，該離子易損傷柵極表面或穿透柵極進(jìn)入柵氧化層或硅襯底，從而增大了MOS管的漏電流。本發(fā)明的MOS管制造方法先制作柵極；然后在柵極上沉積隔離介質(zhì)層；接著在隔離介質(zhì)層上沉積側(cè)墻介質(zhì)層；之后對(duì)側(cè)墻介質(zhì)層進(jìn)行刻蝕工藝形成柵極側(cè)墻；接著進(jìn)行源漏離子注入工藝形成源漏極；最后去除未被柵極側(cè)墻遮蔽的隔離介質(zhì)層。采用本發(fā)明可避免高能離子直接損傷柵極表面而增大MOS管的漏電流，可大大提高M(jìn)OS管的電性能。
文檔編號(hào)H01L21/02GK101483140SQ200810032340
公開(kāi)日2009年7月15日 申請(qǐng)日期2008年1月7日 優(yōu)先權(quán)日2008年1月7日
發(fā)明者何學(xué)緬, 魏瑩璐 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司