專利名稱：一種改善soi電路esd防護網(wǎng)絡(luò)用的電阻結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種改善SOI電路ESD防 護網(wǎng)絡(luò)用的電阻結(jié)構(gòu)。
背景技術(shù)：
隨著半導(dǎo)體行業(yè)的發(fā)展，特別是進入深亞微米尺度以后， 一方面 氧化層的擊穿電壓將大幅度降低；另一方面由于絕緣體上硅(SOI)技 術(shù)硅膜薄、散熱能力差等特點使得輸出管的漏端抗靜電放電防護
(ESD)能力也變得非常差。為了在SOI金屬氧化物半導(dǎo)體(MOS) 結(jié)構(gòu)有限的導(dǎo)通能力下提高SOI電路自身的ESD電流瀉放能力，必須 在SOI電路的輸出端/雙向端串聯(lián)電阻結(jié)構(gòu)，使得在電路輸出端/雙向端 對二極管施加反向偏置ESD電壓時，輸出端/雙向端壓焊墊上獲得的電 壓比輸出MOS管漏端的電壓高，以推動旁路瀉放ESD電流結(jié)構(gòu)協(xié)助 瀉放ESD電流，達到提高SOI電路抗ESD能力的目的。
為了提高電路抗機器模型MM ESD電壓能力，早期的很多ESD保 護結(jié)構(gòu)中在輸入端采用過電阻保護，由于電阻放在輸入PAD與二極管 保護結(jié)構(gòu)之間，流過的電流很大，而硅化物電阻由于比多晶硅電阻(半 導(dǎo)體載流子導(dǎo)電電阻)具有更薄的導(dǎo)電通道和正的溫度特性，使得電 阻的導(dǎo)電薄膜在電流通過時發(fā)熱過于嚴重很容易燒毀，因此在早期的 應(yīng)用中都采用多晶硅攙雜電阻(半導(dǎo)體載流子導(dǎo)電電阻)作為ESD保 護用電阻結(jié)構(gòu)。
但在近期的研究中發(fā)現(xiàn)，采用攙雜電阻作為輸出端/雙向端ESD保 護電阻結(jié)構(gòu)時，電阻在承受大的ESD電流過程中會由于電阻的本征電 離問題出現(xiàn)負的溫度特性，使得電阻抬升電位的能力比設(shè)計能力低一 倍甚至數(shù)倍，導(dǎo)致電路的ESD防護能力與設(shè)計值大不相符。從而使得 在采用多晶硅攙雜電阻(半導(dǎo)體載流子導(dǎo)電電阻)時，為了提高電阻實際抬升電位的能力不得不進一步加大電阻阻值，加大了電阻結(jié)構(gòu)對 電路電學(xué)特性的負面影響。

發(fā)明內(nèi)容
(一) 要解決的技術(shù)問題
有鑒于此，本發(fā)明針對上述問題，提供一種改善SOI電路ESD防 護網(wǎng)絡(luò)用的電阻結(jié)構(gòu)，以減小對電路電學(xué)性能的負面影響；并設(shè)計出 一種全局保護架構(gòu)，通過避免電阻出現(xiàn)超出設(shè)計電流的情況，以解決 本發(fā)明電阻容易燒毀的問題。
(二) 技術(shù)方案
為達到上述目的，本發(fā)明提供了一種改善SOI電路ESD網(wǎng)絡(luò)用的電 阻結(jié)構(gòu)，該電阻結(jié)構(gòu)使用硅22或多晶硅32作為次要電阻導(dǎo)電薄膜；使 用硅22上的硅化物21或多晶硅32上的硅化物31作為重要電阻導(dǎo)電薄膜。
優(yōu)選地，所述硅22是絕緣體上硅SOI，包括不同攙雜雜質(zhì)及攙雜 濃度的SOI。
優(yōu)選地，所述不同攙雜雜質(zhì)及攙雜濃度是在室溫下測試時，攙雜 SOI的方塊電阻比硅化物21的方塊電阻大5倍以上的任意攙雜方式。
優(yōu)選地，所述多晶硅32是制作柵電極時淀積的多晶硅，包括不同 攙雜雜質(zhì)及攙雜濃度的多晶硅。
優(yōu)選地，所述不同攙雜雜質(zhì)及攙雜濃度是在室溫下測試時，攙雜 多晶硅32的方塊電阻比硅化物31的方塊電阻大5倍以上的任意攙雜 方式。
優(yōu)選地，所述硅化物21和硅化物31是由金屬和硅經(jīng)過物理-化學(xué) 反應(yīng)形成的一種導(dǎo)電性介于金屬和半導(dǎo)體之間的化合物，包括鈦硅化 物、鈷硅化物或鎳硅化物。
優(yōu)選地，所述使用硅22上的硅化物21或多晶硅32上的硅化物31 作為電阻主要導(dǎo)電薄膜，是電阻在通過電流時，電流大部分集中在硅 化物21層或硅化物31層。(三)有益效果
1、 本發(fā)明提供的這種改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻結(jié)構(gòu)， 利用硅化物的導(dǎo)體特性(正的溫度特性)，克服了 ESD過程中電阻阻 值突然降低，導(dǎo)致電阻抬升電位能力與設(shè)計值不符或為了滿足ESD性 能加大室溫下電阻阻值造成的對電路電學(xué)性能的負面影響。
2、 本發(fā)明提供的這種改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻結(jié)構(gòu)， 由于正的溫度特性和更薄的導(dǎo)電通道存在的容易燒毀問題，在具體實 施例中提供了一種全局保護架構(gòu)，避免了電阻出現(xiàn)超出設(shè)計電流的情 況，克服了本發(fā)明電阻容易燒毀的問題。
3、 本發(fā)明提供的這種改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻結(jié)構(gòu)， 可以適當(dāng)減小輸出端電阻的室溫阻值，減小串聯(lián)電阻對電路電學(xué)性能 的影響。
4、 本發(fā)明提供的這種改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻結(jié)構(gòu)， 最終在ESD防護結(jié)構(gòu)中，通過利用此電阻抬升輸出端/雙向端PAD電 位的方法，大幅提升了電路的抗ESD能力。


圖1為本發(fā)明提供改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻結(jié)構(gòu)剖面 示意圖2為本發(fā)明涉及的2pm柵長，300pm柵寬的SOI NMOS管在不 同漏端SAB寬度時的ESD IV特性曲線；
圖3為本發(fā)明涉及的10pm長，150,寬的半導(dǎo)體載流子導(dǎo)電電 阻(N+攙雜多晶硅電阻)的ESDIV特性曲線；
圖4為100pm長,20)im寬的本發(fā)明電阻(硅化物導(dǎo)電多晶硅電阻) 的ESD IV特性曲線；
圖5為5(Him長，l(Htm寬的本發(fā)明電阻(硅化物導(dǎo)電多晶硅電阻) 的ESD IV特性曲線；
圖6為本發(fā)明電阻涉及的先進的ESD保護架構(gòu)示意圖。
具體實施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具 體實施例，并參照附圖，對本發(fā)明進一步詳細說明。
如圖l所示，本發(fā)明是利用硅22或者多晶硅32上的硅化物21、 31作為電阻導(dǎo)電薄膜的一種ESD保護網(wǎng)絡(luò)用電阻結(jié)構(gòu)。所述的硅22 或多晶硅32可以是方塊電阻值比相應(yīng)硅化物2K31的方塊電阻值大5 倍以上的任何攙雜方式的SOI硅薄膜或多晶硅薄膜。所述的硅化物21、 31是指由金屬和硅經(jīng)過物理-化學(xué)反應(yīng)形成的一種導(dǎo)電性介于金屬和 半導(dǎo)體之間的化合物，主要包括鈦硅化物、鈷硅化物或鎳硅化物。
在這種電阻結(jié)構(gòu)中，硅化物薄膜起主要導(dǎo)電作用，由于硅化物的 正的溫度特性，使得電阻在承受ESD電流時阻值會變大，克服了使用 載流子導(dǎo)電電阻存在的承受大的ESD電流時阻值會降低數(shù)倍的問題。
與此同時，由于本發(fā)明電阻相對載流子導(dǎo)電電阻更容易燒毀，本 發(fā)明在具體實施例中提供了一種方法，如圖6所示以輸出端/雙向端 PAD 108對地線施加正的ESD電壓為例，當(dāng)輸出端/雙向端PAD 108 對地線施加正的ESD電壓時，輸出端/雙向端PAD 108與VDD之間的 輸出ESD保護結(jié)構(gòu)(二極管)107導(dǎo)通，通過瀉流管保護結(jié)構(gòu)(NMOS 管)111將ESD電流瀉放到ESD測試系統(tǒng)的地線上，此時放置在輸出 端或雙向端輸出MOS (金屬氧化物半導(dǎo)體)管203、 203'的漏電極與 本發(fā)明電阻結(jié)構(gòu)之間的RC結(jié)構(gòu)(由301'、 302'組成)控制的輸出瀉流 管結(jié)構(gòu)105'在偵測到ESD電壓后擊穿，并被本發(fā)明電阻106限流，使 得輸出管203、 203'漏極電壓比輸出端/雙向端PAD 108低得多，保護 了輸出管203、 203'不被ESD電流燒毀。由于ESD電流主要經(jīng)過輸出 ESD保護結(jié)構(gòu)二極管107、瀉流管保護結(jié)構(gòu)111通道釋放掉，經(jīng)過本發(fā) 明電阻106的電流相對較小，不會發(fā)生燒毀問題。
以下將通過具體的實驗數(shù)據(jù)進行進一步論述
由于體硅互補型金屬氧化物半導(dǎo)體(CMOS)技術(shù)存在天然的pnpn 閂鎖結(jié)構(gòu)，雖然不斷的技術(shù)改進可以使得體硅CMOS電路抗單粒子能 力有所提升，但對于日益發(fā)展的航天需求由于其非閂鎖免疫性而無法 滿足。為了克服此問題，國際上比較常用的方法是采用SOICMOS工
6藝制作抗輻射電路，用此工藝制作出的集成電路由于薄的硅膜和全介 質(zhì)隔離特性， 一方面減小了單粒子敏感區(qū)域，另一方面從根本上解決
了 pnpn寄生問題，從而大幅度提升了電路的抗單粒子能力。
但是與此同時，由于SOI導(dǎo)電硅膜薄，散熱性差，使得其單個 NMOS (N型金屬氧化物半導(dǎo)體)管抗ESD能力非常差。如圖2所示， 300pm柵寬的NMOS管只能承受小于0.4A的ESD電流。(圖中左邊曲 線是打完ESD后的漏電曲線，右邊是100nsTLP (傳輸線脈沖發(fā)生器) 系統(tǒng)施加ESD電流過程中的IV曲線，DSB是漏端的SAB寬度)。另 外從圖中還可以看出，雖然SAB對于擊穿電壓點起到了很好的推遲作 用，但對NMOS管開始漏電的ESD電壓點沒有任何緩解作用。由此， 雖然采用SAB技術(shù)能很好地提高器件抗ESD安全性，但無法改善電 路的ESD免疫性能。也就是說，無法采用在體硅上常用在漏端進行SAB 處理的ESD防護技術(shù)來提升SOI電路ESD免疫性能。
采用雜質(zhì)導(dǎo)電電阻結(jié)構(gòu)作為輸出端/雙向端的ESD防護網(wǎng)絡(luò)用電 阻時，雖然其可以通過很大的ESD電流，但由于半導(dǎo)體的本征電離問 題，如下式所示
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隨著溫度的升高，本征載流子濃度呈指數(shù)增加，并在本征激發(fā)區(qū)成 為主要的載流子。
20歐姆雜質(zhì)導(dǎo)電多晶硅電阻在ESD過程中的阻值變化如圖3所示 (圖中25ns, 50ns， 75ns為100ns傳輸線脈沖發(fā)生器(TLP)系統(tǒng)施 加ESD電流過程中的時間點)。電流較小時，電阻溫度比較低，晶格 散射增加了半導(dǎo)體的電阻率；電流繼續(xù)增加，本征電離成為主要影響 因素，本征載流子濃度大大超過雜質(zhì)電離載流子濃度，電阻阻值劇烈 下降。除此之外，由于雜質(zhì)在ESD電流產(chǎn)生的高溫下進行了回火，ESD 過后電阻阻值也會與ESD電流相關(guān)，很不穩(wěn)定。
與半導(dǎo)體載流子導(dǎo)電機理不同，硅化物呈現(xiàn)出了與金屬導(dǎo)體一致的正溫度特性。雖然本征激發(fā)產(chǎn)生的載流子濃度會影響電阻的阻值， 但由于其導(dǎo)電能力比硅化物導(dǎo)電能力仍然相距甚遠，相比于正的溫度 特性產(chǎn)生的影響，可以不作考慮，實驗結(jié)果如圖4所示。隨著電流的
增加，電阻劇烈增加，在1A左右時，電阻增加了約2倍。除此之外， 由于電阻不存在自回火問題，ESD后的阻值表現(xiàn)也很穩(wěn)定。
作為本發(fā)明電阻的一個特殊性能，比較圖4及圖5，可以發(fā)現(xiàn)改變 電阻的尺寸可以改變電阻對電流的敏感特性，這是由于電阻尺寸不同， 其散熱及熱容會有較大差別，在相同的電流通過電阻時，電阻的溫度 會有較大差別，導(dǎo)致了電阻阻值對電流的不同敏感特性。根據(jù)此特點， 在對電阻阻值大小有限定時，可以將電阻尺寸設(shè)計到電阻需要通過的 最大電流附近，用較小的室溫電阻來獲得一倍甚至數(shù)倍的ESD過程中 電阻阻值。減小了串聯(lián)電阻對電路電學(xué)性能的影響。
比較圖3、圖4、圖5我們可以發(fā)現(xiàn)，硅化物電阻通過ESD電流 能力比半導(dǎo)體載流子導(dǎo)電的電阻通過電流的能力要小很多，為了克服 這一問題，可以通過改變ESD架構(gòu)來限制流經(jīng)電阻的電流，如圖6所 示，以輸出端/雙向端PAD108為例，當(dāng)對GND施加正的ESD電流時， 放置在輸出端或雙向端輸出金屬氧化物半導(dǎo)體(MOS)管203、 203' 的漏電極與本發(fā)明電阻結(jié)構(gòu)之間的RC結(jié)構(gòu)(由301'和302'構(gòu)成)控制 的輸出瀉流管結(jié)構(gòu)105'在偵測到ESD電壓后擊穿，電流在電阻106上 產(chǎn)生一個電壓降，以串聯(lián)50歐姆為例，在輸出瀉流管通過200mA電 流時產(chǎn)生的電壓降大于IOV，即輸出端/雙向端PAD 108與GND之間 的電壓降為輸出瀉流管105'(也是輸出NMOS管203')上的電壓降加上 電阻106上的電壓降，遠大于輸出NMOS管203'上的電壓降，此電壓 通過輸出ESD保護結(jié)構(gòu)(二極管)107與環(huán)線瀉流管結(jié)構(gòu)(NMOS管) 111產(chǎn)生很大的ESD旁路電流，即在電阻通過200mA電流時，旁路 ESD通道可以通過數(shù)安培的ESD電流，達到了電阻結(jié)構(gòu)在保護輸出管 的同時自身也不會燒毀的目的，獲得了良好的ESD性能。
以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果 進行了進一步詳細說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體 實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍 之內(nèi)。
權(quán)利要求
1、一種改善絕緣體上硅SOI電路靜電放電防護ESD網(wǎng)絡(luò)用的電阻結(jié)構(gòu)，其特征在于，該電阻結(jié)構(gòu)使用硅(22)或多晶硅(32)作為次要電阻導(dǎo)電薄膜；使用硅(22)上的硅化物(21)或多晶硅(32)上的硅化物(31)作為主要電阻導(dǎo)電薄膜。
2、 根據(jù)權(quán)利要求1所述的改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻 結(jié)構(gòu)，其特征在于，所述硅(22)是絕緣體上硅SOI，包括不同攙雜 雜質(zhì)及攙雜濃度的SOI。
3、 根據(jù)權(quán)利要求2所述的改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻 結(jié)構(gòu)，其特征在于，所述不同攙雜雜質(zhì)及攙雜濃度是在室溫下測試時， 攙雜SOI的方塊電阻比硅化物(21)的方塊電阻大5倍以上的任意攙 雜方式。
4、 根據(jù)權(quán)利要求1所述的改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻 結(jié)構(gòu)，其特征在于，所述多晶硅(32)是制作柵電極時淀積的多晶硅， 包括不同攙雜雜質(zhì)及攙雜濃度的多晶硅。
5、 根據(jù)權(quán)利要求4所述的改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻 結(jié)構(gòu)，其特征在于，所述不同攙雜雜質(zhì)及攙雜濃度是在室溫下測試時， 攙雜多晶硅(32)的方塊電阻比硅化物(31)的方塊電阻大5倍以上 的任意攙雜方式。
6、 根據(jù)權(quán)利要求1所述的改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻 結(jié)構(gòu)，其特征在于，所述硅化物(21)和硅化物(31)是由金屬和硅 經(jīng)過物理-化學(xué)反應(yīng)形成的一種導(dǎo)電性介于金屬和半導(dǎo)體之間的化合 物，包括鈦硅化物、鈷硅化物或鎳硅化物。
7、 根據(jù)權(quán)利要求1所述的改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻 結(jié)構(gòu)，其特征在于，所述使用硅(22)上的硅化物(21)或多晶硅(32) 上的硅化物(31)作為主要電阻導(dǎo)電薄膜，是電阻在通過電流時，電 流大部分集中在硅化物(21)層或硅化物(31)層。
全文摘要
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，公開了一種改善SOI電路ESD防護網(wǎng)絡(luò)用的電阻結(jié)構(gòu)。該結(jié)構(gòu)通過利用硅化物的導(dǎo)體特性，克服了半導(dǎo)體載流子導(dǎo)電電阻結(jié)構(gòu)在高溫時由于本征電離效應(yīng)出現(xiàn)的電阻負溫度特性問題，使得電阻在很大范圍的ESD過程中不僅不會出現(xiàn)阻值變小降低電阻抬升電位能力的問題，反而會變大，提高了電阻抬升電位的能力。除此之外，此電阻還具有ESD后穩(wěn)定的阻值特性，克服了半導(dǎo)體載流子導(dǎo)電電阻在ESD過程中出現(xiàn)的雜質(zhì)回火效應(yīng)問題，進一步減小了對電路電學(xué)特性的影響。利用本發(fā)明，一方面可以獲得更穩(wěn)定的ESD防護能力，另一方面在獲得更穩(wěn)定的ESD防護能力的同時可以降低ESD防護用電阻對電路電學(xué)特性的影響。
文檔編號H01L23/60GK101562188SQ20081010423
公開日2009年10月21日 申請日期2008年4月16日 優(yōu)先權(quán)日2008年4月16日
發(fā)明者曾傳濱, 晶 李, 李多力, 海潮和, 韓鄭生 申請人:中國科學(xué)院微電子研究所