專(zhuān)利名稱(chēng)：半導(dǎo)體芯片封裝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于半導(dǎo)體芯片封裝(semiconductor chip package)，特別是關(guān)于 具有增加輸入/輸出連接(input/output connections )數(shù)量的半導(dǎo)體芯片封裝。
背景技術(shù)：
在半導(dǎo)體芯片封裝設(shè)計(jì)中，對(duì)于多功能芯片的輸入/輸出連接數(shù)量的需求曰 益增加。然而，對(duì)于現(xiàn)有的導(dǎo)線架半導(dǎo)體封裝(lead frame based semiconductor package)而言，半導(dǎo)體芯片的輸A/輸出連接的導(dǎo)腳數(shù)量是有限的。為了解決上 述問(wèn)題，開(kāi)發(fā)了球斥冊(cè)陣列半導(dǎo)體封裝(ball grid array semiconductor package, BGA)，以通過(guò)位于半導(dǎo)體芯片封裝的封裝基板(package substrate )底部的錫球 (solderball)來(lái)提供更多的輸入/輸出連接。增加輸入/^T出連接數(shù)量的需求可以 通過(guò)更密的錫球5爭(zhēng)距(ballpitch)來(lái)實(shí)現(xiàn)。然而，與現(xiàn)有的導(dǎo)線架半導(dǎo)體封裝相比 較，球柵陣列半導(dǎo)體封裝由于附加的錫球的電性連接，因此具有較差的良品率 與較高的制造成本。 '-
因此，需要一種新型的半導(dǎo)體封裝設(shè)計(jì)，使其具有更多的輸入/輸出連接并

發(fā)明內(nèi)容
為了解決現(xiàn)有半導(dǎo)體封裝技術(shù)中制造成本與輸入/輸出連接數(shù)量不能同時(shí)兼 顧的問(wèn)題，本發(fā)明提供一種半導(dǎo)體芯片封裝。
依據(jù)本發(fā)明的一方面，其提供一種半導(dǎo)體芯片封裝，包含導(dǎo)線架，具有 芯片載體，其中芯片載體具有第一表面與相對(duì)的第二表面；半導(dǎo)體芯片，安裝
在第一表面上，其中半導(dǎo)體芯片具有多個(gè)焊盤(pán)，以及半導(dǎo)體芯片的面積大于芯 片載體的面積；以及封裝基板，包含附著在第二表面的中央?yún)^(qū)域，并且封裝基 板的面積大于半導(dǎo)體芯片的面積，其中半導(dǎo)體芯片的該多個(gè)焊盤(pán)的部分電性連 接至封裝基板的邊緣區(qū)域。依據(jù)本發(fā)明另一方面，其提供一種半導(dǎo)體芯片封裝，包含導(dǎo)線架，具有
芯片載體；半導(dǎo)體芯片，附著在芯片載體的一側(cè)，半導(dǎo)體芯片上具有多個(gè)焊盤(pán)，
其中半導(dǎo)體芯片的面積大于芯片載體的面積；以及封裝基板，附著在芯片載體 的另一側(cè)，封裝基板的面積大于半導(dǎo)體芯片的面積，其中半導(dǎo)體芯片的焊盤(pán)的 一部分電性連接至封裝基^1的上表面，并且上表面面向芯片載體。
依據(jù)本發(fā)明再一方面，其提供一種半導(dǎo)體芯片封裝，包含導(dǎo)線架，具有
芯片載體與多個(gè)導(dǎo)腳；半導(dǎo)體芯片，安裝于芯片載體的一側(cè)，并且具有多個(gè)焊
盤(pán)；以及封裝基板，具有附著在芯片載體的另一側(cè)的上表面，其中芯片載體的
面積小于半導(dǎo)體芯片與封裝基板的面積，多個(gè)焊盤(pán)的一部分電性連接至封裝基 板的上表面，并且剩余的焊盤(pán)分別電性連接至導(dǎo)腳。
本發(fā)明提供的半導(dǎo)體芯片封裝設(shè)計(jì)能夠提供給半導(dǎo)體芯片大量的輸入/輸出


圖la是依據(jù)本發(fā)明的實(shí)施方式的半導(dǎo)體芯片封裝的簡(jiǎn)要頂視圖 圖lb是依據(jù)本發(fā)明的實(shí)施方式的半導(dǎo)體芯片封裝的截面的簡(jiǎn)要示意圖。 圖2是依據(jù)本發(fā)明的實(shí)施方式的半導(dǎo)體芯片封裝500的組合示意圖。 圖3a至圖3e繪示了導(dǎo)線架200的芯片載體206的各種不同設(shè)計(jì)。
圖。'、' 、、 ,''、 '''土 、
圖4b為圖4a的一部分的放大示意圖。
具體實(shí)施例方式
配合附圖，透過(guò)以下詳細(xì)的描述、范例，可更了解本發(fā)明所揭露的所有實(shí) 施方式的各個(gè)7見(jiàn)點(diǎn)。
本發(fā)明的實(shí)施方式提供一種半導(dǎo)體芯片封裝。圖la與圖lb是依據(jù)本發(fā)明 的一個(gè)實(shí)施方式的半導(dǎo)體芯片封裝500的簡(jiǎn)要示意圖。圖2是依據(jù)本發(fā)明的實(shí) 施方式的半導(dǎo)體芯片封裝500的組合示意圖。依據(jù)本發(fā)明的實(shí)施方式，半導(dǎo)體 芯片封裝500可包含四側(cè)引腳扁平封裝(low-profile quad flat package, LQFP)。 半導(dǎo)體芯片封裝500包含導(dǎo)線架200,導(dǎo)線架200包含多個(gè)單體導(dǎo)腳(discretelead)204、支撐架(supporting bond)202以及芯片載體(chip carrier)206。芯片載體 206位于導(dǎo)線架200的中心部分，并且電性連接至支撐架202。芯片載體206具 有第一表面232及與第一表面232相對(duì)的第二表面234。
半導(dǎo)體芯片208通過(guò)粘結(jié)材料214附著在第一表面232上。半導(dǎo)體芯片208 具有多個(gè)焊盤(pán)(bondingpad) 210。依據(jù)本發(fā)明的實(shí)施方式，如圖la所示，焊盤(pán) 210可位于半導(dǎo)體芯片208的鄰近邊緣。如圖la與圖lb所示，半導(dǎo)體芯片208 的面積可大于芯片載體206的面積。
封裝基板218包含中央?yún)^(qū)域220與邊緣區(qū)域222,其中，中央?yún)^(qū)域220通過(guò) 粘結(jié)材料216附著至芯片載體206的第二表面234，而邊》彖區(qū)域222暴露于芯片 載體206之外。依據(jù)本發(fā)明的實(shí)施方式，封裝基板218可包含球柵陣列(BGA) 基板。封裝基板218具有上表面242與下表面244，其中上表面242面向芯片載 體206的第二表面234。依據(jù)本發(fā)明的實(shí)施方式，封裝基板218的面積可大于半 導(dǎo)體芯片208的面積。對(duì)應(yīng)于邊緣區(qū)域222的上表面242上形成有多個(gè)導(dǎo)體板 (conductive plane ) 226以及252，并且對(duì)應(yīng)于中央?yún)^(qū);或220的上表面242上形 成有導(dǎo)體板227。對(duì)封裝基板218鉆孔得到多個(gè)通孔(via) 224，其中部分通孔 224電性連接至導(dǎo)體板226、 227以及252。半導(dǎo)體芯片封裝500進(jìn)一步可包含 位于封裝基板218邊緣并且穿過(guò)封裝基板218的多個(gè)凹槽(recess) 246。凹槽 246可位于導(dǎo)體板252上。如圖lb所示，位于封裝基板218的下表面244的多 個(gè)錫球墊(ballpad) 228電性連接至通孔224。依據(jù)本發(fā)明的實(shí)施方式，各導(dǎo)體 板226、 227與252可分別經(jīng)由通孔224電性連接至相應(yīng)的錫球墊228。半導(dǎo)體 芯片500可進(jìn)一步包含形成于錫球墊228上的錫球(圖中未標(biāo)示)，以提供給 最終產(chǎn)品的印制電路板(圖中未標(biāo)示)互連。
如圖la與圖lb所示， 一些焊盤(pán)210,例如，鄰近半導(dǎo)體芯片208邊緣的焊 盤(pán)210,分別經(jīng)由焊線(bonding wire)212b電性連接至>(立于半導(dǎo)體芯片218邊緣 區(qū)域222的導(dǎo)體板226。而剩余的焊盤(pán)210,例如，遠(yuǎn)離半導(dǎo)體芯片218的焊盤(pán) 210,經(jīng)由焊線212a分別電性連接至導(dǎo)腳204。為了實(shí)現(xiàn)半導(dǎo)體芯片208與封裝 基板218之間焊線212b的電性連接，芯片載體206的面積可d、于半導(dǎo)體芯片208 與封裝基4反218的面積，并且封裝基^反218的面積可大于半導(dǎo)體芯片208的面 積?？衫酶采w材料230，例如通過(guò)充型(mold filling),來(lái)封裝半導(dǎo)體芯片208、 導(dǎo)線架200的內(nèi)部以及封裝基板218的一部分，使封裝基板218的下表面244 暴露于覆蓋材料230之外。圖3a至圖3e繪示了導(dǎo)線架200的芯片載體206的各種不同設(shè)計(jì)，以優(yōu)化半 導(dǎo)體芯片208、芯片載體206以及封裝基板218之間的粘結(jié)強(qiáng)度。如圖3a所示， 芯片載體206可以是支撐架202的交叉區(qū)域。如圖3b所示，芯片載體206可以 為方形。在本發(fā)明的一些實(shí)施方式中，如圖3c至圖3e所示，芯片載體206可具 有形成于其內(nèi)的孔250。備選地，可在芯片載體206外形成附加的支撐架260， 并且將其連接至支撐架202,以增強(qiáng)芯片載體206與封裝基板218之間的粘結(jié)強(qiáng) 度?？?50可依據(jù)設(shè)計(jì)需要設(shè)計(jì)為多種形狀，例如方形、梯形、圓形或者相類(lèi) 似的其它形狀，且本發(fā)明并不限于此。
的設(shè)計(jì)的簡(jiǎn)要示意圖。封裝基板218不但提供一些半導(dǎo)體芯片208的輸入/輸出 連接，還作為半導(dǎo)體芯片208的散熱器(heatsink)。封裝基板218可包含中央 區(qū)域220與邊緣區(qū)域222。位于封裝基板218的上表面242的中央?yún)^(qū)域220附著 并且電性連接至芯片載體206的第二表面234，并且中央?yún)^(qū)域220上具有導(dǎo)體板 227。依據(jù)本發(fā)明的實(shí)施方式，封裝基板218的中央?yún)^(qū)域220提供半導(dǎo)體芯片208 的接地路徑，例如數(shù)字電路接地路徑。并且，位于中央?yún)^(qū)域220的通孔224可 用來(lái)減少熱阻。多個(gè)導(dǎo)體板226、 252、 256以及258可^立于封裝基板218的邊 緣區(qū)域222的上表面242,分別電性連接至半導(dǎo)體芯片208的多個(gè)焊盤(pán)210 (如 圖la所示)。依據(jù)本發(fā)明的實(shí)施方式，導(dǎo)體板226與導(dǎo)體板252可向半導(dǎo)體芯 片208提供多個(gè)電源路徑A/或接地路徑，例如，模擬電路的電源路徑A/或接地 路徑。對(duì)封裝基板218鉆孔得到多個(gè)通孔224,其中一部分通孔224電性連接至 導(dǎo)體板226、 227、 256以及258。每一導(dǎo)體板226、 227、 256以及258可分別經(jīng) 由通孔224電性連接至下表面244相應(yīng)的錫球墊228 (如圖lb所示)。
此外，封裝基板218的導(dǎo)體板256、 258可提供用于傳輸數(shù)據(jù)的裝置接口連 接，例如，通用串行總線(universal serial bus， USB)、高清晰度多媒體接口 (high definition multimedia interface, HDMI)、 串行高級(jí)才支術(shù)附件(serial advanced technology attachment, SATA)或者其它相似裝置接口 。如圖4a所示，位于邊纟彖 區(qū)域222的導(dǎo)體板258、 256可分別作為裝置接口的成對(duì)差分信號(hào)線(differential pair net)與阻抗控制板(impedance control plane )。與現(xiàn)有的導(dǎo)線架半導(dǎo)體封裝
相比較，可以縮減半導(dǎo)體芯片208的焊線長(zhǎng)度以具有更好的電性能，例如，減 小電阻和電感。
更進(jìn)一步，多個(gè)電子組件240與254可附著在封裝基板218上，經(jīng)由焊線
8212b與通孔224電性連接至焊盤(pán)210 (如圖la與圖lb所示)。上述電子組件 240與254可包含電源環(huán)線(power rings)、接地環(huán)線(ground rings )、電容、 電阻、二極管或者電感等無(wú)源組件。例如，電子組件240可作為螺旋電感走線 (spiral inductor trace ),并設(shè)置于封裝基板218的下表面244上，經(jīng)由通孔245 與焊線212b (如圖la與圖lb所示)電性連接至焊盤(pán)210。由于通常情況下， 無(wú)法從頂;f見(jiàn)圖上看見(jiàn)電感240,所以在圖4a中利用虛線繪示出電感240。此外， 電子組件254可作為去耦電容(de-coupling capacitor),并i殳置于上表面242上， 并且處于接地層(ground plane)與電源層(power plane)之間(例如，導(dǎo)體板 227與導(dǎo)體板252)。去耦電容254可用來(lái)減少電路產(chǎn)生的噪聲。與現(xiàn)有導(dǎo)線架 半導(dǎo)體封裝相比較，封裝基板218可為半導(dǎo)體芯片208提供附加的電性連接， 例如，電源路徑以A/或者接地路徑。封裝基板218也可提供可附著電子組件(例 如電源環(huán)線、接地環(huán)線、電容、電阻或者電感)的面積。并且可以增強(qiáng)一些電 性能，例如電源電路電感或者接地電路電感。與現(xiàn)有的球;f冊(cè)陣列半導(dǎo)體封裝相 比較，封裝基板218可具有簡(jiǎn)單的布局(layout),例如，無(wú)密間距的大電源層 與接地層。因此，可以降^^制造成本并且增加良品率。
圖4b是圖4a的一部分的放大示意圖。依據(jù)本發(fā)明的一個(gè)實(shí)施方式，可于 封裝基板218的邊緣處設(shè)計(jì)凹槽246，并且凹槽246穿過(guò)封裝基板218?？墒紫?在封裝基板218上鉆孔(圖中未標(biāo)示)，然后透過(guò)封裝基板218切割，以形成 凹槽246。凹槽246可提供至上表面242與下表面244的附加的電性連接路徑。 同時(shí)，凹槽246可增加封裝基板218的表面粗糙度。因此，可以增加覆蓋材料 230與封裝基板218之間的結(jié)合強(qiáng)度。
圖5是依據(jù)本發(fā)明的實(shí)施方式的組裝半導(dǎo)體芯片封裝500的制造過(guò)程示意 圖。如步驟1502所示，組裝半導(dǎo)體芯片封裝500的步驟包含通過(guò)粘結(jié)材料214 將半導(dǎo)體芯片208附著在芯片載體206的第一表面232上。如步驟1504所示， 封裝基板218的中央?yún)^(qū)域220通過(guò)粘結(jié)材料216附著在芯片載體206的第二表 面234上，使邊緣區(qū)域222暴露于芯片載體206之外。如步驟1506所示，利用 部分焊線212電性連接焊盤(pán)210與位于封裝基板218的邊緣區(qū)域222的導(dǎo)體板 226，剩余的焊線212連接焊盤(pán)210與導(dǎo)腳204。如步驟1508所示，覆蓋材料 230利用成型(molding)來(lái)封裝半導(dǎo)體芯片208、導(dǎo)線架200的內(nèi)部以及部分封裝 基板218,并且使封裝基板218的下表面244暴露于覆蓋材料230之外。如步驟 1510所示，打包(package)產(chǎn)生的半導(dǎo)體芯片封裝500以完成產(chǎn)品交貨。上述半導(dǎo)體芯片封裝500僅作為舉例說(shuō)明之用。以下將詳述依據(jù)本發(fā)明的
實(shí)施方式的半導(dǎo)體芯片封裝500的優(yōu)點(diǎn)。封裝基板218不僅作為半導(dǎo)體芯片208 的散熱器，同時(shí)也提供給半導(dǎo)體芯片208大量的輸入/輸出連接。與現(xiàn)有的導(dǎo)線 架半導(dǎo)體封裝相比較，封裝基板218可提供給半導(dǎo)體芯片208附加的電性連接， 例如電源路徑以及/或者接地路徑。封裝基板218也可為設(shè)置于其上的電子組件 (例如電源環(huán)線、接地環(huán)線、電感走線、二極管、電容、電阻或者電感)提供 面積，并且可以增強(qiáng)一些電性能，例如降低電源電路電感或者接地電路電感。 與現(xiàn)有的球柵陣列半導(dǎo)體封裝相比較，封裝基板218可具有簡(jiǎn)單的布局。因此， 可以降低制造成本并且提升良品率。位于中央?yún)^(qū)域220的通孔224可以用來(lái)減 少熱阻。導(dǎo)線架200的芯片載體206可具有各種不同的設(shè)計(jì)，以優(yōu)化半導(dǎo)體芯 片208、芯片載體206與封裝J4反218之間的粘結(jié)強(qiáng)度。
以上所述僅為本發(fā)明的較佳實(shí)施方式，凡依本發(fā)明權(quán)利要求所做的均等變 化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1一種半導(dǎo)體芯片封裝，包含導(dǎo)線架，具有芯片載體，其中該芯片載體具有第一表面與相對(duì)的第二表面；半導(dǎo)體芯片，安裝在該第一表面上，其中該半導(dǎo)體芯片具有多個(gè)焊盤(pán)，以及該半導(dǎo)體芯片的面積大于該芯片載體的面積；以及封裝基板，包含附著在該第二表面的中央?yún)^(qū)域，并且該封裝基板的面積大于該半導(dǎo)體芯片的面積，其中該半導(dǎo)體芯片的該多個(gè)焊盤(pán)的一部分電性連接至該封裝基板的邊緣區(qū)域。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片封裝，其特征在于，該半導(dǎo)體芯片的 該多個(gè)焊盤(pán)的一部分電性連接至該封裝基板的上表面，其中該上表面面向該芯 片載體的第二表面。 '
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片封裝，其特征在于，該導(dǎo)線架包含多個(gè) 導(dǎo)腳，并且該多個(gè)導(dǎo)腳中至少一個(gè)電性連接至該多個(gè)焊盤(pán)其中之一。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片封裝，其特征在于，更包含多個(gè)孔，形 成于該芯片載體內(nèi)。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體芯片封裝，其特征在于，更包含多個(gè)導(dǎo)體板，位于該邊緣區(qū)威的上表面，并且電性連接至該半導(dǎo)體芯片的該多個(gè)焊盤(pán)；多個(gè)通孔，其貫通該封裝基板，其中該多個(gè)通孔的一部分電性連接至該多 個(gè)導(dǎo)體4反；以及多個(gè)電子組件，其位于該封裝基板上，電性連接至部分該多個(gè)焊盤(pán)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體芯片封裝，其特征在于，更包含該封裝基板 邊緣上的凹槽，位于該多個(gè)導(dǎo)體板其中之一內(nèi)。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)導(dǎo)體板包含 多個(gè)電源層或者多個(gè)接地層。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)電子組件包 含多個(gè)電源環(huán)線、多個(gè)接地環(huán)線、多個(gè)電感走線、多個(gè)電容、多個(gè)電阻、多個(gè) 二極管或者多個(gè)電感。
9.根據(jù)權(quán)利要求5所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)導(dǎo)體板分別為用于裝置接口連接的成對(duì)差分信號(hào)線與阻抗控制板。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片封裝，其特征在于，更包含覆蓋材料，封裝該半導(dǎo)體芯片、該導(dǎo)線架的內(nèi)部以及該封裝基板的一部分， 并且使該封裝基板的下表面暴露于該覆蓋材料之外。
11.一種半導(dǎo)體芯片封裝，包含: 導(dǎo)線架，具有芯片載體；半導(dǎo)體芯片，安裝于該芯片載體的一側(cè)，該半導(dǎo)體芯片上具有多個(gè)焊盤(pán)， 其中該半導(dǎo)體芯片的面積大于該芯片載體的面積；以及封裝基板，附著在該芯片載體的另一側(cè)，該封裝基板的面積大于該半導(dǎo)體 芯片的面積，其中該半導(dǎo)體芯片的該多個(gè)焊盤(pán)的一部分電性連接至該封裝基板 的上表面，并且該上表面面向該芯片載體。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體芯片封裝，其特征在于，該導(dǎo)線架包含多 個(gè)導(dǎo)腳，并且該多個(gè)導(dǎo)腳中至少 一個(gè)電性連接至該多個(gè)焊盤(pán)其中之一 。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體芯片封裝，其特征在于，更包含多個(gè)孔， 形成于該芯片載體內(nèi)。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體芯片封裝，其特征在于，更包含多個(gè)導(dǎo)體板，其位于該封裝基板的該上表面，并且電性連接至該半導(dǎo)體芯片； .多個(gè)通孔，其貫通該封裝基板，其中部分該多個(gè)通孔電性連接至該多個(gè)導(dǎo)體板;以及多個(gè)電子組件，其位于該封裝基^1上，電性連接至部分該多個(gè)焊盤(pán)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體芯片封裝，其特征在于，更包含該封裝基 板邊緣上的凹槽，位于該多個(gè)導(dǎo)體板其中之一內(nèi)。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)導(dǎo)體板包 含多個(gè)電源層或者多個(gè)接地層。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)電子組件 包含多個(gè)電源環(huán)線、多個(gè)接地環(huán)線、多個(gè)電感走線、多個(gè)電容、多個(gè)電阻、多 個(gè)二極管或者多個(gè)電感。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)導(dǎo)體板 分別為用于裝置接口連接的成對(duì)差分信號(hào)線與阻抗控制板。
19.根據(jù)權(quán)利要求11所述的半導(dǎo)體芯片封裝，其特征在于，更包含覆蓋材料，封裝該半導(dǎo)體芯片、該導(dǎo)線架的內(nèi)部以及部分該封裝基板，并 且使該封裝基板的下表面暴露于該覆蓋材料之外。
20.—種半導(dǎo)體芯片封裝，包含 導(dǎo)線架，具有芯片載體與多個(gè)導(dǎo)腳；半導(dǎo)體芯片，安裝于該芯片載體的一側(cè)，并且具有多個(gè)焊盤(pán)；以及 封裝基板，具有附著在該芯片載體的另一側(cè)的上表面，其中該芯片載體的面積小于該半導(dǎo)體芯片與該封裝基板的面積，該多個(gè)焊盤(pán)的一部分電性連接至該封裝基板的該上表面，并且剩余的該多個(gè)焊盤(pán)分別電性連接至該多個(gè)導(dǎo)腳。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)焊盤(pán)的一部分電性連接至該封裝基板的邊緣區(qū)域，并且該邊緣區(qū)域并沒(méi)有附著于該芯片載體。
22.根據(jù)權(quán)利要求20所述的半導(dǎo)體芯片封裝，其特征在于，更包含形成于該 芯片載體內(nèi)的多個(gè)孔。
23.根據(jù)權(quán)利要求20所述的半導(dǎo)體芯片封裝，其特征在于，更包含 多個(gè)導(dǎo)體板，其位于該封裝基板的該上表面，并且電性連接至該半導(dǎo)體芯片；多個(gè)通孔，其貫通該封裝基板，其中該多個(gè)通孔的一部分電性連接至該多 個(gè)導(dǎo)體^反；以及 ，多個(gè)電子組件，其位于該封裝基^反上，電性連接至部分該多個(gè)焊盤(pán)。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體芯片封裝，其特征在于，更包含該封裝基 板的邊緣上的凹槽，位于該多個(gè)導(dǎo)體板其中之一內(nèi)。
25.根據(jù)權(quán)利要求23所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)導(dǎo)體板包 含多個(gè)電源層或者多個(gè)接地層。
26.根據(jù)權(quán)利要求23所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)電子組件 包含多個(gè)電源環(huán)線、多個(gè)接地環(huán)線、多個(gè)電感走線、多個(gè)電容、多個(gè)電阻、多 個(gè)二極管或者多個(gè)電感。
27.根據(jù)權(quán)利要求23所述的半導(dǎo)體芯片封裝，其特征在于，該多個(gè)導(dǎo)體板 是分別為用于裝置接口連接的成對(duì)差分信號(hào)線與阻抗控制—反。
28.根據(jù)權(quán)利要求20所述的半導(dǎo)體芯片封裝，其特征在于，更包含覆蓋材料，封裝該半導(dǎo)體芯片、該導(dǎo)線架的內(nèi)部以及部分該封裝基板，并 且使該封裝基板的下表面暴露于該覆蓋材料之外。
全文摘要
本發(fā)明提供一種半導(dǎo)體芯片封裝，包含導(dǎo)線架，具有芯片載體，其中芯片載體具有第一表面與相對(duì)的第二表面；半導(dǎo)體芯片，安裝在第一表面上，其中半導(dǎo)體芯片具有多個(gè)焊盤(pán)，且半導(dǎo)體芯片的面積大于芯片載體的面積；以及封裝基板，包含附著在第二表面的中央?yún)^(qū)域，并且封裝基板的面積大于半導(dǎo)體芯片的面積，其中半導(dǎo)體芯片的該多個(gè)焊盤(pán)的一部分電性連接至封裝基板的邊緣區(qū)域。本發(fā)明提供的半導(dǎo)體芯片封裝設(shè)計(jì)能夠提供給半導(dǎo)體芯片大量的輸入/輸出連接，并且可通過(guò)其簡(jiǎn)單的布局來(lái)降低制造成本并且提升良品率。
文檔編號(hào)H01L25/00GK101540308SQ20081013225
公開(kāi)日2009年9月23日 申請(qǐng)日期2008年7月22日 優(yōu)先權(quán)日2008年3月18日
發(fā)明者林泓均, 陳南璋 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司