專利名稱：在集成有暫態(tài)電壓抑制器的對稱與非對稱emi濾波器中獲得線性電容的方法
技術(shù)領(lǐng)域：
本發(fā)明主要有關(guān)一種制造暫態(tài)電壓抑制器(transient voltage suppressor, TVS)的電路結(jié)構(gòu)與方法，尤其是關(guān)于一種利用齊納(Zener) 二極管與齊納 二極管觸發(fā)雙極性晶體管(bipolar transistor)制造對稱雙向閉鎖暫態(tài)電壓抑 制器的改良式電路結(jié)構(gòu)與方法。
背景技術(shù)：
在設(shè)計(jì)及制造電磁干擾濾波器結(jié)合暫態(tài)電壓抑制器的傳統(tǒng)技術(shù)仍面臨技 術(shù)上的難題，此難題是由于目前實(shí)施于EMI濾波器的電容有變化時(shí)，濾波性 能可能會變得不可靠。底下將進(jìn)一步討論，電容變化可能是因?yàn)槠珘焊淖兗?一些包含光、噪聲的環(huán)境因素所引起。對于音頻信號接收而言，當(dāng)EMI濾波 器所執(zhí)行的功能無法被精確控制時(shí)，可能不利于信號接收質(zhì)量。用于信號接 收的特定參數(shù)，如截止頻率(cutoff frequency)可能會改變，因?yàn)楫?dāng)操作環(huán) 境的條件改變，在EMI濾波器中的電容會變動。因此，現(xiàn)在急需對這種問題 提供有效的解決辦法。
在音頻信號接收的應(yīng)用上，暫態(tài)電壓抑制電路(TVS)常利用EMI濾波 器來實(shí)施。暫態(tài)電壓抑制電路利用EMI濾波器來實(shí)現(xiàn)，EMI濾波器可具有對 稱或非對稱結(jié)構(gòu)，分別如圖1A或圖1B所示。如圖所示，EMI濾波器是用電 阻-電容(RC)與電阻-電感(RL)結(jié)合來實(shí)現(xiàn)及集成一個(gè)暫態(tài)電壓抑制電路。 EMI濾波器與TVS集成電路作為單晶裝置(monolithic device)，因此利用 TVS所實(shí)施的EMI濾波器具有較佳過濾效能的優(yōu)點(diǎn)。 一般而言，低通濾波器 用來降低頻寬在800MHz至3GHz范圍內(nèi)的信號，至少可實(shí)現(xiàn)35dB的衰減 (attenuation)。另外，這種裝置具有低寄生電阻、電容與電感。
利用TVS所實(shí)施的EMI濾波器如圖1A與圖IB所示，EMI濾波器所需 的電容一般是由在濾波器中設(shè)置齊納二極管所提供，且齊納二極管具有固有的結(jié)電容。因此，設(shè)置于TVS中的二極管的結(jié)電容還可作為EMI濾波器的 電容使用。然而，此齊納二極管的結(jié)電容也是隨偏壓變化的。為設(shè)計(jì)如圖1A 與圖1B所示的EMI濾波器，對稱濾波器的偏壓是0伏特，非對稱濾波器的 偏壓是Vcc/2伏特，其中Vcc是電源電壓。然而，電容會因偏壓而變化，導(dǎo) 致濾波截止頻率隨DC偏壓改變而造成不可靠的濾波性能。圖1C與圖1D顯 示在對稱與非對稱濾波器中對電容變化的測量；顯示對于芯片尺寸封裝 (chip-scale package, CSP)和雙排扁平無引腳封裝(DualFlat No Lead, DFN)， 電容隨DC偏壓的變化而變化。
當(dāng)利用如圖1A所示的對稱EMI濾波器來實(shí)現(xiàn)對稱閉鎖結(jié)構(gòu)(symmetrical blocking structure)時(shí)，齊納二極管的實(shí)現(xiàn)是設(shè)來使用浮動結(jié)，因?yàn)槌伺c DC偏壓有關(guān)的電容變化外，二極管結(jié)的電容對于環(huán)境條件非常敏感，如光 與噪聲。當(dāng)EMI與TVS集成裝置完成芯片尺寸封裝(CSP)后，當(dāng)使用此集 成EMI-TVS裝置時(shí)需要百分之二十的高電容耐受值以維持可靠的濾波性能， 應(yīng)對如光照等環(huán)境條件的變化。
因此，在電路設(shè)計(jì)及裝置制造的領(lǐng)域，有必要提供一種創(chuàng)新且改良過的 電路結(jié)構(gòu)與制造方法，以解決上述困難，尤其是有必要提供一個(gè)創(chuàng)新且改良 過的EMI濾波器，其結(jié)合可以提供線性、可控制電容的TVS，以解決相關(guān)的 限制和困難。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種具有集成EMI濾波器的TVS保護(hù)電路，以提 供一種改良裝置結(jié)構(gòu)，使輸入端與接地端間的總電容值仍大致保持在一定值， 使此前所討論的現(xiàn)有技術(shù)所遇到的困難與限制得到解決。
本發(fā)明的另一個(gè)目的是提供一種TVS電路，其集成一個(gè)EMI濾波器、 至少一個(gè)齊納二極管、若干個(gè)并聯(lián)在輸入端與接地端之間的電容，其中當(dāng)不 同偏壓施加在輸入端與接地端，電容具有大致維持在一定值的總電容值。
本發(fā)明的另一個(gè)目的是在半導(dǎo)體襯底上形成集成有EMI濾波器的TVS 電路，具體過程為通過形成摻雜區(qū)， 一方面可以與半導(dǎo)體襯底一起作為齊 納二極管，另一方面，開設(shè)兩組填有介電材料與多晶硅柵極的溝槽作為金屬 氧化物半導(dǎo)體(MOS)電容，其中，柵極連接至輸入端的MOS電容數(shù)目跟
9柵極連接至接地端的MOS電容數(shù)目一樣，所以在輸入端與接地端施加不同 電壓，總電容值仍大致保持定值。同樣地，兩個(gè)摻雜區(qū)形成于裝置輸出邊作 為齊納二極管的功能。兩組填有介電材料與多晶硅柵極的溝槽開設(shè)在摻雜區(qū)，
作為MOS電容，其中柵極連接至輸出端的MOS電容數(shù)目跟柵極連接至接地 端的MOS電容數(shù)目一樣，所以在輸出端與接地端施加不同電壓，輸出端與 接地端間的總電容仍大致保持定值。
本發(fā)明的一個(gè)較佳實(shí)施例，提供一個(gè)電路裝置，其受到一個(gè)集成電磁干 擾(EMI)濾波器的暫態(tài)電壓抑制(TVS)電路的保護(hù)。集成EMI濾波器的 TVS電路還包括至少一個(gè)齊納二極管，其并聯(lián)位于輸入端與接地端間的若干 個(gè)電容，且當(dāng)在輸入端與接地端施加相反偏壓時(shí)，輸入端與接地端間的總電 容值大致為固定值。在一個(gè)實(shí)施例中，EMI濾波器包括一個(gè)對稱濾波器，其 連接至輸入端的電容數(shù)目與連接至接地端的電容數(shù)目相等。在另一個(gè)實(shí)施例 中，集成EMI濾波器的TVS電路承載于一個(gè)半導(dǎo)體襯底上，且若干個(gè)電容 包括若干個(gè)淺層溝槽，其開設(shè)于該半導(dǎo)體襯底中且填充介電材料。在另一個(gè) 實(shí)施例中，集成EMI濾波器的TVS電路承載于一個(gè)半導(dǎo)體襯底上，EMI濾 波器包括一個(gè)對稱濾波器，其具有等量淺層溝槽開設(shè)于半導(dǎo)體襯底中，作為 電容連接至輸入端與輸出端的功能。在另一個(gè)實(shí)施例中，集成EMI濾波器的 TVS電路承載于一個(gè)半導(dǎo)體襯底上，其中輸入端形成在半導(dǎo)體襯底中的一個(gè) 第一摻雜區(qū)，接地端形成在半導(dǎo)體襯底中的一個(gè)第二摻雜區(qū)，半導(dǎo)體襯底還 包括位于第一和第二摻雜區(qū)之間的深隔離溝槽。在另一個(gè)實(shí)施例中，集成EMI 濾波器的TVS電路承載于一個(gè)第一導(dǎo)電型半導(dǎo)體襯底上，輸入端形成在半導(dǎo) 體襯底中的第一摻雜區(qū)，接地端形成在半導(dǎo)體襯底中的第二摻雜區(qū)，且半導(dǎo) 體襯底還包括一個(gè)位于第一與第二摻雜區(qū)之間的深隔離溝槽。在另一個(gè)實(shí)施 例中，集成EMI濾波器的TVS電路承載于一個(gè)第一導(dǎo)電型半導(dǎo)體襯底上， 輸入端形成在半導(dǎo)體襯底中的第一慘雜區(qū)，接地端形成在半導(dǎo)體襯底中的第 二摻雜區(qū)，此第一與第二摻雜區(qū)摻雜第二導(dǎo)電型，第一與第二齊納二極管形 成于第二導(dǎo)電型的第一、第二摻雜區(qū)及第一導(dǎo)電型的半導(dǎo)體襯底之間。
本發(fā)明還提供一種集成電磁干擾(EMI)濾波器的暫態(tài)電壓抑制電路，其 承載于第一導(dǎo)電型半導(dǎo)體襯底上。在對稱閉鎖結(jié)構(gòu)中，集成EMI濾波器的 TVS電路包括一個(gè)位于上表面上的接地端，位于上表面的一個(gè)輸入端與一個(gè)輸出端，位于半導(dǎo)體襯底中的至少一個(gè)齊納二極管與若干個(gè)電容，無須中間 浮點(diǎn)本體區(qū)，而以直接電容耦合方式將接地端耦接至輸入端、輸出端。在一
個(gè)實(shí)施例中，集成EMI濾波器的TVS電路包括位于一第二導(dǎo)電型的材質(zhì)中 的同一導(dǎo)電型的兩個(gè)橫向摻雜區(qū)，以形成雙向閉鎖齊納二極管。接觸第一摻 雜區(qū)以形成輸入端，接觸第二摻雜區(qū)以形成接地端。進(jìn)一步，填有介電材料 與一個(gè)多晶硅柵極的第一組溝槽位于第一摻雜區(qū)，且多晶硅柵極與接地端連 接。這就在輸入端與接地端之間形成第一組MOS電容。同樣地，填有介電 材料與一個(gè)多晶硅柵極的第二組溝槽位于第二摻雜區(qū)，且多晶硅柵極與輸入 端連接。這就從輸入端至接地端之間形成第二組MOS電容，與第一組MOS 電容的導(dǎo)電性相反。為了在輸入端與接地端之間形成齊納二極管與MOS電 容，重復(fù)相同結(jié)構(gòu)。同一導(dǎo)電型的另兩個(gè)橫向摻雜區(qū)位于一第二導(dǎo)電型的材 質(zhì)中，以形成一個(gè)雙向閉鎖齊納二極管。接觸第四摻雜區(qū)以形成輸出端，接 觸第二摻雜區(qū)以形成接地端。進(jìn)一步，填有介電材料與一個(gè)多晶硅柵極的第 三組溝槽位于第三摻雜區(qū)，且多晶硅柵極與輸出端連接。這就在輸出端與接 地端之間形成第一組MOS電容。同樣地，填有介電材料與一個(gè)多晶硅柵極 的第四組溝槽位于第四摻雜區(qū)，且多晶硅柵極與接地端連接。這就從輸入端 至接地端形成第二組MOS電容，與第一組MOS電容的導(dǎo)電性相反。第二與 第三摻雜區(qū)都是接地端，由金屬短接在一起。
對于本領(lǐng)域的普通技術(shù)人員，閱讀下列顯示在不同圖式的較佳實(shí)施例的 詳細(xì)內(nèi)容，本發(fā)明的這些目的或其它目的、優(yōu)點(diǎn)將無疑變得顯而易知。


圖1A至1B為本發(fā)明EMI濾波器結(jié)合TVS電路的電路圖； 圖1C至ID為因直流偏壓改變，顯示電容值變化的示意圖； 圖2為本發(fā)明結(jié)合TVS的對稱EMI濾波器的截面圖； 圖3為電容值隨偏壓變化的函數(shù)圖形，總電容值大致保持固定，因?yàn)榈?br> 一與第二電容的互補(bǔ)特性現(xiàn)在提供在本發(fā)明的EMI-TVS裝置中； 圖4為顯示本發(fā)明結(jié)合TVS的對稱EMI濾波器的截面圖； 圖5針對圖4所顯示的EMI-TVS裝置，顯示其電容值對于直流偏壓變
化的示意圖。
具體實(shí)施例方式
參照圖2，為本發(fā)明的一個(gè)結(jié)合了暫態(tài)電壓抑制器(TVS)的對稱EMI 濾波器。結(jié)合TVS的對稱EMI濾波器承載在一個(gè)N+襯底110與一個(gè)N型外 延層115上，在左邊具有一個(gè)輸入邊(input side)，右邊具有一個(gè)輸出邊。 襯底的輸入邊是用具有P型摻雜物的第一摻雜本體區(qū)120-1與第二摻雜本體 區(qū)120-2來進(jìn)行摻雜的。 一個(gè)齊納二極管122-1形成在第一摻雜本體區(qū)120-1 與N型外延層之間。另一個(gè)齊納二極管122-2形成在第二摻雜本體區(qū)120-2 與N型外延層115之間。第一摻雜本體區(qū)120-1用第一接觸摻雜區(qū)125-1與 第二接觸摻雜區(qū)125-2形成，以電性接觸電極130-1與130-2而接收里面的輸 入電壓。第一摻雜本體區(qū)120-1還具有若干個(gè)填滿介電材料的淺層溝槽 135-1、 135-2、 135-3，和一個(gè)多晶硅柵極以作為MOS電容的功能。溝槽電 容135-1與135-3電性連接接地端，通過金屬觸點(diǎn)(metal contact) 140-1至 140-3連接到位于襯底上表面的觸點(diǎn)金屬(contact metal) 145，且觸點(diǎn)金屬連 接接地端。第二摻雜本體區(qū)120-2也是用一個(gè)第一接觸摻雜區(qū)125G-1與一個(gè) 第二接觸摻雜區(qū)125G-2形成，以電性接觸電極130G-1與130G-2進(jìn)而電性 接觸接地電壓。第二摻雜本體區(qū)120-2還具有若干個(gè)填滿介電材料的淺層溝 槽135，-1、 135，-2、 135，-3和一個(gè)多晶硅柵極以作為MOS電容的功能。溝槽 電容135，-1與135'-3分別經(jīng)由金屬觸點(diǎn)140，-1至140'-3，然后經(jīng)由位于襯底 上表面的觸點(diǎn)金屬145'電性連接輸入電壓。有兩個(gè)深隔離溝槽150-1與150-2 位于第一摻雜本體區(qū)120-1與第二摻雜本體區(qū)120-2間。深溝槽150-1與150-2 作為隔離目的。本裝置結(jié)構(gòu)具有一個(gè)橫向寄生PNP晶體管(lateral parasitic PNP transistor)。在橫向PNP晶體管基極區(qū)深溝槽的增加將大大減少寄生晶 體管的增益(gain)，由此移除任何不想要的電流路徑。
襯底的輸出邊也是用具有P型摻雜物的第一摻雜本體區(qū)170-1與第二摻 雜本體區(qū)170-2進(jìn)行摻雜。第一摻雜本體區(qū)170-1用一個(gè)第一接觸摻雜區(qū) 175—1與一個(gè)第二接觸摻雜區(qū)175-2形成，以電性接觸(electrical contacting) 電極180-1與180-2而提供一個(gè)輸出電壓。一個(gè)齊納二極管172-1形成在第一 摻雜本體區(qū)170-1與N型外延層115之間。另一個(gè)齊納二極管172-2形成在 第二摻雜本體區(qū)170-2與N型外延層115之間。第一摻雜本體區(qū)170-1還具
12填滿介電材料的淺層溝槽185-1、 185-2、 185-3，和一個(gè)多晶硅 柵極以作為MOS電容的功能。溝槽電容185-1與185-3分別經(jīng)由金屬觸點(diǎn) 190-1至190-3，然后經(jīng)由位于襯底上表面的觸點(diǎn)金屬195電性連接接地端。 第二慘雜本體區(qū)170-2也是用第一接觸摻雜區(qū)175G-1與第二接觸摻雜區(qū) 175G-2形成，以電性接觸電極180G-1與180G-2而電性接觸接地電壓。第二 摻雜本體區(qū)170-2還具有若干個(gè)淺層溝槽185，-1至185，-3，其填滿介電材料 與一個(gè)多晶硅柵極以作為MOS電容的功能。淺層溝槽185，-1至185，-3分別 通過金屬觸點(diǎn)190，-1至190'-3，然后通過位于襯底上表面的觸點(diǎn)金屬195，電 性連接輸出電壓。兩接地本體區(qū)120-2與170-2與金屬200短接在一起(short together)。輸入端130與輸出端180用串聯(lián)電阻205連接，串聯(lián)電阻205由 多晶硅層所形成，作為在EMI-TVS裝置輸入端與輸出端間的過濾電阻。有 兩個(gè)深隔離溝槽150，-1與150，-2位于第一摻雜本體區(qū)170-1與第二摻雜本體 區(qū)170-2間。深溝槽170-1與170-2作為隔離目的。本裝置結(jié)構(gòu)具有一個(gè)橫向 寄生PNP晶體管。在橫向PNP晶體管基極區(qū)的深溝槽的增加將大大減少寄 生晶體管的增益，由此移除任何不想要的電流路徑。
參照圖3，顯示電容對電壓的變化，即MOS電容的電容值-電壓(C-V) 圖。在圖3中的電容值-電壓圖顯示對于溝槽電容的一般C-V關(guān)系。電容形 成于淺層溝槽中的溝槽多晶硅之間。一半的溝槽電容的柵極端連接至輸入端， 另一半溝槽電容的柵極端連接至接地端。因此，Q代表輸入端與接地端之間 所有電容值的一半，C2代表從輸入端至接地端所有電容值的另一半。如C-V 曲線圖所示，電容值Q與C2的變化相互對稱。因此，這兩個(gè)電容值d、 C2 之總和Ct。^保持在一定值，與電壓變化無關(guān)。濾波操作的對稱乃利用連接一 半數(shù)量的溝槽至輸入端，而連接另一半數(shù)量的溝槽至接地電壓達(dá)成。
參照圖4，是根據(jù)本發(fā)明改良裝置結(jié)構(gòu)的結(jié)合暫態(tài)電壓抑制(TVS)電 路200的非對稱EMI濾波器的截面圖。結(jié)合TVS電路200的EMI濾波器承 載于半導(dǎo)體襯底210上，半導(dǎo)體襯底210有一個(gè)底部電極205連接接地電壓。 EMI濾波器與TVS裝置200左邊具有一個(gè)輸入邊，右邊具有一個(gè)輸出邊。在 輸入邊，襯底210包括若干個(gè)位于N+襯底210上的N型外延層215中的溝 槽270-1、 270-2、 270-3位于N+襯底210上的N型外延層215中。溝槽270-1 至270-3與外延層215經(jīng)由通過金屬觸點(diǎn)265-1至265-3穿過絕緣層230來連接輸入電壓。齊納二極管利用一個(gè)垂直NPN晶體管來形成，而晶體管受一個(gè) 橫向齊納二極管觸發(fā)。NPN的集電極利用N+摻雜層225來完成，基極利用 P摻雜層240來完成。發(fā)射極利用N+摻雜襯底210來形成。NPN的觸發(fā)利 用形成在N+集電極255與P基極240間的橫向齊納二極管來完成。使用一 個(gè)隔離淺P型植入來調(diào)整P型本體的表面摻雜為使用一個(gè)隔離淺P型植入去， 從而控制齊納擊穿電壓。使用一個(gè)淺P+植入層245讓橫向齊納二極管的P 陽極與接地端短路。 一個(gè)隔離金屬225用于接觸淺P+植入層并通過N+摻雜 層220和N型外延層215將淺P+植入層連接至襯底。
在輸出邊，襯底210包括若干個(gè)位于N+襯底210上的N型外延層215 中的溝槽270，-1、 270,-2、 270，-3。溝槽270,-1至270，-3與外延層215經(jīng)由 金屬觸點(diǎn)265'-1至265'-3穿過絕緣層230'來連接輸出電壓。齊納二極管利用 一個(gè)垂直NPN晶體管來形成，而晶體管受一個(gè)橫向齊納二極管觸發(fā)。NPN 的集電極利用N+摻雜層255'來形成，基極利用P摻雜層240'來形成。發(fā)射 極利用N+摻雜襯底210來形成。對于NPN的觸發(fā)利用形成在N+集電極255' 與P基極240'間的橫向齊納二極管來實(shí)施。使用一個(gè)隔離淺P型植入來調(diào)整 P型本體的表面摻雜，從而控制齊納擊穿電壓。使用一個(gè)淺P+植入層245' 讓橫向齊納二極管的P陽極與接地端短路。一個(gè)隔離金屬225'用于接觸淺P+ 植入層并通過N+摻雜層220，與N型外延層215將淺P+植入層連接至襯底。 輸入端250與輸出端250，用一個(gè)串聯(lián)電阻連接，串聯(lián)電阻由多晶硅層所形成， 作為在EMI-TVS裝置200之輸入端與輸出端間的過濾電阻。
在EMI-TVS集成裝置中，有一個(gè)直接電容耦合(direct capacitive coupling)于輸入端250、輸出端250，與接地端205之間，而無須在輸入輸 出端與接地端之間用浮點(diǎn)本體(floating body)。因?yàn)楫?dāng)在輸入端250與輸出 端250，、接地端205間有浮點(diǎn)本體，電容需要較小的區(qū)域，從輸入端、輸 出端至接地端的總電容值將是兩個(gè)結(jié)電容的串聯(lián)電容值，此串聯(lián)電容值將比 單獨(dú)結(jié)電容值小很多。因?yàn)槭侵苯与娙蓠詈?，不用浮動基極，所以對光或其 它環(huán)境條件的改變沒有反應(yīng)。而且，由于對正偏壓、負(fù)偏壓具有對稱電容值， 所以濾波電容值與直流偏壓(DC bias)無關(guān)。固定電容值在實(shí)際應(yīng)用中具有 特殊的優(yōu)點(diǎn)，因?yàn)榫哂泄潭娙葜档难b置可通過低頻率聲音或數(shù)據(jù)信號，此 聲音或數(shù)據(jù)信號能在整個(gè)裝置的供應(yīng)電壓的范圍，從+Vcc至-Vcc改變。假設(shè)高頻射頻信號(RF signal)被本裝置濾波，RF信號將大于低頻信號的最高 信號。相對的，假若濾波電容值是電壓值的函數(shù)，隨電壓值變化，則裝置的 濾波性能也根據(jù)低頻率聲音或數(shù)據(jù)信號的電壓電平(voltage level)而改變。 當(dāng)0伏特偏壓時(shí)，濾波器可以達(dá)到RF信號的高衰減值(attenuation)，但電 容值隨偏壓減少，在+/-￥"偏壓時(shí)，衰減值將大大減少。本發(fā)明通過使用非 對稱EMI濾波器結(jié)合TVS電路200，解決這些困難。
圖5顯示電容值對直流偏壓的變化。電容值形成在累加態(tài)(accumulation mode)下，電容值形成在MOS裝置中的溝槽多晶硅至N型外延層與N+源 極區(qū)間。因?yàn)檎珘海琋型外延層處于累加態(tài)、從柵極至襯底的電容值為 MOS氧化電容值，所以電容值不會隨著偏壓而改變。
以上所述之實(shí)施例僅為說明本發(fā)明的技術(shù)思想及特點(diǎn)，其目的在使本領(lǐng) 域內(nèi)技術(shù)人員能夠了解本發(fā)明的內(nèi)容并據(jù)以實(shí)施，當(dāng)不能以之限定本發(fā)明的 范圍，即凡依本發(fā)明所公開的內(nèi)容而作的均等變化或修飾，仍應(yīng)涵蓋在本發(fā) 明的權(quán)利要求之內(nèi)。
權(quán)利要求
1.一種電子裝置，得到一個(gè)集成了電磁干擾濾波器的雙向?qū)ΨQ閉鎖暫態(tài)電壓抑制電路的保護(hù)，其特征在于所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路進(jìn)一步包括至少一個(gè)齊納二極管，其并聯(lián)位于一個(gè)輸入端與一個(gè)接地端間的若干個(gè)電容；當(dāng)在所述的輸入端與接地端間施加相反偏壓時(shí)，在該輸入端與接地端間的總電容值大致為固定值。
2. 如權(quán)利要求l所述的電子裝置，其特征在于所述的電磁干擾濾波器進(jìn)一步包括一個(gè)對稱濾波器，該濾波器連接至 所述的輸入端的電容數(shù)目與連接至所述的接地端的電容數(shù)目相等。
3. 如權(quán)利要求l所述的電子裝置，其特征在于所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路承載于半導(dǎo)體襯底 上，所述的若干個(gè)電容包括若干個(gè)開設(shè)于該半導(dǎo)體襯底中且填充介電材料 的淺層溝槽。
4. 如權(quán)利要求l所述的電子裝置，其特征在于所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路承載于半導(dǎo)體襯底 上，所述的電磁干擾濾波器進(jìn)一步包括一個(gè)對稱濾波器，其具有開設(shè)于該 半導(dǎo)體襯底中的等量淺層溝槽，作為電容連接至所述的輸入端與接地端。
5. 如權(quán)利要求l所述的電子裝置，其特征在于所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路承載于半導(dǎo)體襯底 上，所述的輸入端形成在該半導(dǎo)體襯底中的第一摻雜區(qū)，所述的接地端形 成在該半導(dǎo)體襯底中的第二摻雜區(qū)；所述的半導(dǎo)體襯底還包括位于所述的 第一、第二摻雜區(qū)之間的深隔離溝槽。
6. 如權(quán)利要求l所述的電子裝置，其特征在于所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路承載于第一導(dǎo)電型 的半導(dǎo)體襯底上；所述的輸入端形成在該半導(dǎo)體襯底中的第一摻雜區(qū)，所 述的接地端形成在該半導(dǎo)體襯底中的第二摻雜區(qū)，所述的第一摻雜區(qū)與第 二摻雜區(qū)摻雜了第二導(dǎo)電型，由此第一齊納二極管與第二齊納二極管形成 在所述的第二導(dǎo)電型的第一摻雜區(qū)、第二摻雜區(qū)及所述的第一導(dǎo)電型的半 導(dǎo)體襯底之間。
7. —種集成電磁干擾濾波器的暫態(tài)電壓抑制電路，位于第一導(dǎo)電型半導(dǎo)體襯 底上，其特征在于，進(jìn)一步包括第二導(dǎo)電型的第一摻雜區(qū)與第二摻雜區(qū)，與該第一導(dǎo)電型的半導(dǎo)體襯底作為第一齊納二極管與第二齊納二極管的功能；同等數(shù)量的第一組淺層 溝槽與第二組淺層溝槽開設(shè)于該第一摻雜區(qū)與第二摻雜區(qū)中；該第一組淺 層溝槽、第二組淺層溝槽填充介電材料和多晶硅柵極，作為金屬氧化物半 導(dǎo)體電容功能。
8. 如權(quán)利要求7所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路，其特征在 于，進(jìn)一步包括位于所述的第一摻雜區(qū)與第二摻雜區(qū)之間的深隔離溝槽。
9. 如權(quán)利要求7所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路，其特征在 于，進(jìn)一步包括一個(gè)輸入端與一個(gè)接地端；所述的輸入端包括第一金屬觸點(diǎn)，用于電 性連接該第一摻雜區(qū)至輸入電壓；所述的接地端包括第二金屬觸點(diǎn)用于電 性連接該第二摻雜區(qū)至接地電壓。
10. 如權(quán)利要求7所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路，其特征在 于，進(jìn)一步包括第二導(dǎo)電型的第三摻雜區(qū)與第四摻雜區(qū)，與所述的第一導(dǎo)電型的半導(dǎo) 體襯底作為第三齊納二極管與第四齊納二極管的功能；同等數(shù)量的第三組淺層溝槽與第四組淺層溝槽開設(shè)在所述的第一摻雜區(qū)與第二摻雜區(qū)中，該 第三組淺層溝槽、第四組淺層溝槽填充介電材料與多晶硅柵極，作為結(jié)電 容功能。
11. 如權(quán)利要求10所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路，其特征在于，進(jìn)一步包括位于所述的第三摻雜區(qū)與該第四慘雜區(qū)之間的深隔離溝槽。
12. 如權(quán)利要求7所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路，其特征在于，進(jìn)一步包括一個(gè)輸出端與一個(gè)接地端；該輸出端包括第三金屬觸點(diǎn)用于電性連接 所述的第三摻雜區(qū)至輸出電壓；該接地端包括第四金屬觸點(diǎn)用于電性連接 所述的第四摻雜區(qū)至接地電壓，所述的第四摻雜區(qū)相鄰所述的第二摻雜 區(qū)。
13. —種集成電磁干擾濾波器的單向閉鎖暫態(tài)電壓抑制電路，承載于第一導(dǎo)電 型的半導(dǎo)體襯底上，其特征在于，進(jìn)一步包括位于所述的半導(dǎo)體襯底的底部的一個(gè)接地端；位于所述的半導(dǎo)體襯底 的上表面處的一個(gè)輸入端和一個(gè)輸出端；以及位于該半導(dǎo)體襯底中的至少 一個(gè)齊納二極管和若干個(gè)電容，無須中間浮點(diǎn)本體區(qū)，以直接電容耦合的 方式將所述的接地端耦接至所述的輸入端和輸出端。
14. 如權(quán)利要求13所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路，其特征 在于，進(jìn)一步包括第一組溝槽，其中填有介電材料和一個(gè)多晶硅柵極，并連接輸入端以 在輸入端與接地端之間形成金屬氧化物半導(dǎo)體電容。
15. 如權(quán)利要求14所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路，其特征在于，進(jìn)一步包括并聯(lián)在所述的輸入端和接地端之間的一個(gè)齊納二極管，該齊納二極管管用一個(gè)垂直NPN晶體管實(shí)現(xiàn)，該NPN晶體管受一個(gè)橫向齊納二極管所 觸發(fā)，該NPN晶體管的本體區(qū)也作為該橫向齊納二極管的陽極，通過一 個(gè)隔離金屬觸點(diǎn)連接到襯底。
16. 如權(quán)利要求14所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路，其特征 在于，進(jìn)一步包括第二組溝槽，其填有介電材料與一個(gè)多晶硅柵極，連接輸出端，以在 輸出端與接地端之間形成金屬氧化物半導(dǎo)體電容。
17. 如權(quán)利要求16所述的集成電磁干擾濾波器的暫態(tài)電壓抑制電路，其特征在于，進(jìn)一步包括并聯(lián)在輸出端與接地端之間的一個(gè)齊納二極管，該齊納二極管管用一個(gè)垂直NPN晶體管實(shí)現(xiàn)，該NPN晶體管受一個(gè)橫向齊納二極管所觸發(fā)， 該NPN晶體管的本體也作為橫向齊納二極管的陽極，通過一個(gè)隔離金屬 觸點(diǎn)連接襯底。
18. —種用集成電磁干擾濾波器的暫態(tài)電壓抑制電路保護(hù)電子裝置的方法，其 特征在于，包括-通過連接至少一個(gè)齊納二極管并聯(lián)若干個(gè)于輸入端及接地端之間的 電容器，將所述的暫態(tài)電壓抑制電路與所述的電磁干擾濾波器集成在一 起；使得在所述的輸入端與接地端間施加相反的偏壓時(shí)，輸入端與接地端 間的總電容值大致為 一個(gè)固定值。
19. 如權(quán)利要求18所述的方法，其特征在于其中所述的集成暫態(tài)電壓抑制電路與電磁干擾濾波器的步驟進(jìn)一步 包括一個(gè)步驟，通過連接相等數(shù)目的電容至所述的輸入端和所述的接地端，集成一個(gè)對稱電磁干擾濾波器。
20. 如權(quán)利要求18所述的方法，其特征在于其中所述的集成暫態(tài)電壓抑制電路與電磁干擾濾波器的步驟進(jìn)一步 包括一個(gè)步驟，當(dāng)若干個(gè)淺層溝槽開設(shè)于該半導(dǎo)體襯底中且填有介電材料 時(shí)，于半導(dǎo)體襯底上形成所述的若千個(gè)電容。
21. 如權(quán)利要求18所述的方法，其特征在于其中所述的集成暫態(tài)電壓抑制電路與電磁干擾濾波器的步驟進(jìn)一步 包括一個(gè)步驟當(dāng)若干個(gè)淺層溝槽開設(shè)于該半導(dǎo)體襯底中且填有介電材料 時(shí)，于半導(dǎo)體襯底上形成若干個(gè)電容，連接開設(shè)于該半導(dǎo)體襯底中的等量 淺層溝槽，以作為電容連接至輸入端與接地端，形成對稱EMI濾波器，連接所述的TVS電路。 _
22. 如權(quán)利要求18所述的方法，其特征在于，還包括在所述的半導(dǎo)體襯底形成一個(gè)第一摻雜區(qū)以連接所述的輸入端，在所 述的半導(dǎo)體襯底形成一個(gè)第二摻雜區(qū)以連接所述的接地端，以及在所述的 第一與第二摻雜區(qū)之間的半導(dǎo)體襯底中形成深隔離溝槽。
23. 如權(quán)利要求18所述的用集成電磁干擾濾波器的暫態(tài)電壓抑制電路保護(hù)電 子裝置的方法，其特征在于-所述的連接齊納二極管并聯(lián)若干個(gè)電容器的步驟，進(jìn)一步包括一個(gè)步 驟，在第一導(dǎo)電類型的半導(dǎo)體襯底中形成第二導(dǎo)電類型的第一摻雜區(qū)與第 二摻雜區(qū)；在第一摻雜區(qū)、第二摻雜區(qū)及半導(dǎo)體襯底之間構(gòu)成兩個(gè)齊納二 極管；開設(shè)若干個(gè)溝槽，溝槽中填有介電材料，以在該第一摻雜區(qū)與第二 摻雜區(qū)中形成若干個(gè)結(jié)電容，并分別連接第一摻雜區(qū)與第二摻雜區(qū)至所述 的輸入端與接地端。
24. 如權(quán)利要求23所述的方法，其特征在于所述的在第一摻雜區(qū)與第二摻雜區(qū)開設(shè)溝槽步驟中，進(jìn)一步包括一個(gè) 步驟，在所述的半導(dǎo)體襯底的第一摻雜區(qū)與第二摻雜區(qū)開設(shè)等量的溝槽， 由此，當(dāng)在輸入端與接地端施加逆向偏壓時(shí)，總電容值大致保持固定。
25. 如權(quán)利要求18所述的方法，其特征在于，還包括在第一導(dǎo)電類型的半導(dǎo)體襯底中形成第二導(dǎo)電類型的第三摻雜區(qū)和 第四摻雜區(qū)，在所述的第三摻雜區(qū)、第四摻雜區(qū)及半導(dǎo)體襯底之間構(gòu)成第 三齊納二極管與第四齊納二極管，開設(shè)若干個(gè)填有介電材料的溝槽，以在 第三與第四摻雜區(qū)形成若干個(gè)結(jié)電容，并分別連接第三摻雜區(qū)與第四摻雜 區(qū)至輸出端與接地端。
26. 如權(quán)利要求25所述的方法，其特征在于所述的在第三摻雜區(qū)與該第四摻雜區(qū)開設(shè)溝槽步驟中，進(jìn)一步包括一 個(gè)步驟，在半導(dǎo)體襯底的第三摻雜區(qū)與第四摻雜區(qū)開設(shè)等量的溝槽，由此， 當(dāng)在輸出端與接地端施加逆向偏壓時(shí)，總電容值大致保持固定。
全文摘要
一種暫態(tài)電壓抑制電路，具有單向閉鎖與對稱雙向閉鎖(Uni-directional blocking and symmetric bi-directional blocking)能力，該暫態(tài)電壓抑制電路集成有電磁干擾濾波器(EMI濾波器)，其設(shè)置在第一導(dǎo)電類型的半導(dǎo)體襯底上。集成有電磁干擾濾波器的暫態(tài)電壓抑制電路對于對稱雙向閉鎖結(jié)構(gòu)，包括一個(gè)設(shè)置在表面上的接地端，對于單向閉鎖結(jié)構(gòu)則位于半導(dǎo)體襯底底部，且濾波器包括位于上表面的一個(gè)輸入端與一個(gè)輸出端，位于半導(dǎo)體襯底中的至少一個(gè)齊納二極管管與若干個(gè)電容，不需用中間浮點(diǎn)本體區(qū)，以直接電容耦接方式將接地端耦接至輸入端與輸出端。
文檔編號H01H73/18GK101617382SQ200880005018
公開日2009年12月30日 申請日期2008年6月16日 優(yōu)先權(quán)日2007年6月16日
發(fā)明者馬督兒·博德 申請人:萬國半導(dǎo)體股份有限公司