專利名稱：用于集成電路的封環(huán)結構的制作方法
技術領域：
本發(fā)明是有關于一種半導體裝置，更具體地，是關于一種用于集
成電路的封環(huán)結構，該封環(huán)結構可降低襯底噪聲耦合(substrate noisecoupling)。
背景技術：
焊接技術的進步使整體功能塊(entire functional blocks)的實現成為現實，而在先前，只能通過電路板上排布的多個芯片整合至一個集成電路(Integrated Circuit, IC)之上來實現。尤其有意義進步之一在于混合信號電路(mixed-signal circuits)的出現及發(fā)展，使得模擬電路系統(tǒng)與數字邏輯電路系統(tǒng)可以合并至一個集成電路。
然而，實現混合信號電路的主要技術障礙之 一 為集成電路不同部分之間存在噪聲耦合，例如，從數字部分至模擬部分。通常情況下，集成電路包含 一 個封環(huán)，封環(huán)用于保護集成電路免受潮濕降級(moisture degradation)或離子污染(ionic contamination)。 典型的去于環(huán)由金屬和*接觸/通過層(contact/via layer)的堆疊形成，且封環(huán)4半隨集成電路組件的制造(fabrication)逐步形成絕緣體以及金屬的序列沉積(sequential depositions)。
人們發(fā)現，噪聲(如數字噪聲)可以源自數字電源信號線(如VDD)或數字電路的信號焊盤(pad)，經由封環(huán)傳播，且對敏感模擬和/或射頻電路塊的性能有不利影響。

發(fā)明內容
有鑒于此，本發(fā)明提供一種用于集成電路的封環(huán)結構，用以降低數字電路的數字噪聲耦合。
本發(fā)明提供一種用于集成電路的封環(huán)結構，所述用于集成電路的的周邊排列(disposed),其中封環(huán)至少包含第一部分和第二部分，以及其中第二部分位于模擬和/或射頻電路塊的外側，且第二部分屏蔽模擬和/或射頻電路塊免受噪聲影響；以及深N阱(deep N well),形成于P型襯底中，且深N阱位于第二部分的底部。
本發(fā)明另提供一種用于集成電路的封環(huán)結構，所述用于集成電路的封環(huán)結構包含封環(huán)，沿該集成電路的周邊排列，其中封環(huán)至少包含第一部分和第二部分；第一深N阱，形成于P型襯底中，且第一深N阱位于第一部分的底部；以及第二深N阱，形成于P型襯底中，且第二深N阱位于第二部分的底部。
利用本發(fā)明可以降低村底噪聲耦合，消除對敏感模擬和/或射頻電路塊的性能的不利影響。


圖1為根據本發(fā)明的一實施例的集成電路的平面示意圖。圖2為圖1中沿線I-I'的截面的一實施例的示意圖。
圖3為圖i中沿線i-r的截面的另一實施例的示意圖。圖4為圖i中沿線i-r的截面的另 一實施例的截面示意5為圖i中沿線i-r的截面的另 一實施例的截面示意6為根據本發(fā)明的另 一 實施例的集成電路的平面示意圖。
具體實施例方式
在說明書及后續(xù)的權利要求書當中使用了某些詞匯來指稱特定的組件。所屬領域中的技術人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個組件。本說明書及后續(xù)的權利要求書并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準則。在通篇說明書及后續(xù)的權利要求當中所提及的"包含"為一開放式的用語，故應解釋成"包含但不限定于"。此外，"耦接"一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表該第一裝置可直接電氣連接于該第二裝置，或通過其它裝置或連接手段間接地電氣連接至該第二裝置。本發(fā)明是有關于一種用于集成電^"(integrated circuit chip)的封環(huán)結構。封環(huán)結構中的封環(huán)的數目浮見需求而定(requirements),且該數目不僅僅局限于本發(fā)明的實施例中所示情形。若存在一外部封環(huán)，則外部封環(huán)可以是連續(xù)環(huán)，而內部封環(huán)可以劃分為至少兩部分，該至少兩部分包含導電壁壘(conductive rampart)，其中導電壁壘位于集成電路的敏感模擬和/或射頻電路塊的外側(front)。
位于導電壁壘下的深N阱可屏蔽模擬和/或射頻電路塊，使其不受噪聲(例如，經由外部封環(huán)傳播而來的噪聲)影響，從而減小噪聲耦合(coupling)歲l應。連續(xù)的外部封環(huán)可以阻止潮濕(moisture)和腐蝕物質(corrosive substances)進入集成電路。
請參閱圖1和圖2。圖1為根據本發(fā)明的一實施例的集成電路10的平面示意圖，其中，集成電路IO具有雙封環(huán)結構12。圖2為圖1中沿線i-r的截面示意圖。如圖l所示，集成電^各10包含至少一個模擬和/或射頻電路塊14，數字電路16以及雙封環(huán)結構12,雙封環(huán)結構12環(huán)繞并保護模擬和/或射頻電路塊14和數字電路16,即雙封環(huán)結構12沿該數字電路16的周邊排列。
集成電路10還包含多個輸入/輸出(Input/Output， 1/0)焊盤20。根據上文所述，噪聲(如源自數字電源VoD信號線或數字電路16的信號輸出焊盤20a的噪聲)可經由封環(huán)傳播且對敏感模擬和/或射頻電路塊14的性能造成不利影響。圖1中示意了噪聲傳播路徑30。本發(fā)明目的之一在于解決上述問題。
根據本發(fā)明的實施例，雙封環(huán)結構12沿該芯片的周邊排列，且雙封環(huán)結構12包含連續(xù)的外部封環(huán)122以及不連續(xù)的內部封環(huán)124。盡管本實施例給出了雙封環(huán)結構12，然而封環(huán)結構的封環(huán)的數目視需求而定，且該數目不僅僅局限于本實施例中所示情形。另外，盡管本實施例中外部封環(huán)122是連續(xù)的，且內部封環(huán)124是不連續(xù)的。在具體實作中，外部封環(huán)122可以是連續(xù)或不連續(xù)的，且內部封環(huán)124也可以是連續(xù)或不連續(xù)的。內部封環(huán)124劃分為至少兩部分，該至少兩部分包含第 一部分124a和第二部分124b,其中第 一部分124a與第二部分124b相間隔，二者之間具有斷開區(qū)域(chipped region) 125。
圖2為圖1中沿線i-r的截面的一實施例的示意圖。如圖2所示，第一部分124a與第二部分124b不同于彼此之處主要在于P型襯底100的主表面(main surface)100a之下的部分。第 一部分124a包含導電壁壘201，導電壁壘201由金屬層(如Mi和M2)以及接觸/通過層(如C和VJ的堆疊形成。伴隨集成電路組件的制造，第一部分124a逐步形成為絕緣體與金屬的序列沉積。第一部分124a更包含位于導電壁壘201的底部的P+區(qū)域202。在P+區(qū)域202底部可存在P阱(圖中未示)。
第二部分124b位于模擬和/或射頻電路塊14的外側，用以屏蔽經由連續(xù)的外部封環(huán)122傳播的噪聲。在本發(fā)明的一較佳實施例中，第二部分124b的長度等于或大于已屏蔽的模擬和/或射頻電路塊14的跨度(span)。同樣，在P型襯底100的主表面100a之上，第二部分124b包含導電壁壘301,導電壁壘301由金屬層(如Mt和M2)以及接觸/通過層(如C和V,)的堆疊形成。伴隨集成電路組件的制造，第二部分124b逐步形成為絕緣體與金屬的序列沉積。
本發(fā)明采用了設置于P型襯底100的主表面100a上的封環(huán)結構。在導電壁壘301的底部，第二部分124b更包含P+區(qū)域302，第一 NP并304a，第二 N阱304b以及深N阱310，其中，第一N阱304a通過第 一淺溝槽隔離結構(shallow trench isolation, STI)360a與P+區(qū)域302電性隔離，第二 N阱304b通過第二 STI360b與P+區(qū)域302電性隔離，且P+區(qū)域302、第一 N阱304a、第二 N阱304b、第一 STI360a以及第二 STI360b形成(formed on/over)于深N阱310上。第一N阱304a和第二 N阱304b通過第三STI260與P+區(qū)域202電性隔離。
根據本發(fā)明的較佳實施例，第一 N阱304a和第二 N阱304b具有大致11000-15000埃(angstroms)的連接深度山，且深N阱310具有大致19000-21000埃的連接深度d2。深N阱310可接地或耦接于供應電壓(如VDD)。由于深N阱310位于第二部分124b的底部可以降低襯底噪聲耦合，因此有助于使用本發(fā)明。
圖3為圖1中沿線的截面的另 一實施例的示意圖。如圖3所示，同樣，在導電壁壘301的底部，第二部分124b包含P+區(qū)域302，第一 N阱304a，第二 N阱304b以及深N阱310,其中，第一 N阱304a通過第一 STI 360a與P+區(qū)域302電性隔離，第二 N阱304b通過第二STI 360b與P+區(qū)域302電性隔離，且P+區(qū)域302、第一 N阱304a、第二 N阱304b、第一 STI 360a以及第二 STI 360b形成于深N阱310之上。第一 N阱304a和第二 N阱304b通過第三STI 260與P+區(qū)域202電性隔離。另外，于P+區(qū)域302與深N阱310之間提供P阱324。第二部分124b更包含N+區(qū)域402a和402b。
圖4為圖1中沿線i-r的截面的另 一實施例的截面示意圖。如圖4所示，在內部封環(huán)124的第一部分124a的導電壁壘201下的P+區(qū)域202的底部提供深N阱210。在內部封環(huán)124的第二部分124b的導電壁壘301的底部僅提供P+區(qū)域302和深N阱310。在本發(fā)明的一實施例中，省略了圖2中所示的第一 STI 360a和第二 STI 360b,以及第一N阱304a和第二 N阱304b。
圖5為圖1中沿線i-r的截面的另 一實施例的截面示意圖。如圖5所示，相似的，在內部封環(huán)124的第一部分124a的導電壁壘201下的P+區(qū)域202的底部提供深N阱210。在內部封環(huán)124的第二部分124b的導電壁壘301的底部提供P+區(qū)域302、 P阱324以及深N阱310。在本發(fā)明的一實施例中，省略了圖2中所示的第一 STI 360a和第二 STI360b,以及第一 N阱304a和第二 N阱304b。
圖6為根據本發(fā)明的另一實施例的集成電路10a的平面示意圖，其中，集成電路10a具有雙封環(huán)結構12。于圖6中，與前述相同的數字編號所指示(designate)的是與前述類似的區(qū)域、層或組件。如圖6所示，相似的，集成電路10a包含至少一個模擬和/或射頻電^各塊14，數字電路16以及雙封環(huán)結構12，其中，雙封環(huán)結構12環(huán)繞并保護模擬和/或射頻電路塊14和數字電路16。集成電路10a更包含多個I/O焊盤20。噪聲(如源自一數字電源VoD信號線或該數字電路16的一信號輸出焊盤20a的噪聲)經由封環(huán)傳播且對敏感模擬和/或射頻電路塊14的性能造成不利影響。
雙封環(huán)結構12包含連續(xù)的外部封環(huán)122和不連續(xù)的內部封環(huán)124。盡管本發(fā)明的實施例所示為雙封環(huán)結構12,然而封環(huán)結構的封環(huán)的數目視需求而定，而非僅限于本發(fā)明實施例所示的情形。另外，在本發(fā)明的一些實施例中，盡管外部封環(huán)122是連續(xù)的，且內部封環(huán)124是不連續(xù)的。在具體實作中，外部封環(huán)122可以是連續(xù)或不連續(xù)的，且內部封環(huán)124也可以是連續(xù)或不連續(xù)的。內部封環(huán)124劃分為
9包含第一部分124a和第二部分124b的兩部分。第二部分124b用以屏蔽經由外部封環(huán)122傳播的噪聲。在本發(fā)明的一實施例中，第二部分124b的長度等于或大于該已屏蔽的模擬和/或射頻電路塊14的跨度。
第二部分124b的封環(huán)結構類似于上述圖2或圖3的情形。根據本發(fā)明的實施例，第二部分124b可耦接于獨立(independent)接地點或獨立供應電壓。根據本發(fā)明的實施例，第二部分124b可通過獨立焊盤和連才姿4九跡(interconnection trace)身禺才妄于獨立4妄i也點。此處孑吏用的術i吾"獨立(independent)"表示并非模擬電路、射頻電路或數字電路常用的接地點、焊盤或供應電壓。但本實施例中，第二部分124b也不僅限于耦接于獨立(independent)接地點或獨立供應電壓。
在本實施例中，第二部分124b可通過連接軌跡124c耦4妄于獨立焊盤20b。連接軌跡124c可包含集成電路10a的頂層(topmost)金屬層以及鋁層(圖中未示)。由此，第二部分124b可耦接于獨立接地點(圖中未示)或獨立供應電壓(如Vss)，從而明顯降低噪聲耦合。
本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何熟習此項技藝者，在不脫離本發(fā)明的精神和范圍內，當可做些許的更動與潤飾，因此本發(fā)明的保護范圍當視所附的權利要求書所界定者為準。
權利要求
1.一種用于集成電路的封環(huán)結構，其特征在于，所述用于集成電路的封環(huán)結構包含封環(huán)，沿所述集成電路的周邊排列，其中所述封環(huán)至少包含第一部分和第二部分，以及其中所述第二部分位于模擬和/或射頻電路塊的外側，且所述第二部分屏蔽所述模擬和/或射頻電路塊免受噪聲影響；以及深N阱，形成于P型襯底中，且所述深N阱位于所述第二部分的底部。
2. 如權利要求1所述的用于集成電路的封環(huán)結構，其特征在于， 所述封環(huán)是不連續(xù)的，所述第二部分與所述第一部分相間隔。
3. 如權利要求1所述的用于集成電路的封環(huán)結構，其特征在于， 還包含連續(xù)的外部封環(huán)，所述外部封環(huán)位于所述封環(huán)的外側。
4. 如權利要求1所述的用于集成電路的封環(huán)結構，其特征在于，的跨距。
5. 如權利要求1所述的用于集成電路的封環(huán)結構，其特征在于， 所述第一部分包含第一 P+區(qū)域，所述第一 P+區(qū)域位于所述P型襯底中。
6. 如權利要求1所述的用于集成電路的封環(huán)結構，其特征在于， 所述第二部分包含第二 P+區(qū)域，所述第二 P+區(qū)域位于所述深N阱中。
7. 如權利要求6所述的用于集成電路的封環(huán)結構，其特征在于， 還包含P阱，所述P阱位于所述第二 P+區(qū)域與所述深N阱之間。
8. 如權利要求6所述的用于集成電路的封環(huán)結構，其特征在于， 所述第二部分更包含第一 N阱與第二 N阱，所述第一 N阱通過第一淺 溝槽隔離結構與所述第二 P+區(qū)域電性隔離，所述第二 N阱通過第二淺 溝槽隔離結構與所述第二 P+區(qū)域電性隔離。
9. 如權利要求8所述的用于集成電路的封環(huán)結構，其特征在于， 所述第一 N阱與所述第二 N阱具有11000-15000埃的連接深度，以及 所述深N阱具有19000-21000埃的連接深度。
10. 如權利要求8所述的用于集成電路的封環(huán)結構，其特征在于， 所述第一 N阱以及所述第二 N阱耦接于所述深N阱。
11. 如權利要求1所述的用于集成電路的封環(huán)結構，其特征在于， 所述第二部分包含N+區(qū)域，所述N+區(qū)域位于所述深N阱中。
12. 如權利要求1所述的用于集成電路的封環(huán)結構，其特征在于， 所述深N阱接地或耦接于供應電壓。
13. 如權利要求1所述的用于集成電路的封環(huán)結構，其特征在于， 所述第二部分包含導電壁壘，所述導電壁壘為一堆疊，所述堆疊包含 金屬層、接觸/通過層或所述金屬層與所述接觸/通過層的結合，且所述 導電壁壘伴隨所述集成電路組件的制造而形成。
14. 一種用于集成電路的封環(huán)結構，其特征在于，所述用于集成電 路的封環(huán)結構包含封環(huán)，沿所述集成電路的周邊排列，其特征在于，所述封環(huán)至少 包含第一部分和第二部分；第一深N阱，形成于P型村底中，且所述第一深N阱位于所述第 一部分的底部；以及第二深N阱，形成于P型襯底中，且所述第二深N阱位于所述第 二部分的底部。
15. 如權利要求14所述的用于集成電路的封環(huán)結構，其特征在于， 所述封環(huán)是不連續(xù)的，所述第二部分與所述第一部分相間隔。
16. 如權利要求14所述的用于集成電路的封環(huán)結構，其特征在于， 還包含連續(xù)的外部封環(huán)，所述外部封環(huán)位于所述封環(huán)的外側。
17. 如權利要求14所述的用于集成電路的封環(huán)結構，其特征在于， 所述第二部分的長度等于或大于已屏蔽的所述模擬和/或射頻電路塊 的if夸距。
18. 如權利要求17所述的用于集成電路的封環(huán)結構，其特征在于， 所述第二部分位于所述模擬和/或射頻電路塊的外側以屏蔽噪聲。
19. 如權利要求14所述的用于集成電路的封環(huán)結構，其特征在于， 所述第一部分包含第一 P+區(qū)域，所述第一 P+區(qū)域位于所述第一深N阱 中。
20. 如權利要求14所述的用于集成電路的封環(huán)結構，其特征在于，所述第二部分包含第二 P+區(qū)域，所述第二 P+區(qū)域位于所述第二深N阱中。
21. 如權利要求20所述的用于集成電路的封環(huán)結構，其特征在于， 還包含P阱，所述P阱位于所述第二 P+區(qū)域與所述第二深N阱之間。
22. 如權利要求2 0所述的用于集成電路的封環(huán)結構，其特征在于， 所述第二部分更包含第一 N阱與第二 N阱，所述第一 N阱通過第一淺 溝槽隔離結構與所述第二 P+區(qū)域電性隔離，所述第二 N阱通過第二淺 溝槽隔離結構與所述第二 P+區(qū)域電性隔離。
23. 如權利要求2 2所述的用于集成電路的封環(huán)結構，其特征在于， 所述第一 N阱與所述第二 N阱具有11000-15000埃的連接深度，以及 所述第二深N阱具有19000-21000埃的鏈接深度。
24. 如權利要求22所述的用于集成電路的封環(huán)結構，其特征在于， 所述第一 N阱以及所述第二 N阱耦接于所述第二深N阱。
25. 如權利要求14所述的用于集成電路的封環(huán)結構，其特征在于， 所述第二深N阱接地或耦接于供應電壓。
全文摘要
本發(fā)明提供一種用于集成電路的封環(huán)結構，所述用于集成電路的封環(huán)結構包含封環(huán)，沿集成電路的周邊排列，其中封環(huán)至少包含第一部分和第二部分，以及其中第二部分位于模擬和/或射頻電路塊的外側，且第二部分屏蔽模擬和/或射頻電路塊免受噪聲影響；以及深N阱，形成于P型襯底中，且深N阱位于第二部分的底部。利用本發(fā)明可以降低襯底噪聲耦合，消除對敏感模擬和/或射頻電路塊的性能的不利影響。
文檔編號H01L23/552GK101593745SQ200910000930
公開日2009年12月2日 申請日期2009年1月22日 優(yōu)先權日2008年5月29日
發(fā)明者張?zhí)聿? 李東興, 鐘元鴻 申請人:聯發(fā)科技股份有限公司