專利名稱：具有電源切斷晶體管的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有電源切斷晶體管(power cutoff transistor )的半導(dǎo)體器件， 該電源切斷晶體管用于控制邏輯電路的電源電壓或參考電壓的供給和中斷， 形成在與邏輯電路的邏輯晶體管相同的半導(dǎo)體基板中。
背景技術(shù)：
近年來，由半導(dǎo)體器件制造的晶片加工(在下文簡稱為"工藝")所需 的尺寸小型化導(dǎo)致了在截止(OFF)狀態(tài)下晶體管泄漏電流增加。這增加了 由泄漏電流引起的無用功耗占半導(dǎo)體集成電路(芯片)總功耗的百分比?，F(xiàn) 今，該百分比已經(jīng)增長到不容忽視的水平。電源閘控(power gating)用于減少這種無用功耗。電源閘控也^皮看作稱 為MTCMOS (多閾值互補(bǔ)金屬氧化物半導(dǎo)體)的電路技術(shù)。電源閘控通過將具有高閾值電壓的晶體管(電源切斷晶體管)串聯(lián)在用 于給邏輯電路供給電源電流的通路中來使用。電源切斷晶體管在邏輯電路可 不工作期間截止。這切斷了電源的電流供給通路，因此保證減少泄漏電流。然而，如上所述需要兩種不同類型的晶體管，即形成在相同半導(dǎo)體基板 上的邏輯電路的邏輯晶體管和高閾值電壓的電源切斷晶體管，因此造成較高 的工藝成本。為了盡可能地降低成本，必須提高邏輯晶體管和電源切斷晶體管之間工 藝上的親和性(共通性)。為了實(shí)現(xiàn)這一 目的，對(duì)于不同工藝應(yīng)該盡可能地采用相同的結(jié)構(gòu)和制造 條件參數(shù)，也就是更高比例的兩種類型的晶體管應(yīng)該在單一步驟中制造。例 如，僅通過控制溝道濃度來改變閾值電壓。兩種類型晶體管的其他參數(shù)保持 相同。在各參數(shù)當(dāng)中，兩種晶體管之間相同的參數(shù)是引入源極區(qū)域和漏極區(qū) 域的雜質(zhì)種類和濃度、柵極絕緣膜的材料和厚度以及柵極電極的材料和厚 度。4發(fā)明內(nèi)容然而，兩個(gè)工藝間實(shí)現(xiàn)較高水平的共通性產(chǎn)生如下的缺點(diǎn)。就是說，除了溝道濃度外幾乎相同的兩種晶體管幾乎具有相同的耐電壓性(voltage resistance )。結(jié)果，兩種晶體管的柵極控制電壓的上限具有相同 的限制。這里，邏輯晶體管的閾值電壓設(shè)定為相對(duì)小。因此，柵極控制電壓相對(duì) 小(例如，約1.2V)。附帶地，工藝通常根據(jù)邏輯晶體管來確定，以實(shí)現(xiàn)邏輯電路所需的速度。 邏輯晶體管數(shù)量很大，并且電路特性取決于這些晶體管。因此，以與柵極控 制電壓相對(duì)低(約1.2V)的邏輯晶體管相同的工藝制造閾值電壓高的電源切 斷晶體管導(dǎo)致大的導(dǎo)通(ON)電阻。這在用于在運(yùn)行期間給邏輯電路提供 電源的通路中S1起更高的串聯(lián)電阻，因此導(dǎo)致給邏輯電路供給的電源電壓的 有效幅度(電源電壓和參考電壓之差)降低。這導(dǎo)致邏輯電路的速度降低。 此外，為了減小串聯(lián)電阻，必須增加電源切斷晶體管的尺寸(所謂的柵極寬 度)。然而，在此情況下，整個(gè)電路面積將增加，因此導(dǎo)致與工藝無關(guān)的原 因引起的成本增加。如上所述，電源閘控的利用在開發(fā)中陷入僵局。就是說，提高工藝上的 共通性以保持低成本導(dǎo)致邏輯電路的速度降低?；蛘?，作為與工藝無關(guān)的原 因的電路面積的增加導(dǎo)致成本增加。本發(fā)明的目的是解決阻礙電源閘控使用的成本增加和性能下降之間的 權(quán)衡。根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件包括第 一導(dǎo)電類型的半導(dǎo)體基板，以及 形成在該半導(dǎo)體基板中的彼此分開的第一導(dǎo)電類型的第一阱和第二阱。邏輯 電路部分的晶體管形成在該第一阱中。電源切斷晶體管形成在該第二阱中。 該電源切斷晶體管連接到用于驅(qū)動(dòng)邏輯電路部分的電源電流的通路。該晶體 管響應(yīng)于輸入控制信號(hào)而截止以電學(xué)地切斷該通路。在該第一阱和第二阱之 間形成屏蔽部分以屏蔽半導(dǎo)體基板中的電勢(shì)干擾。在由該屏蔽部分屏蔽電勢(shì) 干擾的兩個(gè)基板區(qū)域中，在第二阱側(cè)的 一個(gè)具有形成在其中的基板接觸區(qū) 域。該基板接觸區(qū)域用于給該電源切斷晶體管施加基板偏壓。這里，術(shù)語"屏蔽"不意味著絕對(duì)沒有電勢(shì)干擾，而是電勢(shì)的干擾基本 上抑制到 一 定程度使得在運(yùn)行期間提供的電勢(shì)能保證正常運(yùn)行。在本發(fā)明的實(shí)施例中，屏蔽部分應(yīng)當(dāng)優(yōu)選包括兩個(gè)PN結(jié)。通過引入與半導(dǎo)體基板的導(dǎo)電類型相反的第二導(dǎo)電類型的阱而形成兩個(gè)PN結(jié)。除了在 基板前表面上外，該相反的導(dǎo)電類型的阱圍繞第一阱。方向彼此相反的PN 結(jié)， 一個(gè)形成在相反的導(dǎo)電類型的阱和第一阱之間，而另一個(gè)形成在相反導(dǎo) 電類型的阱和半導(dǎo)體基板之間。在本發(fā)明的實(shí)施例中，基板接觸區(qū)域應(yīng)當(dāng)優(yōu)選為第一導(dǎo)電類型。二者都 是第一導(dǎo)電類型的基板接觸區(qū)域和第二阱應(yīng)當(dāng)優(yōu)選由相同的第一導(dǎo)電類型 的半導(dǎo)體基板區(qū)域連接在一起。在本發(fā)明的實(shí)施例中，當(dāng)從平面圖上看半導(dǎo)體基板的晶體管形成區(qū)域 時(shí)，基板接觸區(qū)域應(yīng)當(dāng)優(yōu)選提供在電路形成區(qū)域的周圍。電路形成區(qū)域應(yīng)當(dāng) 優(yōu)選包括邏輯電路形成區(qū)域和與邏輯電路形成區(qū)域接觸的電源切斷晶體管 的形成區(qū)域。在本發(fā)明的實(shí)施例中，邏輯晶體管應(yīng)當(dāng)優(yōu)選形成在第一阱中。邏輯晶體 管和電源切斷晶體管應(yīng)當(dāng)優(yōu)選構(gòu)造為使得它們的閾值電壓相同。邏輯晶體管和電源切斷晶體管的源極區(qū)域和漏極區(qū)域應(yīng)當(dāng)優(yōu)選以包含相同濃度的相同種類的雜質(zhì)的第二導(dǎo)電類型半導(dǎo)體區(qū)域形成。提供在源極區(qū) 域和漏極區(qū)域之間的第 一導(dǎo)電類型的阱區(qū)域應(yīng)當(dāng)優(yōu)選包含相同濃度的相同 種類的雜質(zhì)。形成在阱區(qū)域上的對(duì)冊(cè)極絕緣膜應(yīng)當(dāng)優(yōu)選由相同的材料制作，且具有相同的厚度。提供在柵極絕緣膜上的柵極電極應(yīng)當(dāng)優(yōu)選由相同的材料制 作。此外，柵極電極在源極區(qū)域和漏極區(qū)域彼此分開的方向上尺寸相等。在本發(fā)明的實(shí)施例中，基板接觸區(qū)域應(yīng)當(dāng)優(yōu)選形成在半導(dǎo)體基板的背表 面上，該背表面在形成有晶體管的前表面的相反側(cè)。作為選擇，基板接觸區(qū)域應(yīng)當(dāng)優(yōu)選形成在半導(dǎo)體基板的與背表面和形成 有晶體管的前表面接觸的側(cè)表面上。


圖1是根據(jù)第一實(shí)施例的半導(dǎo)體集成電路的截面結(jié)構(gòu)圖； 圖2是根據(jù)第一實(shí)施例的半導(dǎo)體集成電路的局部平面圖； 圖3是根據(jù)第二實(shí)施例的半導(dǎo)體集成電路的截面結(jié)構(gòu)圖； 圖4是根據(jù)第三實(shí)施例的半導(dǎo)體集成電路的截面結(jié)構(gòu)圖；以及 圖5是根據(jù)第四實(shí)施例的半導(dǎo)體集成電路的截面結(jié)構(gòu)圖。
具體實(shí)施方式
本發(fā)明的實(shí)施例解決阻礙電源閘控使用的成本增加和性能降低之間的 權(quán)衡。下面，將參考附圖描述本發(fā)明的優(yōu)選實(shí)施例。 第一實(shí)施例圖1圖解了根據(jù)第一實(shí)施例的半導(dǎo)體集成電路的截面結(jié)構(gòu)。圖2圖解了 根據(jù)第一實(shí)施例的半導(dǎo)體集成電路的局部平面圖。術(shù)語"半導(dǎo)體集成電路" 是指半導(dǎo)體器件的芯片部分。因此，半導(dǎo)體器件以棵裝芯片或者封裝的形式提供。第 一 實(shí)施例的特征之 一在于，在具有用于切斷電源供給通路的晶體管 (在下文稱作電源切斷晶體管)的半導(dǎo)體器件的邏輯電路部分中提供深N 阱。圖1所示的半導(dǎo)體集成電路1-1例如具有P型硅晶片作為P型半導(dǎo)體基 板。該P(yáng)型半導(dǎo)體基板在下文將稱作P型基板(PSUB ) 2。P型基板2的主表面之一稱為晶體管形成表面(或者基板前表面)。另 一個(gè)主表面稱為背表面。從基板前表面上看，用于實(shí)現(xiàn)給定功能的電路形成區(qū)域1C包括，例如 如圖2所示，邏輯電路形成區(qū)域1A和電源閘(power gate )區(qū)域(PGR) IB。 電源閘區(qū)域1B提供為與邏輯電路形成區(qū)域1A接觸。電源閘區(qū)域IB包括電 源切斷晶體管PGT,用于切斷到邏輯電路的電源供給通路。應(yīng)當(dāng)注意的是，圖2中的邏輯電路形成區(qū)域1A和電源閘區(qū)域IB之間 的設(shè)置關(guān)系不限于該圖所示。作為選擇，電源閘區(qū)域IB可以設(shè)置為垂直延 伸。還可作為選擇的是，可以設(shè)置多個(gè)不規(guī)則隔離的電源閘區(qū)域IB。圖1圖解了邏輯電路形成區(qū)域IA和電源閘區(qū)域IB的截面。如圖l所示，N型阱(N阱)3形成在P型基板2的基板前表面上。N 阱3包括N阱部分(下面稱為深N阱)3A和淺N阱3B。深N阱3A形成 在距基板前表面深的位置。淺N阱3B形成在深N阱3A上至基板前表面。一般而言，深N阱通常提供在模擬電路形成區(qū)域(未示出)，以使來自 P型基板的噪聲傳播減少。在本實(shí)施例中，深N辨3A提供在邏輯電路形成區(qū)域1A中。由淺N阱3B和深N阱3A組成的N阱3對(duì)應(yīng)于相反的導(dǎo)電類型的阱的示例。P型阱(在下文稱為第一P阱)4形成在N阱3中。除了在基板前表面 上外，第一P阱4由相反的導(dǎo)電類型的阱(即N阱3)圍繞。與具有上述阱結(jié)構(gòu)的邏輯電路形成區(qū)域1A不同，在電源閘區(qū)域1B中 沒有形成相反的導(dǎo)電類型的阱。因此，P型阱(下文稱為第二P阱)5直接 形成在P型基板2的基板前表面上。第二P阱5可以形成為與第一P阱4分開。然而，為了減少工藝成本， 這兩個(gè)阱應(yīng)當(dāng)優(yōu)選同時(shí)形成。在同時(shí)形成時(shí)，對(duì)于這兩個(gè)阱(第一P阱4和 第二 P阱5 )，阱中的P型雜質(zhì)類型和沿著深度的濃度分布幾乎相同。如上形成的第一 P阱4和第二 P阱5之間的區(qū)域通過"屏蔽部分"屏蔽 而防止電勢(shì)干擾。在本實(shí)施例中，術(shù)語"屏蔽"不意味著絕對(duì)沒有電勢(shì)干擾， 而是電勢(shì)干擾足以抑制到 一定程度以使運(yùn)行期間提供的電勢(shì)保證正常的運(yùn) 行。更具體地講，通過形成N阱3來引入"屏蔽部分"。為了便于理解，如 圖l中的二極管符號(hào)所示，形成兩個(gè)PN結(jié)，即第一P阱4與N阱3之間的 PN結(jié)(PN1)和N阱3與P型基板2之間的另一個(gè)PN結(jié)(PN2)。因?yàn)閮?個(gè)結(jié)形成方向相反的二極管，所以這兩個(gè)PN結(jié)有效地屏蔽電勢(shì)干擾。就是 說，本實(shí)施例中的"屏蔽部分"包括這樣的兩個(gè)PN結(jié)。N型邏輯晶體管LTn形成在第一 P阱4中。P型邏輯晶體管LTp形成在 淺N阱3B中。N型邏輯晶體管LTn包括N型源極區(qū)域6S、 N型漏極區(qū)域6D、柵極絕 緣膜Fn和柵極電極Gn。 N型源極區(qū)域6S和N型漏極區(qū)域6D彼此分開。 柵極絕緣膜Fn和柵極電極Gn形成在源極區(qū)域6S和漏極區(qū)域6D之間的P 阱區(qū)域上。盡管導(dǎo)電類型相反，但是P型邏輯晶體管LTp也包括源極區(qū)域8S、漏極區(qū)域8D 、柵極絕緣膜Fp和柵極電極Gp。另一方面，N型的電源切斷晶體管PGT形成在第二P阱5中。 電源切斷晶體管PGT包括N型源極區(qū)域IOS、 N型漏^L區(qū)域IOD、柵極絕緣膜Fg和柵極電極Gg。 N型源極區(qū)域10S和N型漏極區(qū)域10D彼此分開。4冊(cè)極絕緣膜Fg和柵極電極Gg形成在源極區(qū)域10S和漏極區(qū)域10D之間的P阱區(qū)域上。這里，N型邏輯晶體管LTn和電源切斷晶體管PGT因二者同時(shí)形成而 在結(jié)構(gòu)和工藝參數(shù)上幾乎相同。因此，N型邏輯晶體管LTn和電源切斷晶體管PGT在源極和漏極的雜 質(zhì)種類和濃度、溝道雜質(zhì)種類和濃度、柵極絕緣膜的材料和厚度以及柵極電 極的材料和厚度上相同。當(dāng)然，盡管兩個(gè)晶體管在上述特性上說成是相同， 但是也有某些變化。然而，在本發(fā)明的實(shí)施例中，術(shù)語"相同"表示為有一 定程度的變化但意味著沒有提供有意的差別。如圖l所示，例如，晶體管由未示出的上層配線連接在一起。在圖l所 示的示例中，P型邏輯晶體管LTp、 N型邏輯晶體管LTn和電源切斷晶體管 PGT在電源電壓VDD和參考電壓VSS (例如，接地電壓GND)的供給線 之間依次串聯(lián)連接在一起。兩個(gè)邏輯晶體管例如具有連接在一起的柵極，因 此形成反相器(inverter )。電源切斷晶體管PGT連接在N型邏輯晶體管LTn 的源極和參考電壓VSS之間。因此，該晶體管PGT插設(shè)在到組成邏輯電路 的閘電路的電源電流的供給通路中，從而控制邏輯電路的電源供給。柵極信 號(hào)從未示出的控制電路提供給電源切斷晶體管PGT。本實(shí)施例的特征之一在于，在第二 P阱5的一側(cè)提供基板接觸區(qū)域U。 第二P阱5是由屏蔽部分(兩個(gè)PN結(jié))分開的兩個(gè)基板區(qū)域(即第一P阱 4和另 一個(gè)基板區(qū)域)之一?；褰佑|區(qū)域11是外部提供基板偏壓VBB的 P型雜質(zhì)區(qū)域?；迤珘篤BB作用在形成在第二 P阱5中的電源切斷晶體管PGT的溝 道區(qū)域上作為反偏壓(backbias )。其原因是，因?yàn)樵撾妷篤BB的供給通路 完全以P型半導(dǎo)體形成(盡管有一些電阻)，所以屏蔽部分對(duì)基板偏壓VBB 沒有影響。另一方面，基板偏壓VBB因其受屏蔽部分的阻擋而沒有用作N 型邏輯晶體管LTn的反偏壓。電源切斷晶體管PGT的閾值電壓可以根據(jù)基板偏壓VBB的大小而改 變。通常，當(dāng)基板偏壓VBB降低到參考電壓VSS之下時(shí)，電源切斷晶體管 PGT的閾值電壓增加。因此，當(dāng)邏輯電路不運(yùn)行時(shí)，有效閾值電壓增加且例 如施加給該晶體管PGT的柵極電壓保持不變。這使得泄漏電流減少。此外， 因?yàn)殚撝惦妷涸黾樱陨踔翆?duì)于與邏輯晶體管相同的柵極電壓，該晶體管 PGT的導(dǎo)通(ON)電阻也下降。這使得提供給邏輯電路的源極電壓的有效 幅度增大，與ON電阻的減少成比例，因此使得邏輯電路的運(yùn)行速度增加。9另一方面，電源切斷晶體管PGT不因增加運(yùn)行速度而增加尺寸。相反， 足夠高的運(yùn)行速度給出減小尺寸的余地。這節(jié)約了基板和部件的材料，且保 證了較高的產(chǎn)率并降低了成本。如圖2所示，基板接觸區(qū)域11應(yīng)當(dāng)優(yōu)選提供在電路形成區(qū)域1C的外部。 這與基板接觸區(qū)域提供在電源閘區(qū)域1B中的情況相比，使得電源閘區(qū)域1B 的面積顯著減小，在基板接觸區(qū)域提供在電源閘區(qū)域1B中的情況下，基板 偏壓VBB的供給線穿過該區(qū)域1B。因此，這一方面也可以顯著減少成本。下面描述的第二和后續(xù)的實(shí)施例對(duì)應(yīng)于第一實(shí)施例的修改。因此，與如 上所述的部件相同的部件用相同的附圖標(biāo)記表示，并且將省略或者簡化其描 述。第二實(shí)施例圖3圖解了根據(jù)第二實(shí)施例的半導(dǎo)體集成電路的截面結(jié)構(gòu)圖。 在本實(shí)施例中，基板接觸區(qū)域IIA提供在基板背表面上。任意數(shù)量(一 個(gè)或多個(gè))端子可以連接到該區(qū)域。在芯片(半導(dǎo)體集成電路1-2)的組裝期間，該芯片可以經(jīng)由導(dǎo)電膏小 片結(jié)合(die bond)到小片焊盤上。在此情況下，小片焊盤(die pad)連接 到基板偏壓VBB的外部端子(封裝端子)，而不是接地電壓GND的端子。此外，在三維IC的情況下，第二芯片可以電連接或者機(jī)械連接到第一 芯片上。在此情況下，第二芯片的背表面連接到形成在第一芯片的前表面上 用于施加基板偏壓VBB的圖案。這使得容易給第二芯片提供基板偏壓而不 需諸如通孔的任何復(fù)雜的通路。此外，可以節(jié)省前表面上的面積，提供實(shí)質(zhì)更小的芯片尺寸。這使得與率，因此有助于降低成本。 第三實(shí)施例圖4圖解了根據(jù)第三實(shí)施例的半導(dǎo)體集成電路的截面結(jié)構(gòu)圖。 在本實(shí)施例中，基板接觸區(qū)域IIC提供在基板側(cè)表面上。任意數(shù)量(一個(gè)或多個(gè))端子可以連接到該區(qū)域。在晶片切割成芯片(半導(dǎo)體集成電路l-3)前，從后面蝕刻劃線的部分，從而暴露側(cè)表面。然后，在該側(cè)表面上形成P型區(qū)域(基板接觸區(qū)域11C)和電極。沿著劃線切割晶片來形成側(cè)表面上具有基板接觸區(qū)域11C的半導(dǎo)體集成電路1-3。與第二實(shí)施例一樣，本實(shí)施例也使得節(jié)省前表面上的面積，提供實(shí)質(zhì)更本，并且有助于改善產(chǎn)率，因此有助于降^<成本。此外，三雉IC中的芯片 側(cè)表面可以得到有效利用，因此節(jié)省基板偏壓VBB的配線資源。假設(shè)半導(dǎo) 體集成電路1-3為三維IC中的中間芯片，則該電路1-3可以經(jīng)由側(cè)表面容易 地連接到具有背表面連接結(jié)構(gòu)的上芯片(圖3)和具有前表面連接結(jié)構(gòu)的下 芯片(圖1)。 第四實(shí)施例圖5圖解了根據(jù)第四實(shí)施例的半導(dǎo)體集成電路的截面結(jié)構(gòu)圖。 在本實(shí)施例中，基板接觸區(qū)域11C提供在基板側(cè)表面上。任意數(shù)量(一 個(gè)或多個(gè))端子可以連接到該區(qū)域。然而，應(yīng)當(dāng)注意的是，半導(dǎo)體集成電路l-4具有所謂的SOI結(jié)構(gòu)。該電 路1-4包括半導(dǎo)體層(SOI層)，其提供在P型基板2上形成的基板隔離絕緣 層20上。在SOI層中，用絕緣材料形成元件隔離絕緣層21。該層21以沿 著厚度切割SOI層的方式形成。這將SOI層分成邏輯電路形成區(qū)域1A和電 源閘區(qū)域1B。在此情況下，與其他實(shí)施例一樣，基板接觸區(qū)域11可以形成在第二 P 阱5外部的SOI層中。然而，該區(qū)域11也可以形成在第二P阱5內(nèi)，如圖 5所示。作為選擇，基板接觸區(qū)域11C可以形成在暴露第二 P阱5的側(cè)表面上。應(yīng)當(dāng)注意的是，第一至第四實(shí)施例的任何修改都是可能的，其中可以顛 倒導(dǎo)電類型和雜質(zhì)導(dǎo)電類型，以及電源切斷晶體管PGT連接在電源電壓 VDD和P型邏輯晶體管LTp的源極之間。如上所述，第一至第四實(shí)施例抑制了運(yùn)行速度的下降，而同時(shí)避免實(shí)施 電源閘控中附加工藝步驟所致的成本增加。在通常的電源閘控中，制造閾值電壓不同的兩種類型的晶體管。相反， 本發(fā)明的實(shí)施例僅采用一種類型的晶體管。晶體管闊值電壓通常因例如工藝 的變化而改變。然而，可以通過調(diào)整基板電位(基板偏壓)來改變閾值電壓， 以使該電位作用在晶體管的溝道上。在N溝道晶體管中，可以通過改變直接ii在晶體管下的P阱的電位到負(fù)電位來增加閾值電壓。利用這樣的特性，增加了插設(shè)來用于切斷電源供給通路的晶體管的閾值電壓，因此使得OFF狀態(tài)下的泄漏電流減小。特別是，第一和第四實(shí)施例通過P型基板2提供反柵極偏壓。這使得電 源切斷晶體管PGT形成區(qū)域中的金屬配線面積減少。第二實(shí)施例從基板背表面提供反柵極偏壓。這使得直接連接到P阱的端 子面積減少。第三實(shí)施例從基板側(cè)表面提供反柵極偏壓。這使得直接連接到P阱的端 子面積減少。此外，該實(shí)施例提供有效的措施來解決三維封裝中前背表面連 接性的限制。本申請(qǐng)包含2008年6月11日提交日本專利局的日本優(yōu)先權(quán)專利申請(qǐng)JP 2008-153083所揭示的相關(guān)主題，將其全部內(nèi)容引用參考于此。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解的是，在權(quán)利要求或其等同特征的范圍內(nèi)， 根據(jù)設(shè)計(jì)需要和其它因素，可以進(jìn)行各種修改、結(jié)合、部分結(jié)合和替代。
權(quán)利要求
1、一種具有電源切斷晶體管的半導(dǎo)體器件，包括第一導(dǎo)電類型的半導(dǎo)體基板；和第一導(dǎo)電類型的第一阱和第二阱，形成為在該半導(dǎo)體基板中彼此分開，其中邏輯電路部分的晶體管形成在該第一阱中，電源切斷晶體管形成在該第二阱中，該電源切斷晶體管連接到用于驅(qū)動(dòng)該邏輯電路部分的電源電流的通路，并且響應(yīng)于輸入控制信號(hào)關(guān)斷從而電學(xué)地切斷該通路，在該第一阱和該第二阱之間形成屏蔽部分以屏蔽該半導(dǎo)體基板中的電勢(shì)干擾，并且由該屏蔽部分屏蔽電勢(shì)干擾的兩個(gè)基板區(qū)域中，在該第二阱側(cè)的一個(gè)具有形成在其中的基板接觸區(qū)域，該基板接觸區(qū)域用于給該電源切斷晶體管施加基板偏壓。
2、 如權(quán)利要求1所述的具有電源切斷晶體管的半導(dǎo)體器件，其中 該屏蔽部分包括兩個(gè)PN結(jié)，通過引入與該半導(dǎo)體基板的導(dǎo)電類型相反的第二導(dǎo)電類型 的阱而形成，該相反的導(dǎo)電類型的阱除了在基板前表面外圍繞該第一阱，方 向彼此相反的該P(yáng)N結(jié)， 一個(gè)形成在該相反的導(dǎo)電類型的阱和該第一阱之間， 而另 一個(gè)形成在該相反的導(dǎo)電類型的阱和半導(dǎo)體基板之間。
3、 如權(quán)利要求1所述的具有電源切斷晶體管的半導(dǎo)體器件，其中 該基板接觸區(qū)域?yàn)榈谝粚?dǎo)電類型，并且二者都是第 一導(dǎo)電類型的該基板接觸區(qū)域和第二阱由相同的第 一導(dǎo)電 類型的半導(dǎo)體基板區(qū)域連接在一起。
4、 如權(quán)利要求1所述的具有電源切斷晶體管的半導(dǎo)體器件，其中 當(dāng)在平面圖中看該半導(dǎo)體基板的晶體管形成區(qū)域時(shí)，該基板接觸區(qū)域提供在電路形成區(qū)域的周圍，該電路形成區(qū)域包括 該邏輯電路的形成區(qū)域，和與該邏輯電路形成區(qū)域接觸的該電源切斷晶體管的形成區(qū)域。
5、 如權(quán)利要求1所述的具有電源切斷晶體管的半導(dǎo)體器件，其中邏輯晶體管形成在該第一阱中，并且該邏輯晶體管和電源切斷晶體管構(gòu)造為使得它們的閾值電壓相同。
6、 如權(quán)利要求5所述的具有電源切斷晶體管的半導(dǎo)體器件，其中該邏輯晶體管和電源切斷晶體管的源極區(qū)域和漏極區(qū)域以包含相同濃 度的相同種類的雜質(zhì)的笫二導(dǎo)電類型半導(dǎo)體區(qū)域形成，該源極區(qū)域和該漏極區(qū)域之間提供的第一導(dǎo)電類型阱區(qū)域包含相同濃 度的相同種類的雜質(zhì)，該阱區(qū)域上形成的該兩個(gè)晶體管的柵極絕緣膜由相同的材料制成，且具 有相同的厚度，該柵極絕緣膜上提供的柵極電極由相同的材料制成，并且該柵極電極在該源極區(qū)域和漏極區(qū)域彼此分開的方向上尺寸相等。
7、 如權(quán)利要求1所述的具有電源切斷晶體管的半導(dǎo)體器件，其中 該基板接觸區(qū)域形成在該半導(dǎo)體基板的在形成有該晶體管的前表面相反側(cè)的背表面上。
8、 如權(quán)利要求l所述的具有電源切斷晶體管的半導(dǎo)體器件，其中 該基板接觸區(qū)域形成在該半導(dǎo)體基板的均與背表面和形成有該晶體管的前表面都4妾觸的側(cè)表面上。
全文摘要
本發(fā)明公開了具有電源切斷晶體管的半導(dǎo)體器件，該半導(dǎo)體器件包括第一導(dǎo)電類型的半導(dǎo)體基板；以及在半導(dǎo)體基板中形成為彼此分開的第一導(dǎo)電類型的第一和第二阱。
文檔編號(hào)H01L29/51GK101604690SQ20091014594
公開日2009年12月16日 申請(qǐng)日期2009年6月11日 優(yōu)先權(quán)日2008年6月11日
發(fā)明者中井將勝 申請(qǐng)人:索尼株式會(huì)社