專(zhuān)利名稱(chēng)：靜電放電保護(hù)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體的，本發(fā)明提供了一種靜電放電保護(hù)(ESD)
直ο
背景技術(shù)：
集成電路即IC技術(shù)的不斷進(jìn)步，集成在同一芯片上的元器件數(shù)量已從最初的幾 十幾百個(gè)進(jìn)化到現(xiàn)在的數(shù)以百萬(wàn)計(jì)。目前IC的性能和復(fù)雜度遠(yuǎn)非當(dāng)初所能想象。為了達(dá) 到復(fù)雜度和電路密度的要求(即集成到確定區(qū)域內(nèi)的器件數(shù)量)，最小的特征尺寸，也就是 公知的器件的“幾何線寬”隨著工藝技術(shù)的革新而越來(lái)越小。如今，半導(dǎo)體器件的最小線寬 已經(jīng)小于0. 25微米。不斷增加的電路密度不僅提高了 IC的性能和復(fù)雜程度，同時(shí)還給客戶帶來(lái)更低 成本的部件。一套集成電路生產(chǎn)設(shè)備可能需要花費(fèi)幾億甚至幾十億美元。而每個(gè)生產(chǎn)設(shè)備 的產(chǎn)率是一定的，硅片上的IC數(shù)量也是確定的。因此，通過(guò)減小IC上獨(dú)立器件的特征尺 寸，就可以在每片硅片上制造出更多的器件，從而提高了整個(gè)產(chǎn)線的產(chǎn)量。一般而言，對(duì)于 給定的制程和/或器件版圖，其只適用于某種確定的特征尺寸，因此，制造小尺寸器件是一 件非常具有挑戰(zhàn)性的工作。這種限制的一個(gè)例子是靜電放電保護(hù)裝置的制作。要實(shí)現(xiàn)有效 的靜電放電保護(hù)，通常需要減小靜電放電保護(hù)裝置中保護(hù)晶體管的擊穿電壓，現(xiàn)有技術(shù)中， 可以通過(guò)ESD注入來(lái)調(diào)整保護(hù)晶體管的擊穿電壓，但是，所述ESD注入會(huì)增加制造工藝的復(fù) 雜度，而且隨著保護(hù)晶體管器件尺寸的進(jìn)一步縮小，ESD注入的效果也越來(lái)越小。美國(guó)專(zhuān)利US5959488公布了一種利用梳指形狀的柵區(qū)驅(qū)動(dòng)金屬氧化物(M0Q晶體 管制作的靜電放電保護(hù)裝置。圖I(A)是現(xiàn)有技術(shù)下靜電放電保護(hù)裝置的電路示意圖。如 圖1 (A)所示，所述靜電放電保護(hù)裝置包括保護(hù)晶體管PMOS晶體管1010和NMOS晶體管 1020、輸入引腳1030 ；圖中還示意了被保護(hù)電路1040。PMOS晶體管1010的漏區(qū)、NMOS晶體 管1020的漏區(qū)、輸入引腳1030與被保護(hù)電路1270電連接。所述PMOS晶體管1010的源區(qū) 與柵區(qū)被偏置到電位VDD，所述NMOS晶體管1020的源區(qū)與柵區(qū)被偏置到電位Vss。圖I(B)是現(xiàn)有技術(shù)下靜電放電保護(hù)裝置保護(hù)晶體管的剖面結(jié)構(gòu)示意圖。所述保 護(hù)晶體管包括柵區(qū)1110，源區(qū)1120，漏區(qū)1130，有源區(qū)1150以及多晶硅區(qū)1160。其中，位 于有源區(qū)1150中的柵區(qū)1110、源區(qū)1120以及漏區(qū)1130用于形成保護(hù)晶體管。所有的柵區(qū) 1110通過(guò)多晶硅區(qū)1160相互短接，構(gòu)成并聯(lián)的保護(hù)晶體管結(jié)構(gòu)，其中，所述多晶硅區(qū)1160 完全位于有源區(qū)1150外。然而，所述采用梳指柵區(qū)保護(hù)晶體管的靜電放電保護(hù)裝置仍存在問(wèn)題，在實(shí)際應(yīng) 用時(shí)，多晶硅區(qū)1160的多根梳指的寬度存在微小差別，或者版圖上的不對(duì)稱(chēng)，例如保護(hù)晶 體管的各個(gè)源區(qū)與半導(dǎo)體襯底接地點(diǎn)的位置不同，使得各個(gè)源區(qū)與半導(dǎo)體襯底之間的電阻 不盡相同，而這種微小差別或不對(duì)稱(chēng)情況將使所述保護(hù)晶體管在遭遇靜電放電時(shí)不能均勻 打開(kāi)，使得靜電放電的路徑減少，保護(hù)晶體管局部區(qū)域的靜電放電電流超過(guò)設(shè)計(jì)容限，并使 保護(hù)晶體管受到損傷，從而不能有效保護(hù)內(nèi)部電路。
綜上，需要一種靜電放電保護(hù)裝置，用于核心晶體管電路的靜電放電保護(hù)。

發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種靜電放電保護(hù)裝置，所述靜電放電保護(hù)裝置的輔助 保護(hù)晶體管具備較低的擊穿電壓，在靜電放電時(shí)，所述較低的擊穿電壓可以使輔助保護(hù)晶 體管的觸發(fā)速度提高，從而迅速釋放靜電放電電流。為解決上述問(wèn)題，本發(fā)明提供了一種靜電放電保護(hù)裝置，包括第一主保護(hù)晶體管和第二主保護(hù)晶體管，以及包含第一電極和第二電極的電阻， 其中，第一主保護(hù)晶體管的漏區(qū)、第二主保護(hù)晶體管的漏區(qū)、電阻的第一電極與靜電放電保 護(hù)裝置的輸入端電連接；其特征在于，還包括輔助保護(hù)晶體管，電阻的第二電極與輔助保護(hù)晶體管的漏區(qū)以及被保護(hù)電路的輸 入端電連接，所述輔助保護(hù)晶體管包括多個(gè)晶體管器件，所述多個(gè)晶體管器件具備相同或 相反的導(dǎo)電類(lèi)型；輔助保護(hù)晶體管的襯底上還形成有第一多晶硅區(qū)，所述第一多晶硅區(qū)與襯底間通 過(guò)介電層隔離；導(dǎo)電類(lèi)型相同的多個(gè)晶體管器件的每一個(gè)柵區(qū)與第一多晶硅區(qū)相連接，至少部分 第一多晶硅區(qū)位于襯底中的有源區(qū)內(nèi)；導(dǎo)電類(lèi)型相同的多個(gè)晶體管器件的每一個(gè)柵區(qū)與對(duì)應(yīng)的多個(gè)第一多晶硅區(qū)被偏 置到相同的電位?？蛇x的，所述襯底中的有源區(qū)至少與襯底中的一個(gè)絕緣區(qū)相鄰?？蛇x的，所述第一多晶硅區(qū)至少部分圍繞在輔助保護(hù)晶體管的源區(qū)與漏區(qū)周?chē)??？蛇x的，所述輔助保護(hù)晶體管的柵區(qū)與第一多晶硅區(qū)采用同一層材料形成，所述 輔助保護(hù)晶體管柵區(qū)下方的介電層與第一多晶硅區(qū)下方的介電層采用同一層材料形成?？蛇x的，被保護(hù)電路中包含有被保護(hù)晶體管，所述被保護(hù)晶體管的柵區(qū)與輔助保 護(hù)晶體管的柵區(qū)采用同一層材料形成，所述被保護(hù)晶體管柵區(qū)下方的介電層與輔助保護(hù)晶 體管柵區(qū)下方的介電層采用同一層材料形成，所述被保護(hù)晶體管的源區(qū)與漏區(qū)與輔助保護(hù) 晶體管的源區(qū)與漏區(qū)同時(shí)形成?？蛇x的，襯底上還形成有多個(gè)第二多晶硅區(qū)，所述多個(gè)第二多晶硅區(qū)通過(guò)介電層 與襯底隔離；所述多個(gè)第二多晶硅區(qū)位于輔助保護(hù)晶體管的源區(qū)和/或漏區(qū)上；所述多個(gè) 第二多晶硅區(qū)之間相互分立。相應(yīng)的，本發(fā)明還提供了一種靜電放電保護(hù)裝置，包括第一主保護(hù)晶體管和第二主保護(hù)晶體管，以及包含第一電極和第二電極的電阻， 其中，第一主保護(hù)晶體管的漏區(qū)、第二主保護(hù)晶體管的漏區(qū)、電阻的第一電極與靜電放電保 護(hù)裝置的輸入端電連接；其特征在于，還包括輔助保護(hù)晶體管，電阻的第二電極與輔助保護(hù)晶體管的漏區(qū)以及被保護(hù)電路的輸 入端電連接，所述輔助保護(hù)晶體管包括多個(gè)晶體管器件；輔助保護(hù)晶體管的襯底上還形成有多個(gè)第一多晶硅區(qū)，所述多個(gè)第一多晶硅區(qū)與襯底間通過(guò)介電層隔離，每個(gè)第一多晶硅區(qū)至少部分位于襯底中的有源區(qū)內(nèi)，而且所述多 個(gè)第一多晶硅區(qū)相互分立；導(dǎo)電類(lèi)型相同的多個(gè)晶體管器件的每一個(gè)柵區(qū)與對(duì)應(yīng)的多個(gè)第一多晶硅區(qū)被偏 置到相同的電位?？蛇x的，至少部分個(gè)第一多晶硅區(qū)與輔助保護(hù)晶體管的柵區(qū)對(duì)應(yīng)相連接?？蛇x的，每個(gè)第一多晶硅區(qū)與輔助保護(hù)晶體管的柵區(qū)均相互分立?？蛇x的，所述襯底中的有源區(qū)至少與襯底中的一個(gè)絕緣區(qū)相鄰?？蛇x的，所述輔助保護(hù)晶體管的柵區(qū)與多個(gè)第一多晶硅區(qū)采用同一層材料形成， 所述輔助保護(hù)晶體管柵區(qū)下方的介電層與多個(gè)第一多晶硅區(qū)下方的介電層采用同一層材 料形成?？蛇x的，被保護(hù)電路中包含有被保護(hù)晶體管，所述被保護(hù)晶體管的柵區(qū)與輔助保 護(hù)晶體管的柵區(qū)采用同一層材料形成，所述被保護(hù)晶體管柵區(qū)下方的介電層與輔助保護(hù)晶 體管柵區(qū)下方的介電層采用同一層材料形成，所述被保護(hù)晶體管的源區(qū)與漏區(qū)與輔助保護(hù) 晶體管的源區(qū)與漏區(qū)同時(shí)形成?？蛇x的，襯底上還形成有多個(gè)第二多晶硅區(qū)，所述多個(gè)第二多晶硅區(qū)通過(guò)介電層 與襯底隔離；所述多個(gè)第二多晶硅區(qū)位于輔助保護(hù)晶體管的源區(qū)和/或漏區(qū)上；所述多個(gè) 第二多晶硅區(qū)之間相互分立。相應(yīng)的，本發(fā)明還提供了一種靜電放電保護(hù)裝置，包括第一主保護(hù)晶體管和第二主保護(hù)晶體管，以及包含第一電極和第二電極的電阻， 其中，第一主保護(hù)晶體管的漏區(qū)、第二主保護(hù)晶體管的漏區(qū)、電阻的第一電極與靜電放電保 護(hù)裝置的輸入端電連接；其特征在于，還包括輔助保護(hù)晶體管，電阻的第二電極與輔助保護(hù)晶體管的漏區(qū)以及被保護(hù)電路的輸 入端電連接，所述輔助保護(hù)晶體管包括多個(gè)晶體管器件；輔助保護(hù)晶體管的襯底上還形成有多個(gè)第二多晶硅區(qū)，所述多個(gè)第二多晶硅區(qū)位 于輔助保護(hù)晶體管的源區(qū)和/或漏區(qū)上；所述多個(gè)第二多晶硅區(qū)相互分立，而且每一第二 多晶硅區(qū)與輔助保護(hù)晶體管的柵區(qū)也相互分立?？蛇x的，輔助保護(hù)晶體管的源區(qū)或漏區(qū)包含多個(gè)摻雜區(qū)；所述多個(gè)摻雜區(qū)與多個(gè) 第二多晶硅區(qū)相對(duì)應(yīng)?？蛇x的，所述輔助保護(hù)晶體管的柵區(qū)與多個(gè)第二多晶硅區(qū)采用同一層材料形成， 所述輔助保護(hù)晶體管柵區(qū)下方的介電層與多個(gè)第二多晶硅區(qū)下方的介電層采用同一層材 料形成?？蛇x的，被保護(hù)電路中包含有被保護(hù)晶體管，所述被保護(hù)晶體管的柵區(qū)與輔助保 護(hù)晶體管的柵區(qū)采用同一層材料形成，所述被保護(hù)晶體管柵區(qū)下方的介電層與輔助保護(hù)晶 體管柵區(qū)下方的介電層采用同一層材料形成，所述被保護(hù)晶體管的源區(qū)與漏區(qū)與輔助保護(hù) 晶體管的源區(qū)與漏區(qū)同時(shí)形成。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)1.采用兩級(jí)級(jí)聯(lián)的靜電放電保護(hù)電路結(jié)構(gòu)，第二級(jí)輔助保護(hù)晶體管的設(shè)計(jì)擊穿電 壓要小于第一級(jí)的主保護(hù)晶體管；這種電路設(shè)計(jì)可以保證當(dāng)輸入引腳的靜電電壓較低，第一級(jí)的主保護(hù)晶體管未作用時(shí)，輔助保護(hù)晶體管預(yù)先作用以限制被保護(hù)電路輸入端的電壓 和電流；2.在輔助保護(hù)晶體管有源區(qū)邊緣的介電層上形成了第一多晶硅區(qū)，所述第一多晶 硅區(qū)被偏置到與輔助保護(hù)晶體管柵區(qū)相同的電位，所述偏置的第一多晶硅區(qū)與半導(dǎo)體襯底 的有源區(qū)形成了寄生電容器，所述寄生電容器與輔助保護(hù)晶體管的柵區(qū)耦合，降低了輔助 保護(hù)晶體管的擊穿電壓；3.在輔助保護(hù)晶體管的源區(qū)或漏區(qū)上形成了第二多晶硅區(qū)，所述第二多晶硅區(qū)不 被偏置到任何電位上，即懸浮在輔助保護(hù)晶體管的襯底上，在輔助保護(hù)晶體管的源區(qū)與漏 區(qū)形成時(shí)，所述懸浮的第二多晶硅區(qū)作為離子注入的阻擋層，降低了輔助保護(hù)晶體管的源 區(qū)或漏區(qū)的摻雜離子濃度，提高了輔助保護(hù)晶體管的源區(qū)電阻與漏區(qū)電阻，從而降低了被 保護(hù)電路輸入端的靜電放電電流；4.采用與被保護(hù)電路中的核心晶體管相同的制作工藝在輔助保護(hù)晶體管區(qū)域形 成偏置的第一多晶硅區(qū)與懸浮的第二多晶硅區(qū)，工藝復(fù)雜度沒(méi)有增加；而現(xiàn)有技術(shù)采用額 外的靜電放電保護(hù)注入工藝來(lái)調(diào)整輔助保護(hù)晶體管的擊穿電壓，制作工藝復(fù)雜。


圖1 (A)是現(xiàn)有技術(shù)下靜電放電保護(hù)裝置的電路示意圖。圖1 (B)是現(xiàn)有技術(shù)下靜電放電保護(hù)裝置的保護(hù)晶體管的剖面結(jié)構(gòu)示意圖。圖2是本發(fā)明靜電放電保護(hù)裝置1200的電路示意圖。圖3㈧是本發(fā)明靜電放電保護(hù)裝置中輔助保護(hù)晶體管第一實(shí)施例100的布局示 意圖。圖3(B)是本發(fā)明第一實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管100沿圖 3(A)所示XX’方向的剖面結(jié)構(gòu)示意圖。圖4是本發(fā)明第二實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管400的布局示意 圖。圖5是本發(fā)明第三實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管500的布局示意 圖。圖6(A)是本發(fā)明第四實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管700的布局 示意圖。圖6(B)是本發(fā)明第四實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管700沿圖 6(A)所示XX’方向的剖面結(jié)構(gòu)示意圖。圖7 (A)是本發(fā)明第五實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管觀10的布局 示意圖。圖7 (B)是本發(fā)明第六實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管觀20的布局 示意圖。圖7 (C)是本發(fā)明第七實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管觀30的布局 示意圖。圖8(A)是圖3(A)至圖7(C)中輔助保護(hù)晶體管的柵區(qū)及柵區(qū)對(duì)應(yīng)摻雜區(qū)的剖面 結(jié)構(gòu)示意圖。
圖8(B)是本發(fā)明實(shí)施例中懸浮的第二多晶硅區(qū)的剖面結(jié)構(gòu)示意圖。圖8(C)是本發(fā)明實(shí)施例中偏置的第一多晶硅區(qū)的剖面結(jié)構(gòu)示意圖。
具體實(shí)施例方式現(xiàn)有技術(shù)靜電放電保護(hù)裝置中的保護(hù)晶體管普遍采用梳指結(jié)構(gòu)的柵區(qū)，但所述梳 指結(jié)構(gòu)的多根梳指可能會(huì)因?yàn)楣に嚻疃霈F(xiàn)不對(duì)稱(chēng)的情況，這種不對(duì)稱(chēng)情況將使所述保 護(hù)晶體管在遭遇靜電放電時(shí)不能均勻打開(kāi)，使得靜電放電的路徑減少，保護(hù)晶體管局部區(qū) 域的靜電放電電流超過(guò)設(shè)計(jì)容限，并使保護(hù)晶體管受到損傷。針對(duì)上述問(wèn)題，發(fā)明人提供了一種利用偏置的多晶硅區(qū)電連接保護(hù)晶體管梳指結(jié) 構(gòu)的柵區(qū)，從而使得所述保護(hù)晶體管能夠均勻打開(kāi)，避免保護(hù)晶體管局部區(qū)域因電流過(guò)載 而損傷；進(jìn)一步的，發(fā)明人還在保護(hù)晶體管的源區(qū)和漏區(qū)上形成懸浮的多晶硅區(qū)，所述懸浮 的多晶硅區(qū)可以增大保護(hù)晶體管的源區(qū)電阻與漏區(qū)電阻，從而減小了靜電放電電流。為了更好的理解構(gòu)成本發(fā)明靜電放電保護(hù)裝置的保護(hù)晶體管結(jié)構(gòu)及其工作原理， 接下來(lái)先對(duì)本發(fā)明的靜電放電保護(hù)裝置的電路進(jìn)行說(shuō)明。但應(yīng)認(rèn)識(shí)到，本領(lǐng)域技術(shù)人員可 以修改在此描述的本發(fā)明而仍然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列的描述應(yīng)當(dāng)被理解為 對(duì)本領(lǐng)域技術(shù)人員的廣泛教導(dǎo)，而并不作為對(duì)本發(fā)明的限制。圖2是本發(fā)明靜電放電保護(hù)裝置1200的電路示意圖。如圖2所示，靜電放電保護(hù) 裝置1200包括主保護(hù)晶體管PMOS晶體管1210和NMOS晶體管1220，輔助保護(hù)晶體管PMOS 晶體管1230和NMOS晶體管1M0，以及電阻1250。PMOS晶體管1210的漏區(qū)和NMOS晶體管 1220的漏區(qū)與輸入引腳1260及電阻1250的一端電連接。PMOS晶體管1230的漏區(qū)和NMOS 晶體管1240的漏區(qū)與電阻1250的另一端和被保護(hù)電路1270電連接。所述PMOS晶體管 1210和1230的源區(qū)和柵區(qū)被偏置到電位VDD，所述NMOS晶體管1220和1240的源區(qū)和柵區(qū) 被偏置到電位Vss。被保護(hù)電路1270可以包含一個(gè)以上的晶體管器件，如核心晶體管器件。在具體實(shí)施例中，靜電放電保護(hù)裝置1200的輔助保護(hù)晶體管可以由單獨(dú)的PMOS 晶體管1230構(gòu)成，也可以由單獨(dú)的NMOS晶體管1240構(gòu)成，還可以由PMOS晶體管1230和 NMOS晶體管1240的復(fù)合結(jié)構(gòu)構(gòu)成。在具體實(shí)施例中，PMOS晶體管1230代表了多個(gè)晶體管 器件，NMOS晶體管1240也代表了多個(gè)晶體管器件。為了方便說(shuō)明，下文以構(gòu)成輔助保護(hù)晶 體管的多個(gè)晶體管為相同導(dǎo)電類(lèi)型的晶體管為例進(jìn)行說(shuō)明，即均為PMOS晶體管或NMOS晶 體管；所述輔助保護(hù)晶體管的第一多晶硅區(qū)形成在相同導(dǎo)電類(lèi)型的多個(gè)晶體管中。在發(fā)生靜電放電時(shí)，圖2所示的兩級(jí)級(jí)聯(lián)的靜電放電保護(hù)裝置中，第二級(jí)輔助保 護(hù)晶體管的設(shè)計(jì)擊穿電壓要小于第一級(jí)的主保護(hù)晶體管；這種電路設(shè)計(jì)可以保證當(dāng)輸入引 腳1260的靜電電壓較低，第一級(jí)的主保護(hù)晶體管未作用時(shí)，輔助保護(hù)晶體管預(yù)先作用以限 制被保護(hù)電路輸入端的電壓和電流，從而達(dá)到保護(hù)被保護(hù)電路中核心晶體管的效果。為實(shí)現(xiàn)圖2所示靜電放電保護(hù)裝置的保護(hù)效果，需要對(duì)第二級(jí)的輔助保護(hù)晶體管 結(jié)構(gòu)進(jìn)行改進(jìn)，以使其在較低靜電電壓放電時(shí)限制被保護(hù)電路輸入端的電壓和電流。在本 發(fā)明的具體實(shí)施例中，形成輔助保護(hù)晶體管的半導(dǎo)體襯底上形成了偏置的第一多晶硅區(qū)和 /或懸浮的第二多晶硅區(qū)，所述偏置的第一多晶硅區(qū)與半導(dǎo)體襯底的有源區(qū)形成了寄生電 容器，所述寄生電容器與輔助保護(hù)晶體管的柵區(qū)耦合，降低了輔助保護(hù)晶體管的擊穿電壓； 所述懸浮的第二多晶硅區(qū)降低了輔助保護(hù)晶體管的源區(qū)電阻與漏區(qū)電阻，從而延長(zhǎng)了靜電放電電流路徑，減小了靜電放電電流。圖3(A)是本發(fā)明第一實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管100的布局 示意圖。圖3(B)是本發(fā)明靜電放電保護(hù)裝置中輔助保護(hù)晶體管第一實(shí)施例100沿圖3(A) 所示XX’方向的剖面結(jié)構(gòu)示意圖。如圖3㈧所示，本發(fā)明第一實(shí)施例的輔助保護(hù)晶體管100包括柵區(qū)110，所述柵 區(qū)110由多根平行排列的梳指構(gòu)成；源區(qū)120以及漏區(qū)130，所述源區(qū)120與漏區(qū)130也由 多個(gè)平行排列的梳指構(gòu)成，源區(qū)120的每根梳指與漏區(qū)130的每根梳指間隔排列，所述間隔 排列的源區(qū)120與漏區(qū)130對(duì)稱(chēng)分布于柵區(qū)110每根梳指兩側(cè)，柵區(qū)110的每根梳指均對(duì) 應(yīng)源區(qū)120的一根梳指與漏區(qū)130的一根梳指；所述輔助保護(hù)晶體管100還包括有源區(qū)150 與第一多晶硅區(qū)140，源區(qū)120與漏區(qū)130即位于有源區(qū)150中；第一多晶硅區(qū)140位于有 源區(qū)150邊緣，柵區(qū)110的所有梳指通過(guò)第一多晶硅區(qū)140相連接。所述柵區(qū)110與第一 多晶硅區(qū)140的連接是實(shí)體上的連接，即柵區(qū)110與第一多晶硅140存在實(shí)體的接觸，下文 中涉及的“連接”含義與此處相同。在具體實(shí)施例中，輔助保護(hù)晶體管100由多個(gè)晶體管器件構(gòu)成，所述多個(gè)晶體管 器件的柵區(qū)Iio通過(guò)第一多晶硅區(qū)140相連接，因此，所述第一多晶硅區(qū)140的電位與柵區(qū) 110相同，即也被偏置到圖2所示的Vdd或Vss。在具體實(shí)施例中，第一多晶硅區(qū)140位于源 區(qū)120和漏區(qū)130的周?chē)罁?jù)具體實(shí)施例的不同，所述第一多晶硅區(qū)140至少部分位于有 源區(qū)150內(nèi)。如圖3(B)所示，輔助保護(hù)晶體管100還包括半導(dǎo)體襯底160，所述半導(dǎo)體襯底160 通過(guò)介電層與輔助保護(hù)晶體管100的柵區(qū)110以及第一多晶硅區(qū)140隔離；場(chǎng)隔離區(qū)210， 所述場(chǎng)隔離區(qū)210位于有源區(qū)150邊緣，將有源區(qū)150與其他器件隔離。如圖3(B)所示，有源區(qū)150邊緣上的第一多晶硅區(qū)140、第一多晶硅區(qū)140下方的 介電層以及有源區(qū)150共同構(gòu)成了寄生電容器，所述寄生電容器與輔助保護(hù)晶體管100的 柵區(qū)110耦合，降低了輔助保護(hù)晶體管100的擊穿電壓；在發(fā)生靜電放電時(shí)，所述較低的擊 穿電壓可以將被保護(hù)電路的輸入端鉗制在較低的電壓上。依據(jù)具體實(shí)施例的不同，第一多晶硅區(qū)還可以有其他的布局方式，具體參見(jiàn)圖4 和圖5所示。圖4是本發(fā)明第二實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管400的布局示意 圖。如圖4所示，輔助保護(hù)晶體管400包括柵區(qū)110、源區(qū)120以及漏區(qū)130，所述柵區(qū)110、 源區(qū)120以及漏區(qū)130的結(jié)構(gòu)與布局與圖3(A)所示的輔助保護(hù)晶體管100相同。輔助保護(hù)晶體管400還包括第一多晶硅區(qū)440，所述第一多晶硅區(qū)440由分布于有 源區(qū)150邊緣相互分立的多個(gè)多晶硅區(qū)構(gòu)成，所述分立的多個(gè)多晶硅區(qū)是指第一多晶硅區(qū) 440的各個(gè)亞區(qū)域相互之間不存在實(shí)體上的接觸，下文中涉及的“分立”含義與此處相同。所述第一多晶硅區(qū)440與圖3 (A)中的第一多晶硅區(qū)140作用相同，用于電連接相 鄰的柵區(qū)110，因此，所述第一多晶硅區(qū)440的電位與柵區(qū)110相同，即也被偏置到圖2所 示的Vdd或Vss ；同時(shí)，所述第一多晶硅區(qū)440與第一多晶硅區(qū)440下方的介電層以及有源區(qū) 150共同構(gòu)成了寄生電容器，所述寄生電容器與輔助保護(hù)晶體管100的柵區(qū)110耦合，降低 了輔助保護(hù)晶體管100的擊穿電壓。
在具體實(shí)施例中，所述第一多晶硅區(qū)440圍繞在輔助保護(hù)晶體管的漏區(qū)130周?chē)?分別與輔助保護(hù)晶體管400的柵區(qū)110相連接，依據(jù)具體實(shí)施例的不同，所述第一多晶硅區(qū) 440至少部分位于有源區(qū)150內(nèi)。圖5是本發(fā)明第三實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管500的布局示意 圖。如圖5所示，輔助保護(hù)晶體管500包括柵區(qū)110、源區(qū)120以及漏區(qū)130，所述柵區(qū)110、 源區(qū)120以及漏區(qū)130的結(jié)構(gòu)與布局與圖3(A)所示的輔助保護(hù)晶體管100相同。輔助保護(hù)晶體管500還包括第一多晶硅區(qū)M0，所述第一多晶硅區(qū)540由分布于有 源區(qū)150邊緣且相互分立的多個(gè)多晶硅區(qū)構(gòu)成，所述第一多晶硅區(qū)540與柵區(qū)110相互分 立，但所述第一多晶硅區(qū)540也被偏置到圖2所述的電位Vdd或Vss，所述偏置的第一多晶硅 區(qū)440與第一多晶硅區(qū)440下方的介電層及有源區(qū)150共同構(gòu)成了寄生電容器。依據(jù)具體 實(shí)施例的不同，所述第一多晶硅區(qū)540部分或完全位于有源區(qū)150內(nèi)。如上所述，本發(fā)明靜電放電保護(hù)裝置中輔助保護(hù)晶體管的第一實(shí)施例、第二實(shí)施 例與第三實(shí)施例均在半導(dǎo)體襯底有源區(qū)邊緣的介電層上形成了偏置的第一多晶硅區(qū)，所 述偏置的第一多晶硅區(qū)、偏置的第一多晶硅區(qū)下方的介電層及有源區(qū)共同構(gòu)成了寄生電容 器，進(jìn)一步的，所述寄生電容器降低了輔助保護(hù)晶體管的擊穿電壓。在發(fā)生靜電放電時(shí)，靜電電壓可以超過(guò)1萬(wàn)伏，所述極高的靜電電壓在放電瞬間 產(chǎn)生的瞬時(shí)靜電放電電流也極大；為減小所述瞬時(shí)靜電放電電流，必須提高輔助保護(hù)晶體 管的源區(qū)與漏區(qū)電阻，以延長(zhǎng)靜電放電電流路徑。本發(fā)明通過(guò)在輔助保護(hù)晶體管源區(qū)與漏 區(qū)引入懸浮的第二多晶硅區(qū)，提高了輔助保護(hù)晶體管的源區(qū)與漏區(qū)電阻。圖6(A)是本發(fā)明第四實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管700的布局 示意圖。圖6(B)是本發(fā)明第四實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管700沿圖 6(A)所示XX’方向的剖面結(jié)構(gòu)示意圖。如圖6(A)所示，輔助保護(hù)晶體管700包括柵區(qū)710，所述柵區(qū)710由多根平行排 列的梳指構(gòu)成；源區(qū)120以及漏區(qū)130，所述源區(qū)120與漏區(qū)130也由多個(gè)平行排列的梳指 構(gòu)成，源區(qū)120的每根梳指與漏區(qū)130的每根梳指間隔排列，所述間隔排列的源區(qū)120與漏 區(qū)130對(duì)稱(chēng)分布于柵區(qū)110每根梳指兩側(cè)，柵區(qū)110的每根梳指均對(duì)應(yīng)源區(qū)120的一根梳指 與漏區(qū)130的一根梳指；所述輔助保護(hù)晶體管700還包括有源區(qū)750，源區(qū)720與漏區(qū)730 即位于有源區(qū)750中。輔助保護(hù)晶體管700中還包含有第二多晶硅區(qū)740，在具體實(shí)施例中，第二多晶硅 區(qū)740由多個(gè)位于漏區(qū)730內(nèi)的亞區(qū)域構(gòu)成，所述第二多晶硅區(qū)740的多個(gè)亞區(qū)域相互分 立，且第二多晶硅區(qū)740與柵區(qū)710之間也相互分立。如圖6 (B)所示，輔助保護(hù)晶體管700還包括半導(dǎo)體襯底760，有源區(qū)750即位于所 述半導(dǎo)體襯底760中；有源區(qū)750中形成有輔助保護(hù)晶體管700的源區(qū)720以及漏區(qū)730 ； 半導(dǎo)體襯底760通過(guò)介電層與輔助保護(hù)晶體管700的柵區(qū)710以及第二多晶硅區(qū)740分立。在離子注入形成輔助保護(hù)晶體管700的漏區(qū)730時(shí)，所述第二多晶硅區(qū)740的多 個(gè)亞區(qū)域作為離子注入的阻擋層，降低了輔助保護(hù)晶體管700的漏區(qū)730的摻雜離子濃度， 將輔助保護(hù)晶體管700的漏區(qū)730分隔為摻雜區(qū)2732、2734和2736，所述摻雜區(qū)2732、2734 和2736相互分立。所述分立的摻雜區(qū)2732、2734和2736提高了輔助保護(hù)晶體管700漏區(qū)電阻，所述提高了的漏區(qū)電阻延長(zhǎng)了靜電放電電流路徑，減小了靜電放電時(shí)的瞬態(tài)電流，從 而起到保護(hù)被保護(hù)電路中核心晶體管器件的作用。在具體實(shí)施例中，所述第二多晶硅區(qū)740還可以形成在輔助保護(hù)晶體管700的源 區(qū)720上，作用與形成在漏區(qū)730上相同。本發(fā)明第四實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管700中的懸浮的第二 多晶硅區(qū)740還可以與偏置的第一多晶硅區(qū)結(jié)合，共同形成輔助保護(hù)晶體管。圖7 (A)是本發(fā)明第五實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管觀10的布局 示意圖。圖7 (B)是本發(fā)明第六實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管觀20的布局 示意圖。圖7 (C)是本發(fā)明第七實(shí)施例的靜電放電保護(hù)裝置中輔助保護(hù)晶體管觀30的布局 示意圖。如圖7㈧所示，第二多晶硅區(qū)740被添加到圖3㈧所示的輔助保護(hù)晶體管100 中，構(gòu)成輔助保護(hù)晶體管觀10。第二多晶硅區(qū)740由多個(gè)位于源區(qū)120和/或漏區(qū)130內(nèi) 的亞區(qū)域構(gòu)成。所述第二多晶硅區(qū)740與柵區(qū)110和第一多晶硅區(qū)140相互分立，第二多 晶硅區(qū)740的多個(gè)亞區(qū)域之間也相互分立。如圖7⑶所示，第二多晶硅區(qū)740被添加到圖4所示的輔助保護(hù)晶體管400中， 構(gòu)成輔助保護(hù)晶體管觀20。第二多晶硅區(qū)740由多個(gè)位于源區(qū)120和/或漏區(qū)130內(nèi)的亞 區(qū)域構(gòu)成。所述第二多晶硅區(qū)740與柵區(qū)110和第一多晶硅區(qū)440相互分立，第二多晶硅 區(qū)740的多個(gè)亞區(qū)域相互之間也相互分立。如圖7(C)所示，第二多晶硅區(qū)740被添加到圖5所示的輔助保護(hù)晶體管500中， 構(gòu)成輔助保護(hù)晶體管觀30。第二多晶硅區(qū)740由多個(gè)位于源區(qū)120和/或漏區(qū)130內(nèi)的亞 區(qū)域構(gòu)成。所述第二多晶硅區(qū)740與柵區(qū)110和第一多晶硅區(qū)540相互分立，第二多晶硅 區(qū)740的多個(gè)亞區(qū)域之間也相互分立。在圖2所示靜電放電保護(hù)裝置中，被保護(hù)電路1270包含有一個(gè)以上的被保護(hù)晶體 管器件。在具體實(shí)施例中，所述被保護(hù)晶體管的制作工藝與輔助保護(hù)晶體管以及輔助保護(hù) 晶體管襯底上的多晶硅區(qū)的制作工藝相同；同時(shí)，所述輔助保護(hù)晶體管采用了袋狀注入結(jié) 構(gòu)及重?fù)诫s結(jié)構(gòu)，所述袋狀注入結(jié)構(gòu)及重?fù)诫s結(jié)構(gòu)形成的突變結(jié)使得輔助保護(hù)晶體管具備 較低的擊穿電壓。圖8(A)是圖3(A)至圖7(C)中輔助保護(hù)晶體管的柵區(qū)及柵區(qū)對(duì)應(yīng)摻雜區(qū)的剖面 結(jié)構(gòu)示意圖。如圖8(A)所示，輔助保護(hù)晶體管柵區(qū)及柵區(qū)對(duì)應(yīng)摻雜區(qū)包括半導(dǎo)體襯底2160 ； 柵區(qū)2110，所述柵區(qū)2110位于半導(dǎo)體襯底2160上；柵介電層2120，所述柵介電層2120位 于半導(dǎo)體襯底2160表面；輕摻雜區(qū)2130，袋狀注入?yún)^(qū)2140以及重?fù)诫s區(qū)2150，所述輕摻雜 區(qū)2130、袋狀注入?yún)^(qū)2140以及重?fù)诫s區(qū)2150自上而下依次位于柵區(qū)2110兩側(cè)的半導(dǎo)體襯 底2160中，同時(shí)所述輕摻雜區(qū)2130、袋狀注入?yún)^(qū)2140以及重?fù)诫s區(qū)2150相互連接，共同構(gòu) 成輔助保護(hù)晶體管的源區(qū)或漏區(qū)。圖8(B)是本發(fā)明實(shí)施例中第二多晶硅區(qū)的剖面結(jié)構(gòu)示意圖。如圖8(B)所示，第二多晶硅區(qū)包括半導(dǎo)體襯底2260 ；多晶硅層2210，所述多晶硅層2210位于半導(dǎo)體襯底2260上；多晶硅介電層2220，所述多晶硅介電層2220位于半導(dǎo)體 襯底2260表面；輕摻雜區(qū)2230，袋狀注入?yún)^(qū)2240以及重?fù)诫s區(qū)2250，所述輕摻雜區(qū)2230、 袋狀注入?yún)^(qū)2240以及重?fù)诫s區(qū)2250自上而下依次位于柵區(qū)2210兩側(cè)的半導(dǎo)體襯底2260 中，同時(shí)所述輕摻雜區(qū)2230、袋狀注入?yún)^(qū)2240以及重?fù)诫s區(qū)2250相互連接，共同構(gòu)成了輔 助保護(hù)晶體管的源區(qū)或漏區(qū)的一部分，所述輔助保護(hù)晶體管的源區(qū)或漏區(qū)被第二多晶硅區(qū) 分隔為多個(gè)亞區(qū)域。圖8(C)是本發(fā)明實(shí)施例中第一多晶硅區(qū)的剖面結(jié)構(gòu)示意圖。如圖8(C)所示，第一多晶硅區(qū)包括半導(dǎo)體襯底2360 ；多晶硅層2310，所述多晶硅 層2310位于半導(dǎo)體襯底2360上；場(chǎng)隔離區(qū)2320，所述場(chǎng)隔離區(qū)2320位于多晶硅層2310 — 側(cè)的半導(dǎo)體襯底2360中，且有部分區(qū)域位于多晶硅層2310下方；輕摻雜區(qū)2330，袋狀注入 區(qū)2340，重?fù)诫s區(qū)2350，所述輕摻雜區(qū)2330、袋狀注入?yún)^(qū)2340以及重?fù)诫s區(qū)2350自上而 下依次位于柵區(qū)2110另一側(cè)的半導(dǎo)體襯底2160中，同時(shí)所述輕摻雜區(qū)2330、袋狀注入?yún)^(qū) 2340以及重?fù)诫s區(qū)2350相互連接，共同構(gòu)成了輔助保護(hù)晶體管的源區(qū)或漏區(qū)。在具體實(shí)施例中，所述輔助保護(hù)晶體管的柵區(qū)與第一多晶硅區(qū)采用同一層材料形 成，所述輔助保護(hù)晶體管柵區(qū)下方的介電層與第一多晶硅區(qū)下方的介電層采用同一層材料 形成。依據(jù)具體實(shí)施例的不同，被保護(hù)電路中包含有被保護(hù)晶體管，所述被保護(hù)晶體管 的柵區(qū)與輔助保護(hù)晶體管的柵區(qū)采用同一層材料形成，所述被保護(hù)晶體管柵區(qū)下方的介電 層與輔助保護(hù)晶體管柵區(qū)下方的介電層采用同一層材料形成，所述被保護(hù)晶體管的源區(qū)與 漏區(qū)與輔助保護(hù)晶體管的源區(qū)與漏區(qū)同時(shí)形成。綜上，所述采用第一多晶硅區(qū)與第二多晶硅區(qū)結(jié)構(gòu)的輔助保護(hù)晶體管構(gòu)成了本發(fā) 明的靜電放電保護(hù)裝置。所述第一多晶硅區(qū)與半導(dǎo)體襯底的有源區(qū)形成了寄生電容器，所 述寄生電容器與輔助保護(hù)晶體管的柵區(qū)耦合，降低了輔助保護(hù)晶體管的擊穿電壓；所述第 二多晶硅區(qū)降低了輔助保護(hù)晶體管的源區(qū)或漏區(qū)的摻雜離子濃度，提高了輔助保護(hù)晶體管 的源區(qū)電阻與漏區(qū)電阻，從而降低了被保護(hù)電路輸入端的靜電放電電流。雖然本發(fā)明已以較佳實(shí)施例披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種變動(dòng)和修改，因此本發(fā)明的保護(hù)范圍應(yīng) 當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種靜電放電保護(hù)裝置，包括第一主保護(hù)晶體管和第二主保護(hù)晶體管，以及包含第一電極和第二電極的電阻，其中， 第一主保護(hù)晶體管的漏區(qū)、第二主保護(hù)晶體管的漏區(qū)、電阻的第一電極與靜電放電保護(hù)裝 置的輸入端電連接；其特征在于，還包括輔助保護(hù)晶體管，電阻的第二電極與輔助保護(hù)晶體管的漏區(qū)以及被保護(hù)電路的輸入端 電連接，所述輔助保護(hù)晶體管包括多個(gè)晶體管器件，所述多個(gè)晶體管器件具備相同或相反 的導(dǎo)電類(lèi)型；輔助保護(hù)晶體管的襯底上還形成有第一多晶硅區(qū)，所述第一多晶硅區(qū)與襯底間通過(guò)介 電層隔離；導(dǎo)電類(lèi)型相同的多個(gè)晶體管器件的每一個(gè)柵區(qū)與第一多晶硅區(qū)相連接，至少部分第一 多晶硅區(qū)位于襯底中的有源區(qū)內(nèi)；導(dǎo)電類(lèi)型相同的多個(gè)晶體管器件的每一個(gè)柵區(qū)與對(duì)應(yīng)的第一多晶硅區(qū)被偏置到相同 的電位。
2.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其特征在于，所述襯底中的有源區(qū)至少與 襯底中的一個(gè)絕緣區(qū)相鄰。
3.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其特征在于，所述第一多晶硅區(qū)至少部分 圍繞在輔助保護(hù)晶體管的源區(qū)與漏區(qū)周?chē)?br> 4.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其特征在于，所述輔助保護(hù)晶體管的柵區(qū) 與第一多晶硅區(qū)采用同一層材料形成，所述輔助保護(hù)晶體管柵區(qū)下方的介電層與第一多晶 硅區(qū)下方的介電層采用同一層材料形成。
5.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其特征在于，被保護(hù)電路中包含有被保護(hù) 晶體管，所述被保護(hù)晶體管的柵區(qū)與輔助保護(hù)晶體管的柵區(qū)采用同一層材料形成，所述被 保護(hù)晶體管柵區(qū)下方的介電層與輔助保護(hù)晶體管柵區(qū)下方的介電層采用同一層材料形成， 所述被保護(hù)晶體管的源區(qū)與漏區(qū)與輔助保護(hù)晶體管的源區(qū)與漏區(qū)同時(shí)形成。
6.如權(quán)利要求1至5任一項(xiàng)所述的靜電放電保護(hù)裝置，其特征在于，襯底上還形成有多 個(gè)第二多晶硅區(qū)，所述多個(gè)第二多晶硅區(qū)通過(guò)介電層與襯底隔離；所述多個(gè)第二多晶硅區(qū) 位于輔助保護(hù)晶體管的源區(qū)和/或漏區(qū)上；所述多個(gè)第二多晶硅區(qū)之間相互分立。
7.一種靜電放電保護(hù)裝置，包括第一主保護(hù)晶體管和第二主保護(hù)晶體管，以及包含第一電極和第二電極的電阻，其中， 第一主保護(hù)晶體管的漏區(qū)、第二主保護(hù)晶體管的漏區(qū)、電阻的第一電極與靜電放電保護(hù)裝 置的輸入端相電連接；其特征在于，還包括輔助保護(hù)晶體管，電阻的第二電極與輔助保護(hù)晶體管的漏區(qū)以及被保護(hù)電路的輸入端 電連接，所述輔助保護(hù)晶體管包括多個(gè)晶體管器件，所述多個(gè)晶體管器件具備相同或相反 的導(dǎo)電類(lèi)型；輔助保護(hù)晶體管的襯底上還形成有多個(gè)第一多晶硅區(qū)，所述多個(gè)第一多晶硅區(qū)與襯底 間通過(guò)介電層隔離，每個(gè)第一多晶硅區(qū)至少部分位于襯底中的有源區(qū)內(nèi)，而且所述多個(gè)第 一多晶硅區(qū)相互分立；導(dǎo)電類(lèi)型相同的多個(gè)晶體管器件的每一個(gè)柵區(qū)與對(duì)應(yīng)的多個(gè)第一多晶硅區(qū)被偏置到 相同的電位。
8.如權(quán)利要求7所述的靜電放電保護(hù)裝置，其特征在于，至少部分個(gè)第一多晶硅區(qū)與 輔助保護(hù)晶體管的柵區(qū)對(duì)應(yīng)相連接。
9.如權(quán)利要求7所述的靜電放電保護(hù)裝置，其特征在于，每個(gè)第一多晶硅區(qū)與輔助保 護(hù)晶體管的柵區(qū)均相互分立。
10.如權(quán)利要求7所述的靜電放電保護(hù)裝置，其特征在于，所述襯底中的有源區(qū)至少與 襯底中的一個(gè)絕緣區(qū)相鄰。
11.如權(quán)利要求7所述的靜電放電保護(hù)裝置，其特征在于，所述輔助保護(hù)晶體管的柵區(qū) 與多個(gè)第一多晶硅區(qū)采用同一層材料形成，所述輔助保護(hù)晶體管柵區(qū)下方的介電層與多個(gè) 第一多晶硅區(qū)下方的介電層采用同一層材料形成。
12.如權(quán)利要求7所述的靜電放電保護(hù)裝置，其特征在于，被保護(hù)電路中包含有被保護(hù) 晶體管，所述被保護(hù)晶體管的柵區(qū)與輔助保護(hù)晶體管的柵區(qū)采用同一層材料形成，所述被 保護(hù)晶體管柵區(qū)下方的介電層與輔助保護(hù)晶體管柵區(qū)下方的介電層采用同一層材料形成， 所述被保護(hù)晶體管的源區(qū)與漏區(qū)與輔助保護(hù)晶體管的源區(qū)與漏區(qū)同時(shí)形成。
13.如權(quán)利要求7至12任一項(xiàng)所述的靜電放電保護(hù)裝置，其特征在于，襯底上還形成有 多個(gè)第二多晶硅區(qū)，所述多個(gè)第二多晶硅區(qū)通過(guò)介電層與襯底隔離；所述多個(gè)第二多晶硅 區(qū)位于輔助保護(hù)晶體管的源區(qū)和/或漏區(qū)上；所述多個(gè)第二多晶硅區(qū)之間相互分立。
14.一種靜電放電保護(hù)裝置，包括第一主保護(hù)晶體管和第二主保護(hù)晶體管，以及包含第一電極和第二電極的電阻，其中， 第一主保護(hù)晶體管的漏區(qū)、第二主保護(hù)晶體管的漏區(qū)、電阻的第一電極與靜電放電保護(hù)裝 置的輸入端電連接；其特征在于，還包括輔助保護(hù)晶體管，電阻的第二電極與輔助保護(hù)晶體管的漏區(qū)以及被保護(hù)電路的輸入端 電連接，所述輔助保護(hù)晶體管包括多個(gè)晶體管器件；輔助保護(hù)晶體管的襯底上還形成有多個(gè)第二多晶硅區(qū)，所述多個(gè)第二多晶硅區(qū)位于輔 助保護(hù)晶體管的源區(qū)和/或漏區(qū)上；所述多個(gè)第二多晶硅區(qū)相互分立，而且每一第二多晶 硅區(qū)與輔助保護(hù)晶體管的柵區(qū)也相互分立。
15.如權(quán)利要求14所述的靜電放電保護(hù)裝置，其特征在于輔助保護(hù)晶體管的源區(qū)或 漏區(qū)包含多個(gè)摻雜區(qū)；所述多個(gè)摻雜區(qū)與多個(gè)第二多晶硅區(qū)相對(duì)應(yīng)。
16.如權(quán)利要求14所述的靜電放電保護(hù)裝置，其特征在于，所述輔助保護(hù)晶體管的柵 區(qū)與多個(gè)第二多晶硅區(qū)采用同一層材料形成，所述輔助保護(hù)晶體管柵區(qū)下方的介電層與多 個(gè)第二多晶硅區(qū)下方的介電層采用同一層材料形成。
17.如權(quán)利要求14所述的靜電放電保護(hù)裝置，其特征在于，被保護(hù)電路中包含有被保 護(hù)晶體管，所述被保護(hù)晶體管的柵區(qū)與輔助保護(hù)晶體管的柵區(qū)采用同一層材料形成，所述 被保護(hù)晶體管柵區(qū)下方的介電層與輔助保護(hù)晶體管柵區(qū)下方的介電層采用同一層材料形 成，所述被保護(hù)晶體管的源區(qū)與漏區(qū)與輔助保護(hù)晶體管的源區(qū)與漏區(qū)同時(shí)形成。
全文摘要
一種靜電放電保護(hù)裝置，包括第一主保護(hù)晶體管和第二主保護(hù)晶體管，以及包含第一電極和第二電極的電阻，其中，第一主保護(hù)晶體管的漏區(qū)、第二主保護(hù)晶體管的漏區(qū)、電阻的第一電極與靜電放電保護(hù)裝置的輸入端電連接；其特征在于，還包括輔助保護(hù)晶體管，電阻的第二電極與輔助保護(hù)晶體管的漏區(qū)以及被保護(hù)電路的輸入端電連接，輔助保護(hù)晶體管包括多個(gè)晶體管器件；輔助保護(hù)晶體管的襯底上還形成有第一多晶硅區(qū)，所述第一多晶硅區(qū)與襯底間通過(guò)介電層隔離；所述多個(gè)晶體管器件的每一個(gè)柵區(qū)與第一多晶硅區(qū)相連接，至少部分第一多晶硅區(qū)位于襯底中的有源區(qū)內(nèi)；導(dǎo)電類(lèi)型相同的多個(gè)晶體管器件的每一個(gè)柵區(qū)與對(duì)應(yīng)的第一多晶硅區(qū)均被偏置到相同的電位。
文檔編號(hào)H01L23/60GK102110671SQ20091024749
公開(kāi)日2011年6月29日 申請(qǐng)日期2009年12月29日 優(yōu)先權(quán)日2009年12月29日
發(fā)明者廖金昌, 蘇鼎杰, 鄭敏祺, 黃俊誠(chéng) 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司