專利名稱：非易失性存儲陣列和閃速eeprom陣列的制作方法
技術(shù)領(lǐng)域：
本申請涉及集成電路及其制造方法，更具體，涉及非失性存儲器件及形成非易失 性存儲器件的方法。
背景技術(shù)：
非易失性存儲器件的一個分類包括電可擦寫可編程只讀存儲器(EEPROM)，其可以 在包括嵌入應(yīng)用和大規(guī)模存儲應(yīng)用的許多應(yīng)用中使用。在典型的嵌入應(yīng)用中，EEPROM器件 可以用于提供例如個人計算機(jī)和移動電話中的代碼存儲，其中需要快速的隨機(jī)訪問讀取時 間。典型的大規(guī)模存儲應(yīng)用包括需要高容量和低成本的存儲卡應(yīng)用。 EEPROM器件的一個分類包括NAND型閃存，其可以提供對于其他形式的非易失 性存儲器件的低成本和高容量的替換。典型的NAND型閃存包括其中的多個NAND型行 (string)，其并排設(shè)置在半導(dǎo)體襯底中。NAND型行的每個EEPROM單元包括浮置柵電極和控 制柵電極，其電連接到各個字線。這些EEPROM單元可以是支持單或多級編程狀態(tài)的單元。 僅支持單個編程狀態(tài)的EEPROM單元稱為單級單元(SLC)。具體，SLC可支持擦除狀態(tài)，其可 以被處理為邏輯1存儲值，以及編程狀態(tài)，其可以被處理為邏輯0存儲值。當(dāng)擦除時，SLC 可具有負(fù)的閾值電壓(Vth)(例如，-3V < Vth < -IV)，以及當(dāng)編程時，可具有正的閾值電壓 (例如，IV < Vth < 3V)。 可以通過在所選擇的單元上執(zhí)行讀取操作來檢測EEPROM單元的狀態(tài)。本領(lǐng)域技 術(shù)人員將理解，當(dāng)所選擇的單元處于擦除狀態(tài)并且所選擇的字線電壓(例如，O伏)大于所 選擇單元的閾值電壓時，NAND行將操作為放電預(yù)充電的位線BL。然而，當(dāng)所選擇的單元處 于編程狀態(tài)時，相應(yīng)的NAND行將開路提供到預(yù)充電的位線，因為所選擇的字線電壓(例如， 0伏)小于所選擇的單元的閾值電壓，并且所選擇單元保持"關(guān)閉"。在2006年2月21日提 交的U.S.申請序列號11/358,648中，并且在Jung等人的名為"A 3. 3Volt Single Power Supply 16-MbNonvolatile Virtual DRAM Using a NAND Flash Memory Technology, IEEE Journal of Solid—State Circuit，Vol. 32，No. ll，pp. 1748—1757，November (1997)的文章 中公開了 NAND型閃存的其他方面，將其公開在此引用作為參考。 編程或擦除EEPROM單元的操作可包括將相對高的編程或擦除電壓分別應(yīng)用到 EEPROM單元的控制電極或溝道區(qū)。如本領(lǐng)域技術(shù)人員所理解，編程電壓的大小應(yīng)該足夠?qū)?足夠數(shù)目的電子吸引到單元中的浮置柵電極，并且擦除電壓的大小應(yīng)該足夠從浮置柵電極
3抽取高百分率的所聚集電子。將電子吸引到浮置柵電極或從浮置柵電極抽取電子的這些操 作導(dǎo)致EEPR0M單元的閾值電壓的變化。具體，編程EEPR0M單元的操作可導(dǎo)致EEPR0M單元 的閾值電壓的增加，并且擦除EEPROM單元的操作可導(dǎo)致EEPROM單元的閾值電壓的減小，如 上對于單和多級單元所述。 很遺憾，由于EEPROM器件變得在半導(dǎo)體襯底上更加高度集成，緊密相鄰的EEPROM 單元的浮置柵電極之間的寄生電容可增加。如圖1A至IC所述，該寄生電容與相鄰浮置柵 電極的重疊面積成正比例，并與相鄰浮置柵電極之間的橫向距離成反比例。當(dāng)器件集成度 增加時，橫向距離典型地減小。具體，圖1A說明NAND型EEPROM器件的陣列，其包括在兩個 方向(例如，行和列方向)中并列相隔的多個浮置柵電極19。這些浮置柵電極19通過隧 道絕緣層17與半導(dǎo)體襯底11的有源區(qū)13相隔。由相隔的溝槽隔離區(qū)15限定這些有源區(qū) 13。行中的每個EEPROM單元的控制電極通常連接到各個字線23 (示為字線A、B和C)。每 一個浮置柵電極19通過柵間介質(zhì)層21與相應(yīng)的字線分隔。如圖IB至1C所示，浮置柵電 極19在位線方向上通過源區(qū)/漏區(qū)25彼此分隔，并在字線方向上通過溝槽隔離區(qū)15彼此 分隔。在位線方向上每個浮置柵電極之間的重疊面積等于乘積^XWp并且在字線方向上 每個浮置柵電極之間的重疊的面積等于乘積h2 X W2。 由于較高的器件集成度所導(dǎo)致的寄生電容的增加可導(dǎo)致浮置柵干擾的相應(yīng)增加。 如果這種干擾足夠大，那么一個EEPROM單元的編程可導(dǎo)致正在進(jìn)行編程的EEPROM單元的 相鄰中的一個或多個緊密相鄰的EEPROM單元的閾值電壓偏移。閾值電壓的這種偏移可通 過導(dǎo)致在數(shù)據(jù)讀取操作中的位錯誤而減小存儲器件可靠性。在Jae-Duk Lee等人的名為 "Effects of Floating-Gate Interference on NAND Flash MemoryCell Operation",IEEE Electron Device Letters, Vol. 23， No. 5，卯.264-266， May (2002)的文章中描述了浮置柵 電極之間的增加的寄生電容的這些和其他后果。

發(fā)明內(nèi)容
本發(fā)明的實施例包括其中具有存儲單元的非易失性存儲器件，具有減小的單元到 單元耦合電容。根據(jù)本發(fā)明的某些實施例，非易失性存儲器件，例如NAND型閃速EEPROM器 件，包括具有浮置柵電極的存儲單元。這些浮置柵電極形成為具有端部開口 (open-ended) 的環(huán)繞(wraparound)形狀，其操作為減小位線方向上的寄生單元到單元耦合電容，同時保 持每個存儲單元內(nèi)的控制和浮置柵電極之間的高耦合比。具體，每個存儲單元可在其中包 括EEPROM晶體管。這些EEPROM晶體管的每一個包括半導(dǎo)體溝道區(qū)上的隧道絕緣層和隧 道絕緣層上的浮置柵電極。浮置柵電極具有端部開口的環(huán)繞形狀，其填充有電絕緣區(qū)。根 據(jù)這些實施例的某一些，浮置柵電極可整形為具有中空(hollow)的中心的矩形柱體，其填 充有電絕緣區(qū)。 根據(jù)本發(fā)明的另外實施例，非易失性存儲陣列包括半導(dǎo)體襯底和半導(dǎo)體襯底中的 EEPROM單元的至少一個NAND行。該EEPROM單元的至少一個NAND行包括第一非易失性存 儲單元，其中具有第一端部開口和填充絕緣體的環(huán)繞形狀浮置柵電極，以及第二非易失性 存儲單元，其中具有第二端部開口和填充絕緣體的環(huán)繞形狀浮置柵電極。配置浮置柵電極，
使得第一端部開口的環(huán)繞形狀浮置柵電極的縱軸與第二端部開口的環(huán)繞形狀浮置柵電極 的縱軸共線。EEPROM單元的至少一個NAND行還可包括行選擇晶體管，其中具有第三端部開口填充絕緣體的環(huán)繞形狀柵電極，以及其中具有第四端部開口填充絕緣體的環(huán)繞形狀柵電 極。在這些實施例中，與第一非易失性存儲單元相關(guān)的字線通過第一柵間介質(zhì)層與第一端 部開口和填充絕緣體的環(huán)繞形狀浮置柵電極分隔，以及與行選擇晶體管相關(guān)聯(lián)的字線與第 三端部開口和填充絕緣體的環(huán)繞形狀浮置柵電極短接。 本發(fā)明的另外其他實施例包括一種通過形成其中具有由半導(dǎo)體有源區(qū)彼此分隔 的第一和第二溝槽隔離區(qū)的半導(dǎo)體襯底來形成非易失性存儲陣列的方法。在有源區(qū)上形成 隧道絕緣層，然后在第一和第二溝槽隔離區(qū)的側(cè)壁上和隧道絕緣層上形成第一導(dǎo)電層。在 相對于隧道絕緣層延伸的部分第一導(dǎo)電層上形成絕緣區(qū)。然后在絕緣區(qū)上形成第二導(dǎo)電 層。然后順序構(gòu)圖第二導(dǎo)電層、絕緣區(qū)和第一導(dǎo)電層，以限定填充絕緣體的環(huán)繞形狀浮置柵 電極。 根據(jù)這些實施例的其他方面，在第二導(dǎo)電層上形成柵間介質(zhì)層和在柵間介質(zhì)層上 形成第三電極層的步驟可以在構(gòu)圖步驟之前。形成接觸孔的步驟還可以在構(gòu)圖步驟之前， 該接觸孔通過柵間介質(zhì)層延伸并露出第二導(dǎo)電層。在這種情況下，形成第三電極層的步驟 可包括將第三電極層淀積到接觸孔。構(gòu)圖步驟還可包括順序構(gòu)圖第三導(dǎo)電層、柵間介質(zhì)層、 第二導(dǎo)電層、絕緣區(qū)和第一導(dǎo)電層，以限定行選擇線(SSL)，該行選擇線包括構(gòu)圖的第三導(dǎo) 電層的第一部分和構(gòu)圖的第二導(dǎo)電層的在下第一部分，其在接觸孔的位置上電連接到構(gòu)圖 的第三導(dǎo)電層的第一部分。 根據(jù)本發(fā)明的另外實施例，在構(gòu)圖步驟之后，從環(huán)繞形狀浮置柵電極除去構(gòu)圖的 絕緣區(qū)的步驟。在除去步驟之后，將介質(zhì)層淀積到半導(dǎo)體襯底的步驟，由此使用電絕緣材料 再填充環(huán)繞形狀浮置柵電極的內(nèi)部。該電絕緣材料可具有相對低的介電常數(shù)(例如，相對 于除去的所構(gòu)圖絕緣區(qū)較小的介電常數(shù))。 根據(jù)本發(fā)明的額外實施例的非易失性存儲單元包括其中具有有源區(qū)的半導(dǎo)體襯 底，其包括第一導(dǎo)電類型的源區(qū)和漏區(qū)以及在源區(qū)和漏區(qū)之間延伸的溝道區(qū)。在溝道區(qū)上 提供隧道氧化物層，并在隧道氧化物層上提供浮置柵電極。浮置柵電極具有由多個部分限 定的不對稱的橫斷截面(例如，L形截面)。這些部分包括至少一個水平部分，橫向橫跨溝 道區(qū)的整個寬度延伸，以及至少一個垂直部分，從水平部分的側(cè)面向上延伸。在浮置柵電極 上還提供控制柵電極?？刂茤烹姌O通過柵間介質(zhì)層與浮置柵電極分隔。
根據(jù)本發(fā)明的額外實施例的非易失性存儲器件包括半導(dǎo)體襯底和第一行非易失 性存儲單元，其中包括具有第一不對稱橫斷截面的浮置柵電極。還提供第二行非易失性存 儲單元。第二行非易失性存儲單元緊鄰第一行非易失性存儲單元延伸。第二行非易失性存 儲單元其中包括具有第二不對稱橫斷截面的浮置柵電極。當(dāng)相對于所述半導(dǎo)體襯底的法線
旋轉(zhuǎn)180°時，第二不對稱橫斷截面示為等同于第一不對稱橫斷截面。優(yōu)選地形成這些不對 稱浮置柵電極，使得彼此相對的第一和第二浮置柵電極的相對表面之間的重疊面積小于第 一浮置柵電極的總橫斷截面面積的大約75%。 根據(jù)本發(fā)明的另一實施例的閃速EEPR0M陣列包括第一行EEPR0M單元，其中具有 第一浮置柵電極。該第一浮置柵電極包括至少一個水平部分和至少一個垂直部分，其共同 限定朝向第一方向的第一浮置柵電極的第一L形部分。還提供第二行EEPROM單元，其緊鄰 第一行EEPROM單元延伸。第二行EEPROM單元在其中具有第二浮置柵電極。該第二浮置柵 電極包括至少一個水平部分和至少一個垂直部分，其共同限定朝向與第一方向相反的第二
5方向的第二浮置柵電極的第二 L形部分。 形成EEPROM器件的方法包括在半導(dǎo)體襯底中的并排位置形成第一和第二淺溝槽 隔離區(qū)，由此在其之間限定有源區(qū)。在有源區(qū)上形成隧道絕緣區(qū)，并在隧道絕緣層上和第一 和第二淺溝槽隔離區(qū)的相對側(cè)壁上形成導(dǎo)電層。在第一和第二淺溝槽隔離區(qū)的相對側(cè)壁之 間延伸的部分導(dǎo)電層上形成電絕緣緩沖區(qū)。在電絕緣緩沖區(qū)上和導(dǎo)電層上形成浮置柵電極 掩模圖形。然后執(zhí)行選擇性地蝕刻導(dǎo)電層的步驟以限定在第一和第二淺溝槽隔離區(qū)的相對 側(cè)壁之間延伸的L形浮置柵電極。使用電絕緣緩沖區(qū)和浮置柵電極掩模圖形作為蝕刻掩 模，執(zhí)行選擇性蝕刻步驟。 根據(jù)本發(fā)明的額外實施例，在選擇性蝕刻導(dǎo)電層的步驟之后，除去浮置柵電極掩 模圖形和至少部分電絕緣緩沖區(qū)，并在L形浮置柵電極上淀積柵間介質(zhì)層。在淀積步驟之 前，回蝕第一和第二淺溝槽隔離區(qū)的相對側(cè)壁。 這些方法還可包括在柵間介質(zhì)層上淀積導(dǎo)電層，然后構(gòu)圖導(dǎo)電層以限定相對于L 形浮置柵電極延伸的字線。形成隧道絕緣區(qū)的步驟可包括熱氧化在第一和第二溝槽隔離區(qū) 之間延伸的部分有源區(qū)。形成第一和第二淺溝槽隔離區(qū)的步驟包括選擇性地蝕刻在半導(dǎo)體 襯底中的并排位置處的第一和第二條狀溝槽、使用第一和第二電絕緣區(qū)填充第一和第二條 狀溝槽、并回蝕第一和第二電絕緣區(qū)的側(cè)壁。


圖1A是傳統(tǒng)NAND型EEPR0M器件的透視圖。 圖1B是圖1A的部分NAND型EEPROM器件的截面圖，沿著圖1A的字線方向1_1'。 圖1C是圖1A的部分NAND型EEPR0M器件的截面圖，沿著圖1A的位線方向II-II'。 圖2A是根據(jù)本發(fā)明的實施例的NAND型EEPR0M器件的平面布局圖。 圖2B是圖2A的NAND型EEPR0M器件的截面圖，沿著圖2A的線B-B'。 圖2C是圖2A的NAND型EEPR0M器件的截面圖，沿著圖2A的線C-C'。 圖2D是圖2A的NAND型EEPR0M器件的截面圖，沿著圖2A的線D-D'。 圖3A-3I以及4A-4I是說明根據(jù)本發(fā)明的實施例的形成EEPR0M器件的方法的中
間結(jié)構(gòu)的截面圖。 圖5A-5E以及6A-6E是說明根據(jù)本發(fā)明的實施例的形成EEPR0M器件的方法的中 間結(jié)構(gòu)的截面圖。 圖7A是根據(jù)本發(fā)明的實施例的具有排列在交替的左/右序列中的L形浮置柵電 極的部分閃速EEPR0M陣列的透視圖。 圖7B是根據(jù)本發(fā)明的實施例的具有排列在交替的左/右序列中的L形浮置柵電 極的部分閃速EEPR0M陣列的透視圖。 圖7C是圖7B的閃速EEPR0M陣列的截面圖，沿著線C-C'。
圖7D是圖7B的閃速EEPR0M陣列的截面圖，沿著線D-D'。
圖7E是圖7B的閃速EEPR0M陣列的截面圖，沿著線E-E'。 圖8是根據(jù)本發(fā)明的實施例的具有L形浮置柵電極的部分閃速EEPR0M陣列的透 視圖。 圖9A-9M是根據(jù)本發(fā)明的實施例的具有L形浮置柵電極分閃速EEPR0M單元的截面圖。 圖10A-10J以及11A-11J是說明根據(jù)本發(fā)明的實施例的形成EEPR0M陣列的方法 的中間結(jié)構(gòu)的透視圖和截面圖。 圖12A-12B是說明形成具有排列在交替的左/右序列中的L形浮置柵電極的 EEPROM陣列的方法的中間結(jié)構(gòu)的透視圖。
具體實施例方式
現(xiàn)在將參照附圖更加全面地說明本發(fā)明，在附圖中示出了本發(fā)明的優(yōu)選實施例。 然而，本發(fā)明可以以許多不同的方式實施，而不應(yīng)被構(gòu)建為限制于在此闡述的實施例，而 是，提供這些實施例使得本公開是全面地和完整的，并將本發(fā)明的范圍完全傳達(dá)給本領(lǐng)域 技術(shù)人員。通篇相同參考標(biāo)號指示相同元件，以及信號線和其上的信號可用相同的參考標(biāo) 號指示。 通過圖2A至2D說明根據(jù)本發(fā)明的第一實施例的NAND型EEPROM器件。具體，NAND 型EEPROM器件的平面布局圖的圖2A說明多個位線148，其在橫跨其中具有有源區(qū)105的 半導(dǎo)體襯底100的第一方向上平行延伸。如圖2B所示，這些有源區(qū)105在位于淺溝槽104 中的相鄰溝槽隔離區(qū)106之間延伸。這些位線148通過位線接觸插塞146垂直連接到相應(yīng) 的一個有源區(qū)105。這些位線接觸插塞146形成在接觸開口 144內(nèi)。圖2A還說明多個字線 132a、行選擇線132b、接地選擇線132c和公共源線140，其在橫跨那半導(dǎo)體襯底100的第二 方向上平行延伸。這些第一和第二方向分別說明為位線方向和字線方向。
圖2B說明圖2A的NAND型EEPROM器件的截面圖，沿著位線方向。如圖2B所示， 每條位線148電連接到EEPR0M單元的相應(yīng)NAND型行的相應(yīng)行選擇晶體管(SST)的漏區(qū) 136a。通過位線接觸插塞146(例如，金屬插塞)提供該電連接，該位線接觸插塞146通過 第一層間介質(zhì)層138和第二層間介質(zhì)層142的層疊排列而延伸。行選擇晶體管(SST)還包 括源區(qū)/漏區(qū)134、柵氧化物層110b、下行選擇柵電極120b、絕緣區(qū)115b和上行選擇柵電極 128b，其電連接到下行選擇柵電極120b。在下行選擇柵電極120b的下部分的上表面119b 上形成絕緣區(qū)115b。上行選擇柵電極128b是部分圖2A說明的行選擇線132b。由電絕緣 硬掩模圖形130b覆蓋上行選擇柵電極128b。區(qū)域122b表示其中具有接觸開口 126a的柵 間介質(zhì)圖形，并且區(qū)域126b是下導(dǎo)電圖形。區(qū)域122b和124b共同地形成緩沖圖形125a。
接地選擇晶體管(GST)包括電連接到公共源線140的源區(qū)136b、源區(qū)/漏區(qū)134、 柵氧化物層110c、下接地選擇柵電極120c、絕緣區(qū)115c和上接地選擇柵電極128c，其電連 接到下接地選擇柵電極120c。在下接地選擇柵電極120c的下部分的上表面上119c形成絕 緣區(qū)115c。上接地選擇柵電極128c是圖2A所說明的部分接地選擇線132c。由電絕緣硬 掩模圖形130c覆蓋上接地選擇柵電極128。區(qū)域122c表示其中具有接觸開口 126b的柵間 介質(zhì)圖形，并且區(qū)域124c是下導(dǎo)電圖形。區(qū)域122c和124c共同地形成緩沖圖形125b。
圖2B還說明與相應(yīng)位線148相關(guān)的NAND型行中的多個EEPROM單元。這些EEPROM 單元在接地選擇晶體管GST和行選擇晶體管SST之間串聯(lián)延伸。每個EEPROM單元包括一 對源區(qū)/漏區(qū)134、隧道氧化物層110a和隧道氧化物層110a上的浮置柵電極120a。隧道 氧化物層110a相反于襯底100內(nèi)的相應(yīng)溝道區(qū)延伸。每個溝道區(qū)在每個EEPROM單元內(nèi)的 相應(yīng)源區(qū)/漏區(qū)對之間延伸。
如在下更加全面所述，具有端部開口的環(huán)繞形狀的浮置柵電極120a填充有電絕 緣區(qū)115a。電絕緣區(qū)l 15a在浮置柵電極120a的下部的上表面l 19a上延伸。如所示，在浮 置柵電極120a上形成柵間介質(zhì)圖形122a。表示部分相應(yīng)字線的控制柵電極132a包括下 導(dǎo)電圖形124a和上導(dǎo)電圖形128a的混合物。由電絕緣硬掩模圖形130a覆蓋上導(dǎo)電圖形 128a。 圖2C說明圖2A的NAND型EEPROM器件的截面圖。具體，圖2C說明在字線方向 (例如，沿著圖2A的線C-C')上并排延伸的多個EEPROM單元。該字線方向說明為垂直于 位線148的方向，該位線148在第二層間介質(zhì)層142的頂上延伸。每個這些EEPROM單元包 括端部開口的環(huán)繞形狀浮置柵電極120a，具有底電極部分171a、頂電極部分173a和側(cè)電極 部分172a。這些電極部分共同地限定具有矩形柱體的浮置柵電極，其具有在位線方向上延 伸的縱軸。該矩形柱體填充有絕緣區(qū)115a。 如圖2C進(jìn)一步說明，每個EEPROM單元的源區(qū)、漏區(qū)和溝道區(qū)通過位于淺溝道104 中的相應(yīng)的隔離區(qū)106與相鄰單元的源區(qū)、漏區(qū)和溝道區(qū)分隔。隧道氧化物層110a還在淺 溝道104的上側(cè)壁之間延伸。在字線方向，柵間介質(zhì)圖形122a、下導(dǎo)電圖形124a、上導(dǎo)電圖 形128a和硬掩模圖形130a示為連續(xù)。 用圖2D說明圖2A的NAND型EEPROM器件的截面圖。具體，圖2D說明在字線方 向(例如，沿著圖2A的線D-D')上并排延伸的多個行選擇晶體管(SST)。每個這些行選擇 晶體管包括端部開口的環(huán)繞形狀的下行選擇柵電極120b、絕緣區(qū)115b和上行選擇柵電極 128b(其表示行選擇字線)。下行選擇柵電極120b包括底電極部分171b、頂電極部分173b 和側(cè)電極部分172b。這些電極部分共同地限定具有矩形柱體的浮置柵電極。該矩形柱體填 充有絕緣區(qū)115b。 將參照圖3A-3I以及4A-4I更全面地說明形成圖2A-2D的NAND型EEPROM器件的 方法。具體，圖3A-3I是沿位線方向的EEPROM器件的中間結(jié)構(gòu)的截面圖，以及4A-4I是沿 字線方向的相同EEPROM器件的中間結(jié)構(gòu)的截面圖。圖31通常對應(yīng)于圖2B的右半邊，以及 圖41通常對應(yīng)于圖2C的截面。 現(xiàn)在參照圖3A和4A，根據(jù)本發(fā)明的實施例的形成NAND型EEPROM器件的方法包括 在半導(dǎo)體襯底100的初始表面上形成硬掩模圖形102?？梢酝ㄟ^淀積具有大約300 A至大 約2000A的氮化硅和氧化硅的組合物層，然后光刻地構(gòu)圖淀積的層，來形成該硬掩模圖形 102。然后通過使用硬掩模圖形102作為蝕刻掩模，選擇性地將淺溝槽104蝕刻至襯底100 中，在襯底100中限定有源區(qū)105。然后使用溝槽隔離材料(例如，氧化物)填充這些溝槽 104?？梢酝ㄟ^將電絕緣層淀積到溝槽104，然后平整化或者回蝕淀積的絕緣層以與硬掩模 圖形102的上表面平齊，來執(zhí)行溝槽104的填充。該平整化步驟導(dǎo)致在襯底100中限定多 個溝槽隔離區(qū)106。 如圖3B和4B所示，然后除去硬掩模圖形102以露出溝槽隔離區(qū)106中的凹陷108。 然后，如圖3C和4C所示，在襯底100上形成多個層。這些層包括多個隧道氧化物層110，其 可以通過熱氧化有源區(qū)105的露出部分而形成。這些隧道氧化物層110可具有大約60A 至大約100 A的厚度。然后在溝槽隔離區(qū)106和隧道氧化物層110上共形地淀積第一多晶 硅層112，如所示。該第一多晶硅層112可以是摻雜的或者是未摻雜的層，具有大約50A至 大約200A的厚度。接下來，在第一多晶硅層112上共形地淀積相對厚的電絕緣層114。該
8電絕緣層114可具有大約200 A至大約1000 A的厚度，這足夠完全填充凹陷108。
現(xiàn)在參照圖3D和4D，然后通過回蝕或化學(xué)機(jī)械拋光(CMP)工序平整化電絕緣層 114和第一多晶硅層112。執(zhí)行該平整化步驟足夠的持續(xù)時間，以露出溝槽隔離區(qū)106的上 表面，并限定多個第一多晶硅圖形112a。還輕微地回蝕電絕緣層114的平整化的上表面，以 在凹陷108內(nèi)限定多個絕緣區(qū)115。如所示，相對于溝槽隔離區(qū)106的上表面，凹陷這些絕 緣區(qū)115的上表面。 隨后，如圖3E和4E所示，在圖3D和4D的結(jié)構(gòu)共形地淀積第二多晶硅層117。具 體，在溝槽隔離區(qū)106、絕緣區(qū)115和第一多晶硅圖形112a上淀積第二多晶硅層117。然后 平整化第二多晶硅層117以限定多個第二多晶硅圖形117a，其具有與溝槽隔離區(qū)106的上 表面平齊的上表面。如圖3F和4F所示，第二多晶硅圖形117a和相應(yīng)一個第一多晶硅圖形 112a的每一個共同形成相應(yīng)的初始浮置柵電極圖形120。如圖3F所示，每個初始浮置柵電 極圖形120在位線方向上延伸NAND行的整個長度(例如，橫跨多個EEPR0M單元)。
現(xiàn)在參照圖3G和4G，執(zhí)行選擇性回蝕步驟，以凹陷溝槽隔離區(qū)106并完全露出第 一多晶硅圖形112a的側(cè)壁。然后，順序地將柵間介質(zhì)層112和下導(dǎo)電層124(例如，第三多 晶硅層)淀積到初始浮置柵電極圖形120和凹陷的溝槽隔離區(qū)106，如所示。柵間介質(zhì)層 122可形成為氧化物_氮化物_氧化物(0N0)層，具有大約100人至大約200人的厚度，并
且下導(dǎo)電層124可形成為摻雜的多晶硅層，具有大約30A至大約200A的厚度。
然后執(zhí)行選擇性蝕刻步驟，以限定接觸開口 126a(以及接觸開口 126b，未在圖3G 中示出)，該接觸開口 126a通過下導(dǎo)電層124和柵間介質(zhì)層122延伸，并露出相應(yīng)初始柵電 極圖形120的上表面。然后共形地淀積上導(dǎo)電層128(例如，第四多晶硅層)和電絕緣硬掩 模層130，如所示。上導(dǎo)電層128可形成為具有大約200 A至大約1000 A的厚度，以及硬掩 模層130可形成為氧化硅層，具有大約500 A至大約2500 A的厚度。 如圖3H和4H所示，執(zhí)行選擇性蝕刻步驟，以順序地蝕刻穿過硬掩模層130、上導(dǎo) 電層128、下導(dǎo)電層124、柵間介質(zhì)層122、初始浮置柵電極圖形120和絕緣區(qū)115，該絕緣 區(qū)115填充初始浮置柵電極圖形120。這些選擇性的蝕刻步驟導(dǎo)致限定硬掩模圖形130a、 130b(以及在圖2B中示出的130c)、 EEPROM單元的多個字線132a和浮置柵電極120a、以 及行選擇線132b，其連接相應(yīng)行內(nèi)的行選擇晶體管(SST)的柵電極。還限定接地選擇線 132c(在圖3H中未示出，但在圖2B中示出)。這些選擇性蝕刻步驟還在浮置柵電極120a 中限定電絕緣區(qū)115a以及與行選擇晶體管(SST)相關(guān)聯(lián)的絕緣區(qū)115b。如上參照圖2D所 示，每個浮置柵電極120a具有底電極部分171a、頂電極部分173a和側(cè)電極部分172a，如圖 4H所示。 現(xiàn)在參照圖2B、31和41，執(zhí)行選擇性的離子注入/驅(qū)入(drive-in)步驟，以限定 EEPROM單元的源區(qū)/漏區(qū)、行選擇晶體管和接地選擇晶體管。用圖2B中的參考標(biāo)號134、 136a和136b最佳地說明這些源區(qū)/漏區(qū)。在形成這些區(qū)之后，在襯底IOO上形成第一層 間介質(zhì)層138。第一層間介質(zhì)層138可以是氧化硅層，具有大約3000 A至大約8000 A的厚 度。如圖2B所示，可以構(gòu)圖第一層間介質(zhì)層138以在其中限定接觸開口，并且可以在接觸 開口中形成公共源線140。該公共源線140電連接到多個NAND行中的每個接地選擇晶體管 (GST)的源區(qū)136b。還在第一層間介質(zhì)層138上以及在公共源線140上形成第二層間介質(zhì) 層142。第二層間介質(zhì)層142可以是氧化硅層，具有大約500 A至大約2000 A的厚度。然后執(zhí)行選擇性蝕刻步驟，以限定位線接觸開口 144，該位線接觸開口 144通過第一和第二層 間介質(zhì)層延伸并露出行選擇晶體管(SST)的漏區(qū)136a。然后使用危險接觸插塞146填充該 位線接觸開口 144。 圖5A-5E以及6A-6E說明根據(jù)本發(fā)明的實施例的形成EEPROM器件的額外方法。具 體，圖5A和6A說明在圖3B和4B所示的襯底上形成隧道氧化物圖形110和多晶硅圖形212 的步驟?？梢酝ㄟ^淀積空白多晶硅層，然后平整化該層足夠時間以露出溝槽隔離區(qū)106的 上表面，來形成該多晶硅圖形212?，F(xiàn)在參照圖5B和6B，回蝕該多晶硅圖形212，以在相應(yīng) 一個隧道氧化物圖形110上限定多個相對薄的多晶硅圖形212a。然后在隧道氧化物區(qū)106 上以及在多晶硅圖形212a上共形地淀積另一多晶硅層214。 如圖5C和6C所示，選擇性地回蝕多晶硅層214，以在溝槽隔離區(qū)106中的開口 108 的側(cè)壁上形成多晶硅側(cè)壁隔片214a。然后將電絕緣層淀積到開口中以及溝槽隔離區(qū)上，然 后平整化并回蝕，以限定具有在相應(yīng)一個開口 108中凹陷的上表面的多個絕緣區(qū)115。然后 將多晶硅層216共形地淀積到溝槽隔離區(qū)106中以及多個絕緣區(qū)115上。該多晶硅層216 足夠厚以完全填充開口 108。 現(xiàn)在參照圖5D和6D，然后平整化多晶硅層216足夠長的時間以露出溝槽隔離區(qū) 106，由此限定多個多晶硅圖形216a。該平整化步驟可包括化學(xué)機(jī)械拋光和/或化學(xué)回蝕工 序。多晶硅層216的該平整化導(dǎo)致限定多個初始浮置柵電極結(jié)構(gòu)120'。這些初始浮置柵電 極結(jié)構(gòu)120'的每一個包括相應(yīng)多晶硅圖形216a、一對多晶硅側(cè)壁隔片214a和多晶硅圖形 212a。 與圖3F和4F的結(jié)構(gòu)相似的圖5D和6D的結(jié)構(gòu)，經(jīng)歷上述參照圖3G-3H和4G-4H說 明并描述的進(jìn)一步處理。然而，如圖5E和6E所示，通過蝕刻(例如，濕法蝕刻)除去絕緣 區(qū)115，由此限定與EEPR0M單元和行選擇以及接地選擇晶體管相關(guān)聯(lián)的多個隧道路徑121a 和121b。 下面，如圖2B、31和41所示，執(zhí)行選擇性的離子注入/驅(qū)入步驟，以限定多個 EEPROM單元的源區(qū)/漏區(qū)、行選擇晶體管和接地選擇晶體管(未在圖4I中示出)。通過圖 2B中的參考標(biāo)號134、136a和136b最佳說明這些源區(qū)/漏區(qū)。在形成這些區(qū)之后，在襯底 100上形成第一層間介質(zhì)層138。還提供該第一介質(zhì)層138以重填充隧道路徑121a和121b， 該第一層間介質(zhì)層138可以是具有大約3000 A至大約8000 A的厚度的氧化硅層。
然后，如圖2B所示，可以構(gòu)圖第一層間介質(zhì)層138以在其中限定接觸開口 ，以及可 以在接觸開口中形成公共源線140。該公共源線140電連接到多個NAND行中的每個接地 選擇晶體管(GST)的源區(qū)136b。還在第一層間介質(zhì)層138上和公共源線140上形成第二 層間介質(zhì)層142。然后執(zhí)行選擇性的蝕刻步驟，以限定位線接觸開口 144，該位線接觸開口 144通過第一和第二層間介質(zhì)層延伸，并露出行選擇晶體管(SST)的漏區(qū)136a。然后使用 位線接觸插塞146填充該位線接觸開口 144。 圖7A-7E說明根據(jù)本發(fā)明的額外實施例的NAND型EEPROM器件。具體，圖7A是具 有L形浮置柵電極40的EEPROM單元的NAND型陣列的一部分的透視圖。這些L形浮置柵 電極40操作為減小字線和位線方向中的單元到單元耦合電容，而在編程操作期間仍然保 持足夠高的控制電極到浮置柵電極耦合。如圖7A所示，EEPROM單元的部分第一 NAND行包 括兩個L形浮置柵電極40G1和40G3，以及部分EEPROM單元的第二 NAND行包括兩個L形浮
10置柵電極40G2和40G4。在半導(dǎo)體襯底11上提供這些浮置柵電極，該半導(dǎo)體襯底11其中具 有由間隔開的淺溝槽隔離(STI)區(qū)30所限定的多個有源區(qū)20。這些有源區(qū)示為具有等于 wj勺寬度。在有源區(qū)20中形成EEPROM單元的源區(qū)/漏區(qū)(S/D)50和溝道區(qū)。本領(lǐng)域技術(shù) 人員將理解，溝道區(qū)表示在浮置柵電極40之下延伸(并且在相對的源區(qū)和漏區(qū)之間)的部 分有源區(qū)20。 L形浮置柵電極40的每一個示為包括水平部分和垂直部分(vertical segment)。 水平部分示為具有厚度t"以及的寬度和w2的長度。垂直部分示為具有厚度t2，以及w2 的寬度和^的長度。在字線方向上的相鄰浮置柵電極之間的間隔示為4，以及在位線方向 上的相鄰浮置柵電極之間的間隔示為d2。 圖7B是具有L形浮置柵電極40的EEPROM單元的另外部分NAND型陣列的透視圖， 該L形浮置柵電極40在相應(yīng)的隧道絕緣區(qū)17上延伸。如所示，按照行到行，以交替的左/ 右順序排列這些L形浮置柵電極40。通過增加相應(yīng)NAND行中的浮置柵電極的垂直部分之 間的有效距離，該交替順序支持位線方向上的下柵到柵寄生耦合電容。因此，在圖7B中，一 行EEPROM單元(在字線方向上)包括L形浮置柵電極，當(dāng)在位線方向上看時，該L形浮置 柵電極在相應(yīng)的垂直部分的右側(cè)上具有水平部分，以及另一緊鄰EEPROM單元行包括L形浮 置柵電極，該L形浮置柵電極在相應(yīng)垂直部分的左側(cè)上具有水平部分。圖7B還說明了構(gòu)圖 的柵間介質(zhì)層60和字線70。字線70的每一個操作為NAND型陣列的相應(yīng)行內(nèi)的EEPROM單 元的相應(yīng)控制柵電極。 圖7C是圖7B的NAND型陣列的截面圖，沿著線C_C'。如圖7C所示，具有高度^ 的浮置柵電極40的垂直部分位于淺溝槽隔離區(qū)30上，并且浮置柵電極40的水平部分橫跨 EEPROM單元的溝道區(qū)延伸。圖7D是圖7B的NAND型陣列的截面圖，沿著線D-D'。如圖7D 所示，浮置柵電極40具有位于相對于圖7C所示的浮置柵電極的NAND行(NAND型陣列中) 的相對側(cè)上的垂直部分。圖7E是圖7B的NAND型陣列的截面圖，沿著線E-E'。如圖7E所 示，浮置柵電極40的水平部分具有厚度以及在這些水平部分上設(shè)施柵間介質(zhì)層60。參 考標(biāo)號50表示位于EEPROM單元的相應(yīng)NAND型行內(nèi)的EEPROM單元的公用源區(qū)/漏區(qū)。
圖8是具有在相應(yīng)隧道絕緣區(qū)17上延伸的L形浮置柵電極40的部分NAND型陣 列的透視圖。與圖7B的L形浮置柵電極40相反，圖8中的L形浮置柵電極不是按照行到 行，以交替的順序排列。因此，由于圖8的EEPROM陣列中的浮置柵電極沿著每個NAND行的 位線方向具有較大程度的重疊，與圖8的NAND型陣列中的EEPROM單元相關(guān)聯(lián)的寄生柵到 柵耦合電容大于與圖7B中的EEPROM單元相關(guān)聯(lián)的寄生柵到柵耦合電容。
將參照圖9A-9M說明根據(jù)本發(fā)明的進(jìn)一步實施例的EEPROM單元。在圖9A中， EEPROM單元中的L形浮置柵電極40包括水平部分40h和垂直部分40v。還在淺溝槽隔離 區(qū)30中形成凹陷，并且這些凹陷與柵間介質(zhì)層60呈直線。這些凹陷足夠深，使得柵間介質(zhì) 層60在有源區(qū)20和相應(yīng)隧道絕緣層17之間的界面之下延伸，如所示。這些凹陷的深度還 導(dǎo)致柵間介質(zhì)層60覆蓋浮置柵電極40的側(cè)壁。 相反，在圖9B的單元實施例中，在相鄰溝槽隔離區(qū)30的上表面之下凹陷隧道絕緣 層17。在這種情況下，由在水平部分40h之上延伸的溝槽隔離區(qū)30覆蓋浮置柵電極40的 部分側(cè)壁。因此，柵間介質(zhì)層60不完全覆蓋浮置柵電極40的側(cè)壁。 在圖9C的單元實施例中，在鄰近溝槽隔離區(qū)30的上表面之上提升隧道絕緣層17。在這種情況下，由柵間介質(zhì)層60覆蓋水平部分40h的側(cè)壁和隧道絕緣層17的側(cè)壁，如所示。圖9C的單元實施例相似于圖9A的單元實施例，然而，相對于圖9A，圖9C的水平部分40h較窄。圖9D的單元實施例相似于圖9C的單元實施例，然而，水平部分40h示為具有與有源區(qū)20相同的橫向尺寸。圖9E的單元實施例相似于圖9D的單元實施例，然而，水平部分40h示為具有相對于有源區(qū)20要窄的橫向尺寸。因此，柵間介質(zhì)層60接觸隧道絕緣層17的部分上表面。 圖9F的單元實施例相似于圖9A的單元實施例，然而，在浮置柵電極40的水平部分40h和柵間介質(zhì)層60之間提供緩沖圖形65，如所示。該緩沖圖形65可由氧化物材料、氮化物材料或具有相對高的介電常數(shù)(例如，高k材料)的材料構(gòu)成。圖9G的單元實施例相似于圖9B的單元實施例，然而，在浮置柵電極40的水平部分40h和柵間介質(zhì)層60之間提供緩沖圖形65，如所示。 圖9H的單元實施例相似于圖7C的單元實施例，然而，水平部分40h的厚度^小于垂直部分40v的厚度t2。圖91的單元實施例相似于圖7C的單元實施例，然而，水平部分40h的厚度^大于垂直部分40v的厚度t2。圖9J的單元實施例相似于圖7C的單元實施例，然而，浮置柵電極40具有兩個垂直部分40vl和40v2。垂直部分40vl具有高度^，以及垂直部分40v2具有高度h2。 圖9K的單元實施例相似于圖9B的單元實施例，然而，浮置柵電極的垂柱部分分為下垂直部分40vl、中心部分40c和上垂直部分40vu。圖9L的單元實施例相似于圖7C的單元實施例，然而，浮置柵電極的水平部分分為下水平部分40hl和上水平部分40hu。下水平部分的寬度等于有源區(qū)20的寬度，以及上水平部分的寬度大于有源區(qū)20的寬度。圖9M的單元實施例相似于圖9L的單元實施例，然而，下水平部分40hl和上水平部分40hu的寬度等于有源區(qū)20的寬度。 現(xiàn)在將參照圖10A-10J以及11A-11J更加全面地說明形成具有L形浮置柵電極的EEPROM存儲器件的技術(shù)。如圖IOA和IIA所示，在半導(dǎo)體襯底11的初始表面上順序地形成焊盤氧化物層14和溝槽硬掩模層(例如，氮化硅層)，然后光刻地構(gòu)圖，以限定溝槽硬掩模圖形18，該溝槽硬掩模圖形18其中具有露出半導(dǎo)體襯底11的多個條形開口。然后執(zhí)行選擇性的蝕刻步驟，以在半導(dǎo)體襯底11中限定多個淺溝槽9，如圖IOB和IIB所示。在該蝕刻步驟期間，溝槽硬掩模圖形18用作蝕刻掩模，并且在襯底11中限定多個半導(dǎo)體有源區(qū)20。
現(xiàn)在參照圖IOC和IIC，然后使用淺溝槽絕緣(STI)區(qū)30填充淺溝槽9。可以通過將相對厚的電絕緣層共形地淀積到圖IOB和11B的結(jié)構(gòu)上，然后使用化學(xué)機(jī)械拋光(CMP)技術(shù)回蝕淀積的電絕緣層，來形成這些STI區(qū)30?？梢詧?zhí)行回蝕步驟足夠長的時間，以露出溝槽硬掩模圖形18的上部，如所示。 圖10D和11D說明除去溝槽硬掩模圖形18和焊盤氧化物層14，由此限定在相鄰STI區(qū)30之間的開口22的步驟。如所示，由于焊盤氧化物層14的除去(例如，蝕刻)，STI區(qū)30的側(cè)壁可以變得橫向凹陷。然后執(zhí)行熱氧化有源區(qū)20的上部的步驟，由此在有源區(qū)20上限定多個隧道氧化物層17。還使用另一種淀積技術(shù)(例如，氧化CVD)形成隧道氧化物層17?，F(xiàn)在參照圖10E和IIE，在STI區(qū)30上和隧道氧化物層17上共形地淀積多晶硅層40'。多晶硅層40包括STI區(qū)30的側(cè)壁上的相對垂直部分40vl'和40v2'。這些相對垂直部分40vl'和40v2'在STI區(qū)30之間限定第二開口 22，。
現(xiàn)在參照圖IOF和IIF，在第二開口 22'中形成緩沖區(qū)65'。這些緩沖區(qū)65'可以形成為例如氧化物、氮化物或氧化鋁(例如，A1W》區(qū)?？梢酝ㄟ^在多晶硅層40'上共形地淀積絕緣層(未示出)以由此填充第二開口22'，然后平整化電絕緣層足夠長的時間以露出多晶硅層40'，來形成這些緩沖區(qū)65'。平整化步驟可以執(zhí)行為化學(xué)機(jī)械拋光(CMP)步驟。
圖IOG和IIG說明在圖IOF和11F的結(jié)構(gòu)上淀積柵掩模層，然后光刻地構(gòu)圖柵掩模層以限定在位線方向上延伸的多個條狀浮置柵掩模圖形55的步驟。如所示，這些浮置柵掩模圖形55的每一個覆蓋多晶硅層40'的相應(yīng)垂直部分40v2'?，F(xiàn)在參照圖IOH和IIH，執(zhí)行蝕刻步驟，以選擇性地使用浮置柵掩模圖形55作為蝕刻掩模，回蝕多晶硅層40'。該蝕刻步驟導(dǎo)致形成多個L形浮置柵電極40"，該L形浮置柵電極40"具有水平和垂直部分40h'和40v' 2。隨后，使用蝕刻步驟選擇性地除去至少部分緩沖區(qū)65'，該蝕刻步驟還可導(dǎo)致STI區(qū)30中的某些凹陷。在完全除去緩沖區(qū)65'的情況下，可以執(zhí)行額外的蝕刻步驟(未示出)來使得L形浮置柵電極40"的垂直和水平部分變薄，如圖9H-9I所示。
圖101和111說明在L形浮置柵電極40"上和STI區(qū)30上共形地淀積柵間介質(zhì)層60'。該介質(zhì)層60'可形成為例如氧化物-氮化物-氧化物層或高k介質(zhì)層(例如，氧化鋁層)。最終，圖10J和11J說明形成在字線方向上延伸并相反于L形浮置柵電極40"的多個字線70。可以通過共形地淀積空白導(dǎo)電層，然后選擇性地將導(dǎo)電層構(gòu)圖為多個字線70，來形成這些字線70。然后可以通過使用字線70作為注入掩模將源區(qū)/漏區(qū)摻雜劑注入有源區(qū)20，而在有源區(qū)20中形成源區(qū)/漏區(qū)50。 形成EEPROM存儲單元的額外方法包括形成L形浮置柵電極，其具有沿位線方向的交替的左/右順序。這些方法與圖10A-10J以及11A-11J說明的方法相似，然而，形成多個條形浮置柵掩模圖形的步驟被圖12A的形成網(wǎng)孔形浮置柵掩模圖形55'的步驟所取代，該網(wǎng)孔形浮置柵掩模圖形55'其中具有沿著位線方向以之字形排列的交錯的多個開口。開口的交錯的排列導(dǎo)致形成沿著位線方向交錯(朝向左和朝向右)的L形浮置柵電極40"，如圖12B所示。然后在圖12B的結(jié)構(gòu)上執(zhí)行圖10I-10J和11I-11J的步驟，由此限定多個字線。
在附圖和說明書中，公開了本發(fā)明的典型優(yōu)選實施例，盡管使用了特定術(shù)語，僅僅以通用和描述性的意義使用它們而不是為了限制的目的，在下面的權(quán)利要求中闡述本發(fā)明的范圍。
權(quán)利要求
一種非易失性存儲陣列，包括半導(dǎo)體襯底；第一行非易失性存儲單元，其中包括具有第一不對稱橫斷截面的浮置柵電極；以及第二行非易失性存儲單元，緊鄰所述第一行非易失性存儲單元延伸，所述第二行非易失性存儲單元其中包括具有第二不對稱橫斷截面的浮置柵電極，當(dāng)相對于所述半導(dǎo)體襯底的法線旋轉(zhuǎn)180°時，該第二不對稱橫斷截面示為等同于第一不對稱橫斷截面。
2. 如權(quán)利要求1的非易失性存儲陣列，其中分別在所述第一和第二行非易失性存儲單 元中的第一和第二浮置柵電極位于與非易失性存儲陣列相同的列中；以及其中彼此相對的 第一和第二浮置柵電極的相對表面之間的重疊面積小于第一浮置柵電極的橫斷截面面積 的大約75%。
3. —種閃速EEPROM陣列，包括第一行EEPROM單元，其中具有第一浮置柵電極，該第一浮置柵電極包括至少一個水平 部分和至少一個垂直部分，其共同限定朝向第一方向的第一浮置柵電極的第一L形部分； 以及第二行EEPROM單元，緊鄰所述第一行EEPROM單元延伸，所述第二行EEPROM單元在其中具有第二浮置柵電極，該第二浮置柵電極包括至少一個水平部分和至少一個垂直部分， 其共同限定朝向與第一方向相反的第二方向的第二浮置柵電極的第二L形部分。
全文摘要
公開了一種非易失性存儲陣列和閃速EEPROM陣列。一種閃速EEPROM陣列，包括其中具有第一浮置柵電極的第一行EEPROM單元，和在其中具有第二浮置柵電極的第二行EEPROM單元。該第一浮置柵電極包括至少一個水平部分和至少一個垂直部分，其共同限定朝向第一方向的第一浮置柵電極的第一L形部分。第二浮置柵電極包括至少一個水平部分和至少一個垂直部分，其共同限定朝向與第一方向相反的第二方向的第二浮置柵電極的第二L形部分。
文檔編號H01L27/115GK101752386SQ20091026193
公開日2010年6月23日 申請日期2006年9月4日 優(yōu)先權(quán)日2005年9月2日
發(fā)明者崔定赫 申請人:三星電子株式會社