專利名稱：在帶有三掩膜屏蔽柵工藝的溝槽中直接接觸的制作方法
在帶有三掩膜屏蔽柵工藝的溝槽中直接接觸技術領域
本發(fā)明主要涉及一種半導體器件，更確切地說，涉及一種溝槽柵極場效應晶體管 (FET)以及制備同類器件的方法。
背景技術：
DMOS (雙擴散M0S)晶體管是一種MOSFET (金屬氧化物半導體場效應管)，利用兩 個順序擴散階梯，校準到一個公共邊上，構成晶體管的通道區(qū)。DMOS晶體管通常是高電壓、 高電流器件，既可以作為分立式晶體管，也可以作為功率集成電路的元件。DMOS晶體管僅用 很低的正向電壓降，就可以在單位面積上產生高電流。
典型的DMOS晶體管是一種叫做溝槽DMOS晶體管的器件，其中通道位于溝槽的側 壁上，柵極形成在溝槽中，溝槽從源極延伸到漏極。布滿了薄氧化層的溝槽用多晶硅填充， 比平面垂直DMOS晶體管結構對電流的限制還低，因此它的導通電阻較小。
雙柵溝槽MOSFET已經研發(fā)并制造出來。美國公開號為2006/0273386的專利申 請?zhí)岢隽艘环N制備屏蔽柵極場效應管的方法，這種晶體管在第二導電類型的半導體區(qū)域上 方，具有一個第一導電類型的本體區(qū)。柵極溝槽通過本體區(qū)延伸，在半導體區(qū)域內終止。至 少一個導電屏蔽電極沉積在柵極溝槽中。屏蔽電極連接在源電壓上，從漏極屏蔽柵極電極， 以降低柵漏電容(Cgd)，并提高擊穿電壓。柵極電極沉積在柵極溝槽中，但與至少一個導電 屏蔽電極絕緣。屏蔽介質層使至少一個導電屏蔽電極與半導體區(qū)域相絕緣。柵極介質層使 柵極電極與本體區(qū)相絕緣。之所以形成屏蔽介質層，是為了使它向外擴展，直接延伸到本體 區(qū)下方。
但是，制備這種屏蔽柵場效應管的傳統(tǒng)方法需要六至八個掩膜工藝，不僅昂貴而 且耗時。
正是基于以上情況，我們提出了本發(fā)明的各種實施例。 發(fā)明內容
本發(fā)明所提供的一種用于制備屏蔽柵極溝槽半導體器件的方法，包括以下步驟
步驟a 將溝槽掩膜作為第一掩膜，用于半導體襯底；
步驟b 刻蝕半導體襯底，形成晶體管元溝槽(TRl)、柵極溝槽(TR2)和源極溝槽 (TR3)，它們的寬度分別為晶體管元溝槽寬度(Wl)、柵極溝槽寬度(M)和源極溝槽寬度 (W3)，其中源極溝槽(TR3)是最寬和最深的溝槽，源極溝槽寬度(W3)取決于柵極溝槽(TR2) 的深度(D2)；
步驟C 在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR;3)的底部，制備第 一導電材料，以形成源極電極；
步驟d 在晶體管元溝槽(TRl)和柵極溝槽(TR2)中的第一導電材料上方，制備第 二導電材料，以形成柵極電極，其中第一和第二導電材料相互分離，并通過絕緣材料，與半 導體襯底分離；
步驟e 在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TM)上方，沉積第一 絕緣層，其中用絕緣物填滿源極溝槽(TR3)的頂部；
步驟f 在襯底的頂部，制備一個本體層；
步驟g 在本體層的頂部，制備一個源極層；
步驟h 在晶體管元溝槽(TRl)、柵極溝槽(TR2)和源極溝槽(TR3)以及源極的上方，制備第二絕緣層；
步驟i 在第二絕緣層上方，運用接觸掩膜作為第二掩膜；
步驟j 在源極溝槽(TR3)中形成源極電極接觸，在柵極溝槽(TR2)中形成柵極電 極接觸，并形成源極/本體接觸到半導體襯底；以及
步驟k:運用一個金屬掩膜作為第三掩膜，在第二絕緣層上方，制備源極金屬和柵 極金屬。
上述的方法，其中，步驟k包括
在第二絕緣層上方，沉積一個金屬層；
在金屬層上方，使用所述的金屬掩膜作為第三掩膜；以及
通過金屬掩膜，刻蝕金屬層，形成柵極金屬和源極金屬。
上述的方法，其中，步驟a包括
在半導體襯底上方，沉積一個氧化層；以及
用第一掩膜形成氧化層的圖案，以制備一個硬掩膜。
上述的方法，其中，晶體管元溝槽寬度(Wl)為0.3微米至0.5微米；柵極溝槽寬度 (W2)為0. 6微米至0. 9微米；以及源極溝槽寬度(W3)為1. 2微米至2. 0微米。
上述的方法，其中，源極溝槽寬度(W3)與柵極溝槽寬度(W2)之比的比例為1. 5至 3。
上述的方法，其中，源極溝槽寬度(W3)與柵極溝槽的深度(D2)之比的比例為1. 1 至 1. 3。
上述的方法，其中，步驟c包括
在晶體管元溝槽(TRl)、柵極溝槽(TR2)和源極溝槽(TR3)的側壁上，制備一個氧 化層；
在晶體管元溝槽(TRl)、柵極溝槽(TR2)和源極溝槽(TR3)中，原位沉積第一導電 材料；以及
回刻第一導電材料。
上述的方法，其中，氧化層的厚度為1500埃至2500埃。
上述的方法，其中，步驟d包括
在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR3)中的源極電極上方，制 備一個介質層；
對介質層進行化學機械拋光和/或回刻到預設厚度，以制備硅間介質層；
在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR3)的裸露部分的側壁上， 生長柵極氧化物；以及
在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR;3)中，沉積第二導電材料， 沉積的預設厚度要填滿晶體管元溝槽(TRl)和柵極溝槽(TR2)，但不填滿源極溝槽(TR3)。6
上述的方法，其中，柵極氧化物的厚度在250埃至1000埃的范圍內。
上述的方法，其中，選擇源極溝槽的寬度(W;3)，并選擇沉積一定量的第二導電材 料，使源極溝槽(TR3)中的第二導電材料中留有一個縫隙。
上述的方法，其中，所述的縫隙的寬度為0. 1微米至0. 3微米。
上述的方法，其中，還包括在步驟d之后、步驟e之前，要進行
在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR3)中，各向同性地刻蝕第 二導電材料，從而完全除去源極溝槽(TR3)中的第二導電材料，但是晶體管元溝槽(TRl)和 柵極溝槽(TR2)中仍然剩余一部分第二導電材料。
上述的方法，其中，晶體管元溝槽(TRl)和柵極溝槽(TR2)中的第二導電材料要在 一定程度上向下凹陷，以便使源極溝槽(TR3)中殘留的第二導電材料最少。
上述的方法，其中，還包括在步驟e之后、步驟f之前，除去一部分第一絕緣層，使 第一絕緣層與襯底的頂面在一個平面上。
上述的方法，其中，制備一個本體層包括垂直植入和退火。
上述的方法，其中，制備源極層包括垂直植入和退火。
上述的方法，其中，第一絕緣層進一步凹陷至襯底的頂面以下。
上述的方法，其中，制備源極層包括傾斜植入和退火。
上述的方法，其中，步驟j包括
選擇性地刻蝕一部分第二絕緣層，以形成源極電極接觸孔和柵極電極接觸孔，以 及源極/本體接觸孔；
在源極電極接觸孔和柵極電極接觸孔，以及源極/本體接觸孔的側壁上，沉積阻 隔材料；以及
用導電插頭填充源極電極接觸孔，柵極電極接觸孔，以及源極/本體接觸孔的剩 余部分。
上述的方法，其中，源極電極接觸孔比柵極電極接觸孔更大。
上述的方法，其中，源極電極接觸孔的寬度為0.35微米至0.7微米，柵極電極接觸 孔的寬度為0. 25微米至0. 35微米。
上述的方法，其中，還包括在步驟g之后、步驟h之前，要進行
在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR;3)中，回刻第一絕緣層，以 制備墊片；以及
在晶體管元溝槽(TRl)和柵極溝槽(TR2)中的第二導電材料上方，以及源極層上 方，制備自對準多晶硅化物。
本發(fā)明還提供一種半導體器件，包括
多個屏蔽柵極溝槽場效應管，每個場效應管都含有一個導電屏蔽電極和一個導電 柵極電極，形成在晶體管元溝槽(TRl)中；
一個源極溝槽(TR3)，在源極溝槽(TR3)的底部只有一個導電屏蔽電極，沒有導電 柵極電極；
一個柵極溝槽(TR2)，在導電屏蔽電極上方，柵極溝槽(TR2)具有一個導電柵極電 極，其中源極溝槽(TR3)比柵極溝槽(TR2)更寬也更深；
一個或多個垂直屏蔽電極接頭，用于將源極溝槽(TR3)中的導電屏蔽電極直接電連接到源極金屬上；
垂直柵極接頭，用于將柵極溝槽(TR2)中的導電柵極直接電連接到柵極金屬上， 其中該半導體器件是由一個三掩膜屏蔽柵工藝制成的，其中源極溝槽(TR3)比柵極溝槽 (TR2)更寬也更深。
上述的半導體器件，其中，柵極溝槽(TR2)比晶體管元溝槽(TRl)更寬也更深。
上述的半導體器件，其中，屏蔽柵極場效應管是形成在一個重摻雜襯底上方的外 延層中，其中只有源極溝槽(TR3)延伸到該重摻雜的襯底中，而晶體管元溝槽(TRl)和柵極 溝槽(TR2)并沒有。
上述的半導體器件，其中，源極溝槽(TR3)最外層的環(huán)也作為終止區(qū)的一個保護 環(huán)。
閱讀以下詳細說明并參照以下附圖后，本發(fā)明的其他特點和優(yōu)勢將顯而易見
圖IA和IB表示依據(jù)本發(fā)明的一個實施例，半導體器件布局的俯視圖。
圖IC表示在與圖1A-1B所示的半導體器件相同的溝槽中，形成的具有多晶硅源極 和多晶硅柵極的屏蔽柵場效應管剖面圖。
圖2A-2Y表示依據(jù)本發(fā)明的一個實施例，如圖1A-1C所示的屏蔽柵場效應管的制 備方法的剖面圖。
圖3表示依據(jù)本發(fā)明的一個實施例，源極多晶硅連接的剖面圖。
圖4表示依據(jù)本發(fā)明的一個實施例，柵極多晶硅連接的剖面圖。
圖5表示依據(jù)本發(fā)明的一個實施例，源極多晶硅結構在第三個方向上的剖面圖。
具體實施方式
為了解釋說明，以下詳細說明涵蓋了多個特殊細節(jié)，但本領域的所有技術人員都 應理解，以下細節(jié)的許多變化和修改仍屬本發(fā)明的范圍。因此，本發(fā)明以下典型實施例的提 出，沒有對請求權項的發(fā)明造成任何一般性的損失，也沒有附加任何限制。
本發(fā)明的實施例提出了制備屏蔽柵極溝槽FET晶體管的方法，其中源極和柵極與 三掩膜屏蔽柵工藝直接接觸。
圖1A-1B表示含有底部漏極屏蔽柵溝槽FET的半導體器件100兩種布局的俯視 圖。如圖IA所示，半導體器件100由半導體襯底構成。器件100含有一個第一溝槽圖案 102和一個第二溝槽圖案104。第一溝槽圖案102包括一個或多個互聯(lián)的溝槽，每個溝槽都 包含由第一導電材料(例如第一多晶硅層，稱為多晶硅1)構成的源極電極，源極電極電耦 合到源電壓上。第二溝槽圖案104同樣也包括一個或多個互聯(lián)的溝槽，每個溝槽除了包含 源極電極之外，還包含由第二導電材料(例如第二多晶硅層，稱為多晶硅幻構成的柵極電 極。源極電極也可作為屏蔽電極，形成在襯底中的溝槽底部，柵極電極形成在溝槽的頂部。 通過第一和第二溝槽圖案102、104中的溝槽側壁和底部的絕緣材料，第一和第二導電材料 可以與襯底101的材料電絕緣。在第一溝槽圖案102和第二溝槽圖案104中的溝槽互聯(lián)在 一起，在溝槽的底部含有一個源極電極。另外，第二溝槽圖案104中的溝槽在溝槽頂部還含 有一個柵極電極，柵極電極通過絕緣材料與源極電極絕緣。要注意的是，由于第一導電材料和襯底101的材料之間存在厚絕緣層，因此第一溝槽圖案102最外面的部分也可以作為一 個保護環(huán)。
從第二溝槽圖案104，到位于半導體器件頂部的柵極金屬114，由接頭110提供垂 直電接觸。從第一溝槽圖案102，到位于半導體器件100頂部的源極金屬116，由另外的接 頭112提供垂直電接觸。第一溝槽圖案102中的屏蔽電極，與第二溝槽圖案104中的屏蔽 電極互相聯(lián)接。作為示例，源極金屬116接地，底部的漏極金屬(圖中沒有表示出)連接高 電壓(負)，用于N-通道操作——用于P-通道操作，與之相反，漏極金屬連接到正高電壓 上。圖IA和IB表示接頭112可能出現(xiàn)的不同位置。接頭112可以在源極金屬116的邊緣 處，如圖IA所示，由于靠近晶片邊緣，該處的電壓會很高。還可選擇將接頭112置于源極金 屬116的中心，如圖IB所示，該處的電壓很低。
半導體器件100也含有接頭106，將晶體管元108的源極和本體區(qū)電連接到源極金 屬116上。晶體管元108可以屏蔽柵極溝槽FET。晶體管元108的中心部分109剖面圖， 如圖IC所示?？梢杂玫诙喜蹐D案104的溝槽104'構成晶體管元108。半導體襯底具有 一個承載外延層132的重摻雜襯底層131，溝槽104'形成在半導體襯底中。晶體管元108 的中心部分109含有第一導電材料122(例如多晶硅1)，在中心溝槽104’的底部作為源極 /屏蔽電極。第一導電材料對晶體管元108的柵極電極IM形成屏蔽。第二導電材料(例 如多晶硅2)在晶體管元頂部作為柵極電極。第一和第二導電材料與襯底101電絕緣，并通 過含有硅間氧化層(IPO) 1 等絕緣材料，實現(xiàn)相互絕緣。晶體管元108還包括位于外延層 132頂部的源極區(qū)133，以及在源極區(qū)133下方的本體區(qū)134。源極金屬116覆蓋在晶體管 元108上。
圖2A-2Y表示制備如圖1A-1B所示的半導體器件的三掩膜工藝的剖面圖。在圖 2A-2Y中，沿A線和B線的剖面分別記為“位置A”或“位置B”。
如圖2A和2B所示，第一掩膜，例如光掩膜(圖中沒有表示出)，沉積在半導體襯底 上方，半導體襯底包括位于重摻雜的N-襯底202上方的相對輕摻雜的N-外延層204等。第 一光掩膜形成帶有開口的圖案，以定義溝槽。還可選擇，在N-外延層204上方，將光掩膜形 成氧化層(圖中沒有表示出)的圖案；并將氧化層作為硬掩膜，用于刻蝕溝槽。然后，如圖 2A所示，通過掩膜刻蝕N-外延層204和N-襯底202，沿A線形成溝槽206、208和210。溝 槽206會在接下來的工藝中形成晶體管元108的一部分(就像圖1A-1C的中心部分109的 溝槽104’那樣)。為了簡化，將這些溝槽206統(tǒng)稱為晶體管元溝槽。另一個溝槽208可以 用于制備連接到柵極金屬層上的那部分溝槽圖案(對應圖1A-1B的接頭110)。為了簡化， 將該溝槽208稱為柵極溝槽。然而，另一個溝槽210將制成連接到源極金屬層上的那部分溝 槽圖案。為了簡化，將該溝槽210稱為源極溝槽(對應圖1A-1B的接頭112)。如圖1A-1B 所示，這些溝槽全部互聯(lián)在一起。如圖2B所示(沿線B的剖面圖)，溝槽208和210的一部 分形成在襯底的其他部分中。盡管晶體管元溝槽206和柵極溝槽208可以形成在N-外延 層204中，但源極溝槽210可以一直向下延伸到N-襯底202中。溝槽206、208和210的寬 度是不同的。舉例來說，晶體管元溝槽206的寬度是這三種溝槽里最窄的，例如約為0. 3至 0. 5微米。柵極溝槽208比晶體管元溝槽要寬，例如約為0. 6至0. 9微米。源極溝槽210比 柵極溝槽要寬，例如約為1. 2至2. 0微米。對于一個特定的刻蝕周期來說，掩膜開口越寬， 通過干刻蝕(典型用于多晶硅回刻)等各向異性的刻蝕工藝刻蝕出來的溝槽越深。由于必須要讓源極溝槽的深度大于柵極溝槽，因此源極溝槽210的寬度要大于柵極溝槽208的深 度。最佳情況是，源極溝槽210的寬度與溝槽208的寬度之比，即W溝槽21Q/W溝槽·大約在1. 5 至3之間，溝槽210的寬度與溝槽208的深度之比，即W漸曹210/D漸曹208大約在1. 1至1. 3之 間。因此，利用單掩膜和單刻蝕工藝，可以形成具有不同深度的溝槽。
如圖2C-2D所示，可以在溝槽206、208和210的側壁和底部，形成一個薄絕緣層 216(例如一種氧化層)。例如，可以通過熱生長氧化物與高溫氧化物(HTO)沉積相結合，制 備絕緣層216。氧化層216的總厚度大約在1500埃至2500埃之間，以便閉鎖高漏源電壓 VDS。然后，將第一導電材料218(例如記為多晶硅1的多晶硅材料)原位沉積在溝槽中，并 進行回刻，例如刻蝕到溝槽深度的1/2處。
如圖2E-2F所示，在第一導電材料(例如多晶硅1或源極/屏蔽電極)層218上 方，形成一個較厚的絕緣層217。較厚的絕緣層217可以是一種通過高密度等離子(HDP)氧 化物沉積所形成的氧化物，這僅作為示例，不作為局限。然后，對絕緣層217進行化學機械 拋光(CMP)，并且在導電材料218上方，將絕緣層217回刻到預設的厚度。利用濕刻蝕，除去 溝槽側壁上多余的絕緣材料。
如圖2G-2H所示，可以在溝槽的側壁上形成薄柵極絕緣物219(例如一種氧化物)。 柵極氧化物的厚度約為250 A至1000 A。沉積第二導電材料層220(例如第二多晶硅層 記為多晶硅2，或柵極電極)，填充溝槽206和208。由于源極溝槽210比較寬而且比較深， 選取一定量的第二導電材料，不要完全填充源極溝槽210，在源極溝槽210上方的第二導電 材料220中，留下一個大約0. 1微米至0. 3微米的縫隙221。
如圖2I-2J所示，可以各向同性地回刻第二導電材料220。由于具有縫隙221，并 且溝槽開口越寬，刻蝕得越快，因此可以完全除去源極溝槽210中的導電材料220。為了使 源極溝槽210中剩余的導電材料220最少，可以通過一個較長的各向同性刻蝕工藝，在一定 程度上使溝槽206和208中的第二導電材料220向下凹陷。
形成一個薄絕緣層222 (例如一個氧化層)，填滿溝槽206、208和210。例如，如圖 ^(和2M所示，通過熱氧化與低溫氧化或高密度等離子(HDP)沉積相結合，形成一個氧化層。 然后對薄絕緣層222進行化學機械拋光和/或回刻。圖2L表示圖觀所示工藝的一種可選 方式。在這種情況下，絕緣層222的回刻程度更大，以便將來進行傾斜源極植入。
如圖2N和2P所示，在N-外延層206的頂部形成一個本體層224，然后在本體層 224的頂部形成一個源極層226?？梢酝ㄟ^垂直植入和退火等方式，形成本體層2M和源極 層226。圖20表示圖2N所示工藝的一種可選方式，該方式通過傾斜植入，形成源極226。在 這種方式下，由于傾斜植入并除去柵極電極220上方的氧化物222，如圖2L所示，使得源極 植入物觸及柵極電極220的厚度很小，因此源極層2 植入的厚度較小。
圖2Q-2V表示形成接頭。如圖2Q和2S所示，在該結構上方形成一個絕緣層2 (例 如磷硅酸鹽玻璃(BPSG)等低溫氧化層2 )，并增稠。在絕緣層2 上制備一個接觸掩膜 (圖中沒有表示出)，形成帶開口的圖案，以定義接觸孔。該接觸掩膜是此工藝中使用的第 二個光掩膜。通過掩膜中的開口，刻蝕絕緣層228以及本體層2M和源極層226的一部分， 形成接觸孔229，并將溝槽208和210中的氧化物，向下刻蝕到多晶硅1或多晶硅2層，形成 孔231和233。首先，利用氧化刻蝕，將氧化層228以及溝槽(例如222)中的氧化物刻蝕 掉，直到露出硅或多晶硅。然后，利用硅刻蝕，通過源極層2 刻蝕，使接觸孔2 中的本體層2M裸露出來。圖2R表示圖2Q所示方法的一種可選方式。在這種情況下，形成接觸孔 229的刻蝕過程，一直進行到本體層224的頂面為止。然后，利用本體接觸植入和擴散的標 準工藝，在接觸孔229的底部附近，制備一個本體接觸區(qū)230。由于源極/屏蔽電極218以 及柵極電極220都是重摻雜的，因此不會受到本體接觸植入的影響。
鑒于溝槽210中的源極/屏蔽電極218的深度，接觸孔231的尺寸可能大于接觸孔 233或229的尺寸。例如，接觸孔231的尺寸大約在0. 25至0. 35微米之間，而接觸孔233 的尺寸大約在0. 35至0. 7微米之間。
如圖2T-2V所示，可以在接觸孔229、231和233中沉積一層阻隔材料232(例如Ti/ TiN等)。然后，使用導電(例如鎢(W))插頭234填滿接觸孔229、231和233。源極區(qū)226 上方的接觸孔229中的阻隔金屬232和鎢插頭234，作為源極/本體接頭。在該結構上方， 沉積一個金屬層236 (ΑΙ-Si較佳)。在金屬層236上沉積一個帶圖案的金屬掩膜(圖中沒 有表示出)，隨后通過金屬刻蝕，將金屬層236分成多個電絕緣部分，這些部分構成柵極和 源極金屬，比如圖1A-1B所示的半導體器件100的柵極金屬114和源極金屬116，從而完成 整個器件。金屬掩膜是該工藝中的第三個光掩膜。源極區(qū)上方的接觸孔229中的阻隔金屬 232和鎢插頭234，作為從源極層2 和本體層2M到源極金屬116 (圖1A-1B)的垂直源極 溝槽接頭112。柵極溝槽208上方的接觸孔233中的阻隔金屬232和鎢插頭234，作為從柵 極電極220到柵極金屬114(圖1A-1B)的垂直柵極溝槽接頭110。還可選擇，隨后利用一個 額外的掩膜進行鈍化。標準工藝并不需要掩膜，就能在器件的底部形成一個漏極金屬(圖 中沒有表示出)。
圖2W表示與圖2N相同的工藝，圖2X-2Y表示在源極植入和驅動之后，立即進行硅 材料可選的硅化工藝，也就是如果有必要的話，在如圖2N或圖2W所示的工藝之后立即進 行。在這種情況下，如圖2X所示，回刻絕緣層222，形成氧化物墊片238。例如，如果第二導 電材料220 (例如多晶硅2、上方的溝槽中的絕緣層222，是一層厚度約為1200埃至2000埃 的氧化層，則可以使用干刻蝕。側壁的墊片厚度最好是在500埃至800埃之間。墊片能夠 防止源極層2 和第二導電材料(柵極電極220)之間短接。如圖2Y所示，如果第二導電 材料220是多晶硅，則可以通過標準的硅化工藝，在第二導電材料220上方以及源極層2 上方，形成自對準多晶硅化物對0。硅化工藝包括在氮氣氣氛中，580°C至680°C溫度下的快 速熱退火(RTA)沉積Ti/TiN，在Ti/TiN與硅或多晶硅接觸的地方形成自對準多晶硅化物 220，然后剝去剩余的TiN。金屬自對準多晶硅化物可以是TiSi、NiSi或CoSi。為了降低柵 極電阻，可以選用TiSi。由于為了形成自對準多晶硅化物，Ti/TiN不會與氧化物相互反應， 因此氧化物墊片238中不含自對準多晶硅化物。
在形成自對準多晶硅化物之后，如圖2Q-2V所示，可以接下來形成接頭和金屬。
圖3-5表示上述器件中所出現(xiàn)的不同類型的溝槽結構的示例。為了簡化，圖3-5 省去了源極和本體區(qū)、BPSG等細節(jié)。圖3表示通過如圖2T所示的工藝形成的源極多晶硅， 連接和終止的結構300的剖面圖。如圖所示，形成在半導體襯底301中的絕緣溝槽中的多 晶硅源極/屏蔽電極302，可以通過W-插頭接頭304，直接垂直連接到源極金屬(圖中沒有 表示出)上。圖4表示如圖2V所示的工藝形成的柵極多晶硅連接結構400的剖面圖。如 圖4所示，形成在半導體襯底401中的絕緣溝槽中的多晶硅柵極電極402，可以通過W-插頭 接頭404，直接垂直連接到柵極金屬(圖中沒有表示出)上。在傳統(tǒng)的方法中，多晶硅源極/屏蔽和柵極電極分別連接到源極金屬和柵極金屬上。
圖5表示依據(jù)上述圖2A-2Y所述的工藝，所形成的源極溝槽的一部分結構500的 剖面圖。如圖5所示，可以通過在一個被氧化物部分填充的溝槽(例如半導體襯底501中 的源極溝槽210)中，沉積多晶硅(例如多晶硅1)形成溝槽結構500的導電部分502。溝槽 的其余部分可以用絕緣物504(例如一種氧化物)填滿。盡管圖5與圖3類似，但圖5所處 的溝槽圖案區(qū)中并沒有形成源極電極接頭。作為示例，圖3和圖5中所示的結構，對應的是 圖IA的第一溝槽圖案102的最外層溝槽。該最外層溝槽不僅作為終止溝槽/保護環(huán)，通過 它的厚氧化物側壁，防止晶片邊緣處的高電壓，而且還作為源極金屬116的接觸區(qū)，通過接 頭112、304，接觸溝槽中的源極電極302、502。
盡管以上內容完整說明了本發(fā)明的較佳實施例，但仍可能存在各種等價的變化和 修正。因此，本發(fā)明的范圍不應由上述說明限定，而應由所附的權利要求書及其等價范圍限 定。任何特點，無論是否較佳，都應與其他任何特點相結合，無論是否較佳。在以下的權利 要求書中，除非特別說明，否則不定冠詞“一個”或“一種”指的是下文中的一個或多個項目。 除非在指定的權利要求中用“意思是”明確引用該限制條件，否則所附的權利要求書不應看 做是含有定義加功能的局限。
權利要求
1.一種用于制備屏蔽柵極溝槽半導體器件的方法，其特征在于，包括 步驟a 將溝槽掩膜作為第一掩膜，用于半導體襯底；步驟b:刻蝕半導體襯底，形成晶體管元溝槽(TR1)、柵極溝槽(TR2)和源極溝槽 (TR3)，它們的寬度分別為晶體管元溝槽寬度(Wl)、柵極溝槽寬度(M)和源極溝槽寬度 (W3)，其中源極溝槽(TR3)是最寬和最深的溝槽，源極溝槽寬度(W3)取決于柵極溝槽(TR2) 的深度(D2)；步驟c 在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR;3)的底部，制備第一導 電材料，以形成源極電極；步驟d 在晶體管元溝槽(TRl)和柵極溝槽(TR2)中的第一導電材料上方，制備第二導 電材料，以形成柵極電極，其中第一和第二導電材料相互分離，并通過絕緣材料，與半導體 襯底分離；步驟e 在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR;3)上方，沉積第一絕緣 層，其中用絕緣物填滿源極溝槽(TR3)的頂部； 步驟f 在襯底的頂部，制備一個本體層； 步驟g 在本體層的頂部，制備一個源極層；步驟h 在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR;3)以及源極的上方，制備第二絕緣層；步驟i 在第二絕緣層上方，運用接觸掩膜作為第二掩膜；步驟j 在源極溝槽(TR;3)中形成源極電極接觸，在柵極溝槽(TM)中形成柵極電極接 觸，并形成源極/本體接觸到半導體襯底；以及步驟k 運用一個金屬掩膜作為第三掩膜，在第二絕緣層上方，制備源極金屬和柵極金屬 ο
2.如權利要求1所述的方法，其特征在于，步驟k包括 在第二絕緣層上方，沉積一個金屬層；在金屬層上方，使用所述的金屬掩膜作為第三掩膜；以及 通過金屬掩膜，刻蝕金屬層，形成柵極金屬和源極金屬。
3.如權利要求1所述的方法，其特征在于，步驟a包括 在半導體襯底上方，沉積一個氧化層；以及用第一掩膜形成氧化層的圖案，以制備一個硬掩膜。
4.如權利要求1所述的方法，其特征在于，晶體管元溝槽寬度(Wl)為0.3微米至0. 5 微米；柵極溝槽寬度(M)為0. 6微米至0. 9微米；以及源極溝槽寬度(W;3)為1. 2微米至 2. 0微米。
5.如權利要求1所述的方法，其特征在于，源極溝槽寬度(W3)與柵極溝槽寬度(W2)之 比的比例為1.5至3。
6.如權利要求1所述的方法，其特征在于，源極溝槽寬度(W3)與柵極溝槽的深度(D2) 之比的比例為1. 1至1.3。
7.如權利要求1所述的方法，其特征在于，步驟c包括在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR3)的側壁上，制備一個氧化層；在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR;3)中，原位沉積第一導電材料；以及回刻第一導電材料。
8.如權利要求7所述的方法，其特征在于，氧化層的厚度為1500埃至2500埃。
9.如權利要求1所述的方法，其特征在于，步驟d包括在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR3)中的源極電極上方，制備一 個介質層；對介質層進行化學機械拋光和/或回刻到預設厚度，以制備硅間介質層； 在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR3)的裸露部分的側壁上，生長 柵極氧化物；以及在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR;3)中，沉積第二導電材料，沉積 的預設厚度要填滿晶體管元溝槽(TRl)和柵極溝槽(TR2)，但不填滿源極溝槽(TR3)。
10.如權利要求9所述的方法，其特征在于，柵極氧化物的厚度在250埃至1000埃的范 圍內。
11.如權利要求9所述的方法，其特征在于，選擇源極溝槽的寬度(W3)，并選擇沉積一 定量的第二導電材料，使源極溝槽(TR3)中的第二導電材料中留有一個縫隙。
12.如權利要求11所述的方法，其特征在于，所述的縫隙的寬度為0.1微米至0. 3微米。
13.如權利要求11所述的方法，其特征在于，還包括在步驟d之后、步驟e之前，要進行在晶體管元溝槽(TRl)、柵極溝槽(TR2)和源極溝槽(TR3)中，各向同性地刻蝕第二導 電材料，從而完全除去源極溝槽(TR3)中的第二導電材料，但是晶體管元溝槽(TRl)和柵極 溝槽(TR2)中仍然剩余一部分第二導電材料。
14.如權利要求13所述的方法，其特征在于，晶體管元溝槽(TRl)和柵極溝槽(TR2)中 的第二導電材料要在一定程度上向下凹陷，以便使源極溝槽(TR3)中殘留的第二導電材料 最少。
15.如權利要求1所述的方法，其特征在于，還包括在步驟e之后、步驟f之前，除去一 部分第一絕緣層，使第一絕緣層與襯底的頂面在一個平面上。
16.如權利要求15所述的方法，其特征在于，制備一個本體層包括垂直植入和退火。
17.如權利要求15所述的方法，其特征在于，制備源極層包括垂直植入和退火。
18.如權利要求15所述的方法，其特征在于，第一絕緣層進一步凹陷至襯底的頂面以下。
19.如權利要求18所述的方法，其特征在于，制備源極層包括傾斜植入和退火。
20.如權利要求1所述的方法，其特征在于，步驟j包括選擇性地刻蝕一部分第二絕緣層，以形成源極電極接觸孔和柵極電極接觸孔，以及源 極/本體接觸孔；在源極電極接觸孔和柵極電極接觸孔，以及源極/本體接觸孔的側壁上，沉積阻隔材 料；以及用導電插頭填充源極電極接觸孔，柵極電極接觸孔，以及源極/本體接觸孔的剩余部分。
21.如權利要求20所述的方法，其特征在于，源極電極接觸孔比柵極電極接觸孔更大。
22.如權利要求21所述的方法，其特征在于，源極電極接觸孔的寬度為0.35微米至 0. 7微米，柵極電極接觸孔的寬度為0. 25微米至0. 35微米。
23.如權利要求1所述的方法，其特征在于，還包括在步驟g之后、步驟h之前，要進行在晶體管元溝槽(TRl)、柵極溝槽(TM)和源極溝槽(TR;3)中，回刻第一絕緣層，以制備墊片；以及在晶體管元溝槽(TRl)和柵極溝槽(TM)中的第二導電材料上方，以及源極層上方，制 備自對準多晶硅化物。
24.一種半導體器件，其特征在于，包括多個屏蔽柵極溝槽場效應管，每個場效應管都含有一個導電屏蔽電極和一個導電柵極 電極，形成在晶體管元溝槽(TRl)中；一個源極溝槽(TR3)，在源極溝槽(TR3)的底部只有一個導電屏蔽電極，沒有導電柵極 電極；一個柵極溝槽(TR2)，在導電屏蔽電極上方，柵極溝槽(TM)具有一個導電柵極電極， 其中源極溝槽(TR3)比柵極溝槽(TR2)更寬也更深；一個或多個垂直屏蔽電極接頭，用于將源極溝槽(TR3)中的導電屏蔽電極直接電連接 到源極金屬上；垂直柵極接頭，用于將柵極溝槽(TR2)中的導電柵極直接電連接到柵極金屬上，其中 該半導體器件是由一個三掩膜屏蔽柵工藝制成的，其中源極溝槽(TR3)比柵極溝槽(TR2) 更寬也更深。
25.如權利要求M所述的半導體器件，其特征在于，柵極溝槽(TR2)比晶體管元溝槽 (TRl)更寬也更深。
26.如權利要求M所述的半導體器件，其特征在于，屏蔽柵極場效應管是形成在一個 重摻雜襯底上方的外延層中，其中只有源極溝槽(TR;3)延伸到該重摻雜的襯底中，而晶體 管元溝槽(TRl)和柵極溝槽(TM)并沒有。
27.如權利要求對所述的半導體器件，其特征在于，源極溝槽(TR3)最外層的環(huán)也作為 終止區(qū)的一個保護環(huán)。
全文摘要
在帶有三掩膜屏蔽柵工藝的溝槽中直接接觸，本發(fā)明提出了一種半導體器件及其制備方法。在半導體襯底上使用溝槽掩膜，刻蝕襯底形成三種不同寬度的溝槽。第一導電材料形成在溝槽底部。第二導電材料形成在第一導電材料上方。絕緣層將第一和第二導電材料分隔開。第一絕緣層沉積在溝槽上方。本體層形成在襯底的頂部。源極形成在本體層中。在溝槽和源極上方使用第二絕緣層。在第二絕緣層上方使用接觸掩膜。形成穿過第二絕緣層的源極和柵極接頭。源極和柵極金屬形成在第二絕緣層上方。
文檔編號H01L29/78GK102034712SQ20101029442
公開日2011年4月27日 申請日期2010年9月20日 優(yōu)先權日2009年9月23日
發(fā)明者哈姆扎·耶爾馬茲, 安荷·叭剌, 常虹, 戴嵩山, 陳軍 申請人:萬國半導體股份有限公司