專利名稱：兩端子多通道esd器件及其方法
技術領域：
本發(fā)明總體上涉及電子器件，更具體地說涉及形成半導體器件和結構的方法。
背景技術：
過去，半導體工業(yè)利用各種方法和結構來形成靜電放電(ESD)保護器件。根據(jù)一個國際規(guī)范，即通常稱為IEC 61000-4-2(級2)的國際電工委員會(IEC)規(guī)范，希望ESD 器件大約在1納秒(nsec.)內對高輸入電壓和電流做出響應(IEC的地址在瑞士的3，rue deVarembe,1211 Geneve 20)。一些現(xiàn)有的ESD器件使用齊納二極管和P-N結二極管來試圖提供ESD保護。通常，現(xiàn)有的ESD器件必須在低電容與具有尖銳的擊穿電壓特性之間進行折衷。需要尖銳的擊穿電壓特性為ESD器件提供低鉗位電壓。在大多數(shù)情況下，器件結構具有通常大于約1 到6(1-6)皮法的高電容。高電容限制了 ESD器件的響應時間。一些現(xiàn)有的ESD器件工作在穿通模式(punch-through mode)下，穿通模式要求器件具有通常小于約2微米厚的非常薄且精確受控的外延層，并要求外延層為低摻雜的。由于有了這些結構，通常很難精確地控制ESD器件的鉗位電壓，特別是很難控制低鉗位電壓，例如小于約10伏(IOV)的電壓。在 1999年3月9日發(fā)給Bin Yu等人的美國專利號5，880，511中公開了這種ESD器件的一個例子。另一 ESD器件利用垂直MOS晶體管的體區(qū)來在與下面外延層的界面處形成齊納二極管。用于該ESD器件的摻雜分布和深度導致高電容和慢響應時間。另外，很難控制薄層中的輕摻雜水平，這使得很難控制ESD器件的擊穿電壓。在2007年3月四日出版的發(fā)明人為Madhur Bobde的美國專利公開號2007/0073807中公開了這種ESD器件的例子。形成具有兩個端子的ESD器件常常是相宜的，以便該ESD器件可組裝在兩端子半導體封裝中。因此，存在一種靜電放電(ESD)器件是相宜的，其具有兩個端子，有低電容，有快的響應時間，無論對正ESD事件還是負ESD事件都有反應，具有良好受控的鉗位電壓，在制造中容易控制，并具有可在從低電壓到高電壓的電壓范圍內受控的鉗位電壓。


圖1示意性地示出根據(jù)本發(fā)明的靜電放電(ESD)保護器件的電路表示的一部分的實施方式；圖2示出根據(jù)本發(fā)明的圖1的ESD器件的實施方式的橫截面部分；
圖3到圖5示出在形成根據(jù)本發(fā)明的圖1的ESD器件的優(yōu)選方法中的一些步驟的各個順序階段；圖6是根據(jù)本發(fā)明的圖1到圖5的ESD器件的實施方式的一部分的放大平面圖；圖7是示出根據(jù)本發(fā)明的圖1到圖6的ESD器件的V-I特性的曲線圖；圖8是示出根據(jù)本發(fā)明的圖1到圖7的ESD器件的一些載流子濃度的曲線圖；圖9是示出根據(jù)本發(fā)明的圖1到圖8的ESD器件的可選實施方式的V-I特性的曲線圖；圖10示意性地示出又一靜電放電(ESD)保護器件的電路表示的一部分的實施方式，其為根據(jù)本發(fā)明的圖1到圖8的ESD器件的可選實施方式；圖11是示出根據(jù)本發(fā)明的圖10的ESD器件的V-I特性的曲線圖；圖12示意性地示出根據(jù)本發(fā)明的另一靜電放電(ESD)保護器件的電路表示的一部分的實施方式；圖13示出根據(jù)本發(fā)明的圖12的ESD器件的實施方式的橫截面部分；圖14示意性地示出根據(jù)本發(fā)明的另一靜電放電(ESD)保護器件的電路表示的一部分的實施方式；圖15示出根據(jù)本發(fā)明的圖14的ESD器件的實施方式的橫截面部分；圖16示出作為根據(jù)本發(fā)明的圖14和15的ESD器件的可選實施方式的不對稱靜電放電(ESD)保護器件的橫截面部分；圖17示意性地示出根據(jù)本發(fā)明的圖16的ESD保護器件的電路表示的一部分的實施方式；圖18是示出根據(jù)本發(fā)明的圖16和17的ESD器件的V-I特性的曲線圖；圖19示意性地示出根據(jù)本發(fā)明的另一不對稱靜電放電(ESD)保護器件的電路表示的一部分的實施方式；圖20示出根據(jù)本發(fā)明的圖19的ESD器件的實施方式的橫截面部分；圖21至圖22示出在形成根據(jù)本發(fā)明的圖19的ESD器件的方法示例中的一些步驟的各個階段；以及圖23至圖M示出在形成根據(jù)本發(fā)明的圖19的ESD器件的另一方法示例中的一些步驟的各個階段。為說明的簡潔和清楚起見，附圖中的元件不必按比例繪制，且不同圖中的相同參考編號表示相同的元件。此外，為了描述的簡潔起見，省略了公知的步驟和元件的說明與細節(jié)。如這里所使用的載流電極表示器件中承載通過該器件的電流的一個元件，如MOS晶體管的源極或漏極、或雙極晶體管的發(fā)射極或集電極、或二極管的陰極或陽極；而控制電極表示器件中控制通過該器件的電流的元件，如MOS晶體管的柵極或雙極型晶體管的基極。雖然這些器件在這里被解釋為確定的N溝道或P溝道器件、或確定的N型或P型摻雜區(qū)，但本領域中的普通技術人員應該認識到，依照本發(fā)明，互補器件也是可行的。本領域中的技術人員應認識到，這里使用的詞“在...的期間”、“在...同時”、“當...的時候”不表示有啟動行為時行為就會立刻發(fā)生的準確術語，而是在被初始行為啟動的反應之間可能有一些微小但合理的延遲，例如傳播延遲。詞“大約”或“基本上”的使用意指元件的值具有預期非常接近于規(guī)定值或位置的參數(shù)。然而，如在本領域中所公知的，總是存在阻止值或位置確切地成為如規(guī)定的值或位置的微小差異。本領域中已經確證，與精確規(guī)定的理想目標有高達約 10% (對于半導體摻雜濃度來說，高達百分之二十(20%))的差異被視為合理的差異。權利要求中或/和附圖詳述中的術語“第一”、“第二”、“第三”等用來在相似元件之間進行區(qū)分，而不一定用來表示時間、空間、等級或者任何其它方式的順序。應當理解，這樣使用的術語在適當情況下可以互換，并且在此所述的本發(fā)明的實施方式能夠以在此所述或所示出的順序之外的其它順序進行。為清楚地示出附圖，器件結構的摻雜區(qū)被示為具有大體直線邊緣和精確角度的角。但是，本領域的技術人員理解，由于摻雜物的擴散和激活，摻雜區(qū)的邊緣一般可能不是直線，并且角可能不是精確的角度。
具體實施例方式圖1示意性地示出靜電放電(ESD)保護器件或ESD器件10的一部分的實施方式， 該ESD器件10具有低電容、快響應時間，并且作為兩端子器件可容易地被組裝在兩端子半導體封裝內。器件10包括兩個端子，即第一端子11和第二端子12，并配置成提供端子11 和12之間的雙向ESD保護。端子11和12中的任一個可以是輸入端子或輸出端子。輸出端子通常連接到要受器件10保護的另一元件(未示出)。例如，端子11和12可連接在兩個布線之間，這兩個布線形成兩個電子設備之間的通信線或數(shù)據(jù)傳輸線，或端子12可用作輸出端子并連接到穩(wěn)壓電源(例如5V電源)的高壓端，而端子11連接到電源的低壓端。 端子11和12可容易地連接到兩端子半導體封裝(例如S0D323或S0D923封裝)的兩個端子。將器件10組裝到兩端子半導體封裝中有助于用器件10來代替現(xiàn)有的兩端子ESD器件。 此外，器件10的配置允許器件10組裝到半導體封裝中，而不需要考慮端子11或12中的哪個端子連接到封裝的哪個端子。這有利地消除了反向連接的組裝錯誤，從而減少了組裝成本并降低了器件10的成本。器件10還配置成在端子11和12之間有低電容。器件10被形成為將端子11和12之間形成的最大電壓限制為器件10的鉗位電壓。此外，器件10被形成為具有尖銳的膝點電壓或尖銳的擊穿電壓特性，該特性有助于精確地控制鉗位電壓的值。低電容有助于使器件10具有快響應時間。器件10包括多個控向二極管通道，例如第一控向二極管通道，第一控向二極管通道包括第一控向二極管14、第二控向二極管21和齊納二極管18。第二控向二極管通道包括第三控向二極管20、第四控向二極管15和齊納二極管19。器件10還包括被示為二極管85和87的兩個O個)背對背二極管。第一控向二極管14具有共同連接到端子11的陽極和連接到齊納二極管18的陰極的陰極。二極管18 的陽極連接到第二控向二極管21的陽極。二極管21的陰極連接到端子12。類似地，第三控向二極管20的陽極連接到端子12和背對背二極管的二極管85的陽極。二極管20的陰極連接到齊納二極管19的陰極。二極管19的陽極連接到第四控向二極管15的陽極和背對背二極管的二極管87的陽極。二極管87的陰極連接到二極管85的陰極。二極管15的陰極連接到端子11。二極管14、15、20和21形成為具有低電容的P-N結二極管。如果在端子11上接收到正靜電放電(ESD)事件，則端子11相對于端子12被強制到大的正電壓。該大的正電壓使二極管14和21正向偏置并使二極管18以及二極管15、 19和20反向偏置。當端子11和12之間的電壓達到器件10的正閾值電壓(二極管14和 21的正向電壓加上二極管18的齊納電壓)時，正電流(Ip)從端子11經過二極管14流到二極管18，并經過二極管18和21流到端子12。二極管18的尖銳的膝點電壓使二極管18
6將在端子11和12之間形成的最大電壓快速鉗位為二極管18的齊納電壓(加上二極管14 和21的正向電壓)。如果在端子11上接收到負的ESD事件，則端子11相對于端子12被強制到大的負電壓。該大的負電壓使二極管20和15正向偏置并使二極管19以及二極管14、 18和21反向偏置。當端子11和12之間的電壓達到器件10的負閾值電壓(二極管20和 15的正向電壓加上二極管19的齊納電壓)時，負電流(In)從端子12經過二極管20流到二極管19，并經過二極管19和15流到端子11。二極管19的尖銳的膝點電壓使二極管19 將在端子11和12之間的最大電壓快速鉗位為二極管19的齊納電壓(加上二極管15和20 的正向電壓)。圖2示出ESD器件10的實施方式的一部分的橫截面視圖。二極管14、15、18、19、 20和21以大體方式用箭頭標識。如將在下文中進一步看到的，器件10包括體半導體襯底 23，在襯底23上形成隔離層24。導體層25在層M的表面上形成，以傳導電流Ip和In，如將在下文中進一步看到的。隔離層M有助于將電流Ip和h控制在層25內流動，并使二極管14、15、18、19、20和21與體半導體襯底23隔離。半導體層33在層25上形成，以幫助形成二極管14、15、20和21。半導體區(qū)四在形成層33的摻雜物和層25的摻雜物的界面附近形成，以便幫助形成二極管18和19。圖3到圖5示出在形成器件10的優(yōu)選方法中的一些步驟的各個順序階段。參考圖3，在該優(yōu)選實施方式中，體半導體襯底23具有P型導電類型，且通常具有大約1 X IO19 atoms/cm3且優(yōu)選地在大約1 X IO19和1 X IO21 atoms/cm3之間的摻雜濃度。隔離層M優(yōu)選地在襯底23的表面上形成為N型外延層。層25在層M的表面上形成為P型外延層。層 25的表面上將形成半導體區(qū)四的部分75摻雜有可在層25的表面上形成N型摻雜區(qū)的摻雜物。參考圖4，在部分75被摻雜之后，層33在層25的表面上形成為N型外延層。在層 33的形成期間，部分75中的摻雜物通常被激活以在層25和33之間的界面處形成摻雜的半導體區(qū)四。區(qū)四可延伸到層33和25中，或可在其它位置上形成，只要區(qū)四與(例如) 層33形成P-N結即可。隨后，形成多個阻擋結構，例如隔離槽35、36、37和38 (圖2)，以便將層33中將要形成每個二極管14、15、20和21的部分彼此隔離開。這些阻擋結構具有的周界(例如在層33的表面處并垂直延伸到層33中的周界)圍繞每個相應的二極管并防止電流從二極管 14,15,20和21的任何一個橫向流動通過層33，并將在這些二極管之間任何橫向電流流動限制在層25內。為了形成隔離槽35、36、37和38，掩模76(例如二氧化硅或氮化硅層)在層33上形成并被圖案化，以形成開口 77，槽35、36、37和38將在該開口處形成。開口 77用于形成延伸穿過層33并進入層25的開口。槽35和37的開口也延伸穿過區(qū)四而進入層 25，使得槽35和37可減小橫向通過二極管18和19之間的區(qū)四的導電性，并減小與二極管15或21中的任一個的導電性。此外，槽35和37將區(qū)四分成將形成區(qū)四和層25之間的分開的P-N結的分開的區(qū)域，從而使用區(qū)四來形成兩個齊納二極管18和19。在一些實施方式中，電介質襯里30 (例如二氧化硅)可沿著槽35、36、37和38的開口的側壁和底部形成。在其它實施方式中，沿著槽35、36、37和38的開口的底部除去(或不形成)電介質襯里。襯里30有助于將每個槽35、36、37和38形成為隔離槽。為了附圖的清楚起見，襯里 30被示為沿著開口的側面的線。
圖5示出在該方法中隨后的步驟之后的器件10。在形成槽35、36、37和38的開口之后，通常除去掩模76 (圖4)。其后，槽35、36、37和38的開口被填充有導體，例如摻雜的多晶硅，以將開口形成為槽35、36、37和38。在一些實施方式中，可能需要在開口內形成導體材料之后對層33的表面進行平面化。形成槽35、36、37和38的方法對本領域的技術人員是公知的。因為槽35和37延伸穿過區(qū)四，所以它們也減小了對準容差，并使可靠地制造器件10更加容易。每個槽35、36、37和38優(yōu)選地形成為多連通域，例如圓或閉合多邊形，其周界具有圍繞層33的一部分的開口，因此，每個槽35、36、37和38可被視為多連通域。在多邊形的情況下，閉合多邊形的角優(yōu)選地被倒圓。槽35、36、37和38每個都圍繞層33中將形成相應的二極管14、15、20和21的那個部分。每個槽35、36、37和38均可被視為最小化器件10的閉合部分和其它部分之間的電耦合的阻擋結構。參考圖2和圖5，隨后可形成導體槽或導體60以及阻擋結構，例如隔離槽57 (圖 2)。該阻擋結構將器件10的二極管14、15和二極管18至21與導體60隔離開并與摻雜區(qū) 63隔離開。這阻止橫向電流通過層M、25和33中的任何一個從這些二極管中的任何一個流到導體60 (或流到區(qū)63)。如將在下文中進一步看到的，槽57用作隔離槽，其還阻止電流Ip和h在橫向流過層25時繞過電流預計將流經的二極管。導體60便于形成從層33 的頂表面到襯底23的電連接。為了形成槽57和導體60，通常應用并圖案化另一掩模79， 以形成掩模79內的開口 80，槽57和導體60將在該開口 80中形成。掩模79通常類似于掩模76。開口 80用于形成從層33的表面延伸穿過層33、層25、層M并進入襯底23的開口。電介質襯里58沿著槽57的開口的側壁形成，而不沿著其底部形成，以防止槽57與層 M、25和33電相互作用。在一些實施方式中，襯里58也可在開口的底部上形成。類似的電介質襯里61沿著導體60的開口的側壁形成，而不沿著其底部形成，以防止導體60與層 24,25和33電相互作用。不在開口的底部上形成襯里61，以便導體60可與襯底23電接觸。 導體60的數(shù)量被選擇成提供與襯底23的電連接的期望電阻率。本領域的技術人員應認識到，通常通過在側壁和底部上形成例如二氧化硅的電介質來形成襯里58和61，且可使用單獨的步驟移除底部的這部分。再次參考圖2，可隨后移除掩模79，且例如摻雜的多晶硅的導體在槽57和導體60 的開口內形成，以將開口形成為槽57和導體60。如果摻雜的半導體材料用于在槽57和導體60內的導體，則摻雜的半導體材料優(yōu)選地被摻雜為與襯底23相同的導電類型，以便形成與其電連接。然而，也可使用其它摻雜類型。層33的表面可能在開口內形成導體之后必須被再次平面化。槽57形成為多連通域(例如圓或閉合多邊形)，且其周界圍繞層33、25和 M中將要形成二極管14、15、18、19、20和20的部分。在多邊形的情況下，角優(yōu)選地被倒圓。隨后，例如通過形成在表面上并延伸到層33中的摻雜區(qū)來形成二極管14、15、20 和21。二極管14包括在層33的表面上形成的具有與層33相反的導電類型的摻雜區(qū)42。 類似地，二極管20包括在層33的表面上形成的具有與層33相反的導電類型的摻雜區(qū)48。 二極管14和20由層33與相應的區(qū)42和48之間的P-N結形成。區(qū)42和48形成為延伸到層33中并上覆于區(qū)四，使得區(qū)42和48，繼而二極管14和20，電連接到區(qū)四的分開的部分，以形成與二極管18和19的電連接。區(qū)42和48通常被定位成使得每個區(qū)42和48的周界，例如在層33的表面處形成的周界，被相應的槽35和37完全圍繞。優(yōu)選地，每個槽35 和37是在相應的區(qū)42和48周圍形成的一個連續(xù)的槽。因為槽35和37延伸穿過層33，它
8們減少了在區(qū)42和48附近的層33的量，從而有助于減小二極管14和20的電容。槽35 和37也減小了二極管14和20之間的相互作用。二極管15和21每個都由在層33和層25的界面處的P_N結形成并處在相應的槽 36和38所圍繞的區(qū)內。摻雜區(qū)49在層33中形成，并被槽38圍繞，具有與層33相同的導電類型，以便形成用于電接觸層33中形成二極管21的部分的接觸區(qū)。類似地，摻雜區(qū)41 在層33中形成，并被槽36圍繞，具有與層33相同的導電類型，以便形成用于電接觸層33 中形成二極管15的部分的接觸區(qū)。區(qū)41和49在層33的表面上形成，并優(yōu)選地延伸與區(qū) 42和48大約相同的距離而進入層33中。然而，區(qū)41和49不上覆于區(qū)四。區(qū)41被定位成使得區(qū)41的周界，例如在層33的表面處的周界，被槽36完全圍繞，且區(qū)49被定位成使得區(qū)49的周界，例如在層33的表面處的周界，被槽38完全圍繞。每個槽37和38優(yōu)選地形成為一個連續(xù)的槽。另一摻雜區(qū)63在層33的表面上形成，以上覆于導體60且優(yōu)選地鄰接導體60，以便形成與導體槽60的電連接。區(qū)63形成有與襯底23相同的導電類型，以便區(qū)63形成通過槽60到襯底23的導電通路。優(yōu)選地，導體槽60的開口的頂部從導體60上位于區(qū)63內的部分移除了電介質襯里，以有助于于形成其間的低電阻電連接。區(qū)42、48和63可同時一起形成。區(qū)41和49可同時一起形成。如從圖2中可以看到的，二極管85由襯底23和層 24以及其間的界面形成，而二極管87由襯底23和M以及其間的界面形成。隨后，電介質51可在層33的表面上形成。開口通常穿過電介質51形成，以暴露區(qū) 41、42、48、49和63的部分。通常應用導體52來產生與兩個區(qū)41和42的電接觸。通常應用導體53來產生與區(qū)48、49和63的電接觸。本領域技術人員應認識到，可省略區(qū)63，且導體52可直接接觸導體60內的導體材料。通常導體52和53隨后連接到相應的端子11和 12。因為器件10的ESD電流流動不通過襯底23的底表面，所以通常不對其應用導體。因此，器件10具有兩個端子，這兩個端子通常連接到半導體封裝的兩個端子以形成單個ESD 器件。在其它實施方式中，器件10的端子11和12可連接到例如在多芯片半導體封裝中的其它器件，以形成不同的器件。返回參考圖1和圖2，當器件10在端子11上接收到相對于端子12的正ESD電壓時，二極管14、18和21被正向偏置，而二極管15、19和20被反向偏置。因此，電流Ip開始從端子11流到區(qū)42處的二極管14的陽極，經過在區(qū)42和層33之間的界面處的二極管 14的P-N結，并到達被槽35圍繞的層33的部分中的二極管14的陰極。電流Ip繼續(xù)經過層33并到達區(qū)四處的二極管18的陰極，并經過在槽35所圍繞的區(qū)四的部分和層25的鄰接部分的界面處形成的二極管18的P-N結。因為層25的該鄰接部分形成二極管18的陰極，所以電流Ip流入層25中。因為襯底23通過導體60被偏置，所以襯底23在層25和層M之間的界面處形成反向偏置的P-N結，這阻止電流Ip流入層M和襯底23中。此外， 槽57將電流Ip約束為保持在層25中被槽57圍繞的部分內。因此，電流Ip通過層25流到由層25的一部分形成的二極管21的陰極，層25的該部分與層33中槽38所圍繞的部分鄰接。電流Ip流經層25和槽38所圍繞的層33的界面處的二極管21的P-N結，并繼續(xù)流到由層33形成的二極管21的陽極。電流Ip繼續(xù)通過層33到達區(qū)49和端子12?？梢钥吹剑瑢覯形成阻止電流Ip流到襯底23的隔離層，而層25形成在二極管18和21之間傳導電流的導體層。因此，層25將二極管18的陽極電連接到二極管21的陽極，且層33將二極管14的陰極連接到二極管18的陰極。圖6是器件10的實施方式的一部分的放大平面圖。圖6示出沒有電介質51以及導體52和53的器件10，以便示出層33的表面。對于圖6的實施方式，器件10包括兩個二極管15和兩個二極管21。該平面圖示出多連通域配置槽35、36、37、38和57。例如，槽 35,37和57形成為具有倒圓角的閉合多邊形，而槽36和38形成為圓。導體60示出，導體 60沒有形成為閉合多邊形，而是在器件10的結構的一端形成，以便形成與襯底23的接觸。 通常，導體60靠近二極管20和21形成，以便于形成與導體60以及二極管20和21全部電接觸的導體53。當器件10在端子11上接收到相對于端子12的負電壓時，二極管20、19和15被正向偏置，而二極管14、18和21被反向偏置。因此，電流h開始從端子12流到區(qū)48處的二極管20的陽極，經過在區(qū)48和層33之間的界面處的二極管20的P-N結，并到達被槽37 圍繞的層33的部分中的二極管20的陰極。電流h繼續(xù)經過層33并到達區(qū)四處的二極管19的陰極，并經過在槽37所圍繞的區(qū)四的部分和層25的鄰接部分的界面處形成的二極管19的P-N結。因為層25的該鄰接部分形成二極管19的陰極，所以電流h流入層25 中。襯底23通過導體60再次被偏置并在層25和層M之間的界面處形成反向偏置的P-N 結，這阻止電流h流入層M和襯底23中。此外，槽57將電流h約束為保持在被槽57圍繞的層25的部分內。因此，電流h通過層25流到由層25的部分形成的二極管15的陰極， 層25的該部分與槽36所圍繞的層33的部分鄰接。電流^流經在層25和槽36所圍繞的層33的部分的界面處的二極管15的P-N結，并繼續(xù)流到由層33形成的二極管15的陽極。 電流h繼續(xù)通過層33到達區(qū)41和端子11。層M形成阻止電流h流到襯底23的隔離層，而層25形成在二極管20和15之間傳導電流的導體層。因此，層25將二極管15的陽極電連接到二極管19的陽極，而層33將二極管20的陰極連接到二極管19的陰極。注意， 對于正和負ESD放電事件，ESD電流流入層25和33的頂表面和從層25和33的頂表面流出。ESD電流不流經或甚至不流入襯底23。此外，可以看到，槽57將電流Ip和h限制為流經層25被槽57所圍繞的部分。此外，槽57阻止形成從區(qū)63經過層33到層M的短路。 這樣的短路將使端子12與二極管21和19的陽極短接。層M的薄層rho (sheet rho)或Gummel數(shù)由層M內的載流子濃度和層M的厚度控制?？刂葡鄬τ趯?5的薄層rho的層M的薄層rho，以有助于阻止由層25J4和襯底 23可能形成的寄生雙極型晶體管的啟動。優(yōu)選地，層M的載流子濃度在大約1E15 atoms/ cm3和1E17 atoms/cm3之間，厚度大約為2到2(K2-20)微米。在一個示例性實施方式中， 層25形成有大約2到1(Κ2-10)微米的厚度和大約1Ε19 atoms/cm3的摻雜濃度，以便有助于二極管18和21之間的有效載流子傳導。由于這些摻雜關系，導致在器件10的該實施方式中，二極管85和87通常不傳導電流。圖7是示出器件10的V-I特性的曲線圖。橫坐標表示相對于端子12施加給端子 11的電壓，而縱坐標表示通過器件10的電流。曲線67示出V-I特性。因為層對被形成用于阻止啟動在襯底23與層M和25之間的寄生雙極型晶體管，器件10的V-I特性具有尖銳的膝點電壓，且對于正和負ESD放電事件來說基本上是對稱的，如曲線68所示。此外，器件10的結構被形成為具有低電容。當器件10不導電時，該低電容允許在器件10所附接的數(shù)據(jù)傳輸線上的快速數(shù)據(jù)傳輸，而器件10的電容不干擾該數(shù)據(jù)傳輸。在正常操作中，例如通過給端子11施加大約1伏(IV)并給端子12施加地參考電壓來將器件 10偏置到正常工作電壓，例如在大約1伏和二極管18或19的齊納電壓之間的電壓。由于在下文中描述的器件10的特性，當端子11和12之間的電壓在該正常工作電壓范圍內變化時，器件10的電容保持為低。然而，通常以施加在該器件兩端的零伏指定ESD器件的電容。 該零電壓條件通常稱為零偏置條件。如將在下文中進一步看到的，在該零偏置條件時，下文描述的器件10的低電容特征形成二極管14、15、20和21的非常低的電容值。因為在端子 11和12之間有兩條并聯(lián)通路，所以每條通路的電容值是每條通路中的電容的相加的結果。 第一通路包括串聯(lián)的二極管14、18和21的電容。因為串聯(lián)電容器的電容小于最小的電容器的電容，于是第一通路的電容小于二極管14、18或21中任一個的電容。器件10被形成為使得二極管14和21的零偏置電容非常小，如將在下文中進一步看到的。類似地，包括二極管20、19和15的第二通路的電容也非常小。兩條通路的總的相加值形成器件10的小的零偏置電容。圖8是示出器件10的一個示例性實施方式的一部分的載流子濃度分布的曲線圖。 橫坐標表示從層33的表面進入器件10的深度，而縱坐標表示載流子濃度的增加的值。曲線 68示出器件10的載流子濃度，其由從端子11施加到端子12的正偏置(例如通過正ESD事件)產生。該描述參考圖1、圖2和圖7。為了有助于形成具有尖銳的膝點電壓的器件10， 層25的優(yōu)選實施方式被形成為具有P型導電類型，并通常具有大約IXlO19 atoms/cm3且優(yōu)選地在大約1 X IO19 atoms/cm3和1 X IO21 atoms/cm3之間的摻雜濃度。半導體區(qū)四形成為N型區(qū)，其對于大約2到10伏Q-10V)的鉗位電壓來說具有大約lX1019atOmS/Cm3且優(yōu)選地在大約1 X IO19 atoms/cm3和1 X IO21 atoms/cm3之間的峰值摻雜濃度。為了有助于形成器件10的低零偏置電容，層M的優(yōu)選實施方式(圖2)被形成為具有η型導電類型，并通常具有大約 1 X IO16 atoms/cm3 且優(yōu)選地在大約 1 X IO15 atoms/cm3 和 1 X 1017atoms/cm3 之間的摻雜濃度。此外，區(qū)四的厚度優(yōu)選地在大約1和3(1-3)微米之間。由于區(qū)四和層 25的高摻雜濃度，導致當器件10接收到從端子11到端子12之間的正電壓時，耗盡區(qū)被限制到在層25的界面附近的區(qū)四和層25內的小區(qū)域。載流子和摻雜物的這種高濃度給齊納二極管18和19提供了非常尖銳的過渡或膝點電壓，并使得能夠對二極管18和19的擊穿電壓或齊納電壓進行非常精確的控制。二極管18和19的擊穿電壓或齊納電壓可通過改變區(qū)四和/或層25的載流子濃度或載流子分布來調節(jié)。這允許精確地控制特定應用的擊穿電壓，例如5或12或對伏(5V、12V、MV)的擊穿電壓應用。層33優(yōu)選地被形成為具有較低的峰值摻雜濃度，其至少比區(qū)四的摻雜濃度小一個數(shù)量級，并通常在大約IE13和IE17 atoms/cm3之間。區(qū)42和48的峰值摻雜濃度通常大于層33的峰值摻雜濃度，并優(yōu)選地大約等于層 25的峰值摻雜濃度。區(qū)42和48通常形成為從表面向層33內延伸不大于大約兩(2)微米并優(yōu)選地大約為0. 1到2(0. 1-2)微米的距離。在區(qū)42和層33之間以及還在區(qū)48和層33 之間的差異大的摻雜濃度以及區(qū)42和48的淺深度有助于給相應的二極管14和20提供非常小的零偏置電容。二極管14和20的這個非常小的零偏置電容有助于形成如前所示的器件10的小的零偏置電容。每個二極管14、18、20和21在零偏置時的電容通常小于大約0. 5 皮法，且二極管14、18、20和21的等效串聯(lián)電容形成器件10的大約為0. 2皮法且優(yōu)選地不大于大約0.01皮法的電容。
因為槽36和38延伸穿過層33，所以它們減小了在位于相應的區(qū)41和49下面的層25和33的部分之間形成的P-N結的面積，從而有助于減小相應的二極管15和21的電容。在優(yōu)選實施方式中，區(qū)41和49的峰值摻雜濃度大于層33的峰值摻雜濃度并優(yōu)選地大約等于層四的峰值摻雜濃度。區(qū)42和48通常與區(qū)四分隔開一段距離，這有助于最小化二極管15和21的電容。 該間隔通常為大約2到2(K2-20)微米。層33在區(qū)42和四之間以及在區(qū)48和四之間的部分形成相應的二極管14和20的漂移區(qū)。層33的漂移區(qū)的厚度為至少大約2微米，以便減少寄生晶體管的形成并確保器件10不工作在穿通工作區(qū)中。如可看到的，器件10通常沒有這樣的摻雜區(qū)其具有與層25相同的導電類型并位于二極管14和區(qū)四之間繼而在區(qū) 42和29之間。器件10在零偏置時的電容通常小于大約0. 5皮法，且器件10的等效串聯(lián)電容為大約0. 3皮法且優(yōu)選地不大于大約0. 1皮法。當器件10在端子11上接收到相對于端子12的正電壓時，二極管20和15被反向偏置，而二極管14和21被正向偏置。由于反向偏置所形成的耗盡區(qū)，導致層33中的載流子密度相對于零偏置條件進一步減少，這有助于進一步減小器件10的等效串聯(lián)電容。這允許該電容甚至在偏置電壓增加時也為低。事實上，與單個二極管不同，器件10具有基本上恒定的電容。由于器件10的對稱性，該電容對于在端子11和12之間施加的正電壓和負電壓來說都是恒定的。這個平坦的電容分布對于低于器件10的齊納電壓的電壓來說仍然持續(xù)。作為對比，單個二極管在反向偏置時具有低電容，在零伏時具有相對較高的電容，并且在正向偏置時具有按二次曲線方式增加的電容。當靜電放電出現(xiàn)時，通常在短時間內出現(xiàn)大電壓和電流尖峰。通常，在幾納秒的時間段內，通常在小于2納秒的時間段內，出現(xiàn)峰值電流和峰值電壓，并峰值電流和峰值電壓將持續(xù)僅僅大約1納秒。電流通常在一般大約二十00)納秒的另一時段內降低到穩(wěn)定水平，并在另一個20到40(20-40)納秒內緩慢降低。電流的峰值可在1到30安培(1-30Α) 之間，且峰值電壓可在2000和30000伏之間(2000-30000V)。器件10的元件的尺寸和響應時間優(yōu)選地配置成在峰值電壓的時段期間對電壓做出響應，并傳導峰值電流。在端子11 和12之間的ESD事件期間，二極管14和21中的任一個串聯(lián)連接，并且二極管15和20串聯(lián)連接，有效電容是總的串聯(lián)電容。因為串聯(lián)的電容器產生一個小于最小電容的電容，所以低電容確保了器件10的電容低到足以使器件10在峰值ESD電壓和電流期間對ESD事件做出響應并傳導ESD電流。圖9是示出器件10的可選實施方式的電流-電壓(I-V)特性的曲線圖。橫坐標表示相對于端子11給端子12施加的電壓，而縱坐標表示通過器件10的可選實施方式的電流。曲線88示出I-V特性。在器件10的該可選實施方式中，層M的薄層rho增大，以便有助于啟動可在襯底23與層25和M之間形成的寄生雙極型晶體管。允許寄生雙極型晶體管啟動，形成了從層25到襯底23的電流流動路徑，并允許電流從端子12流到二極管15 和21的陽極。啟動寄生雙極型晶體管，改變了 V-I特性，且使該可選實施方式的器件10具有快回現(xiàn)象(snap-back)并且具有與間流管類似的功能。注意，在層M的此摻雜濃度下， 當端子11和12之間的電壓差增大時，寄生雙極型晶體管變?yōu)閱硬?5與襯底23短路，從而允許電流從層25流到襯底23并通過導體60到達端子12，導致快回特性。
在某些應用中，能夠承受大浪涌電流可能是有利的。由于快回特性，器件85將提供通過雙極型晶體管的大浪涌電流和ESD保護。注意，該寄生雙極型晶體管在端子12的通過導電槽60短接到襯底23的一側形成。因此，器件10的該可選實施方式是不對稱的，這是因為快回現(xiàn)象只出現(xiàn)在電流-電壓特性曲線的正側，其中端子12被指定為陽極。在這種配置中，陰極側仍在阻擋。圖10示意性地示出靜電放電(ESD)保護器件或ESD器件90的一部分的實施方式， 其為圖1到圖9描述的器件10的另一可選實施方式。器件90類似于器件10，不同之處在于，層四或層33的薄層rho較大，以便增加由層四和33形成的基極區(qū)中的增益并有助于啟動可在區(qū)42、層33 (連帶區(qū)29)和層25之間形成的另一寄生雙極晶體管。啟動該寄生雙極型晶體管改變了 V-I特性，并使器件90在齊納二極管18和二極管14之間具有快回現(xiàn)象，從而使器件10具有與閘流管類似的功能。另外，二極管91類似于二極管85，不同之處在于，二極管91連接至端子11而不是端子12。圖11是示出器件90的電流-電壓I-V特性的曲線圖。橫坐標表示相對于端子11 給端子12施加的電壓，而縱坐標表示通過器件85的電流。曲線94示出I-V特性。注意， 在層33的此摻雜濃度下，當端子11和12之間的電壓差增大時，寄生雙極型晶體管變?yōu)閱硬?3短接到層24，因而短接到襯底23，從而允許電流從端子12通過導體60流到襯底23，接著通過層25和M到達層33和端子11。如可從曲線94看出的，器件90是對稱的器件并在I-V特性的兩側都具有快回現(xiàn)象。本領域技術人員應認識到，層M和33以及層M和四都可被摻雜為將兩個寄生雙極型晶體管都啟動。這形成了與雙向間流管類似的對兩個電流方向都具有快回特性的對稱雙向器件。圖12示意性地示出靜電放電(ESD)保護器件或ESD器件100的一部分的實施方式，其為在圖9-11的說明中描述的器件10和90中的任一個的可選實施方式。器件100類似于器件10和90，不同之處在于，器件100具有單個二極管103，而不是相應的器件10和 90的背對背二極管85、87和91。將器件100配置成具有與二極管15并聯(lián)耦接并與二極管 21并聯(lián)耦接的二極管103，這改善了器件100的V-I特性曲線的對稱性。圖13示出ESD器件100的實施方式的一部分的橫截面視圖。器件100類似于器件10和90，不同之處在于，器件100具有襯底105，襯底105具有與層M相同的摻雜類型。 因此，在優(yōu)選實施方式中，襯底105和層M都是N型。因為襯底105和層M為相同的摻雜類型，所以在襯底105和層M之間沒有P-N結，因此二極管103是由層M和層25之間的 P-N結形成的單個二極管。襯底105的摻雜濃度基本上與襯底23的摻雜濃度相同。形成具有單個二極管103的器件100改善了器件100的對稱性。圖14示意性地示出作為器件10、90或100中的任一個的可選實施方式的靜電放電(ESD)保護器件或器件110的一部分的實施方式。器件110類似于器件10、90或100中的任一個，不同之處在于，器件110具有單個齊納二極管112，而不是兩個齊納二極管18和 19。二極管112的陰極耦接至二極管14和20的陰極，其陽極耦接至二極管15和21的陽極。類似于器件10、90和100，器件110通常具有低電容、快響應時間、和對稱的響應特性。圖15示出器件110的實施方式的示例的橫截面部分。器件110可以被形成為類似于器件10、90或100中的任一個，不同之處在于，一些阻擋結構(例如槽35和37)被形成為延伸到半導體區(qū)四中，而不是延伸穿過半導體區(qū)四。形成沒有延伸穿過區(qū)四的阻擋結構允許區(qū)四形成一個陽極通過導體層25共同連接至二極管15和21的陽極的齊納二極管112，，并且還減少了二極管15和21與二極管14和20之間的串擾。本領域的技術人員將認識到在一些實施方式中，可省略最外層的阻擋結構(例如槽57)，還可以省略導體60和區(qū)63。本領域的技術人員還將認識到，也可以將器件110的阻擋結構的較短深度用于器件 10、90和100中的任一個。在一些實施方式中，槽36和38可以被形成為具有與阻止槽35 和37延伸穿過區(qū)四的深度近似的深度。這種實施方式可以提供更加簡單的工藝，降低了制造成本。本領域的技術人員將認識到圖14和15的描述中說明的器件和方法可應用于器件10和103。圖16示出不對稱ESD器件120的實施方式的示例的橫截面部分，該不對稱ESD器件120是在圖14和15的描述中所描述的器件110的可選實施方式。圖17示意性地示出器件120的電路表示的一部分的實施方式。該描述參照圖16 和圖17。器件120省略了二極管20，并包括用于形成兩個附加齊納二極管1 和127的摻雜區(qū)122和124。二極管1 和127被形成為背對背結構，二極管127的陰極連接至二極管 19的陰極。二極管127的陽極另外連接至二極管126的陽極，二極管126的陰極連接至端子12。區(qū)124可以在形成區(qū)48之前形成為N型摻雜區(qū)，其摻雜濃度類似于區(qū)四的摻雜濃度。摻雜區(qū)122通常在區(qū)124內形成為P型區(qū)，其摻雜濃度也類似于區(qū)四的摻雜濃度。此后，可在區(qū)122內形成區(qū)48。本領域的技術人員將認識到，二極管1 和127還可以通過背對背陰極而不是通過背對背陽極來連接。區(qū)122、IM和層33的差異大的摻雜濃度有助于形成二極管126和127的齊納特性。圖18是示出器件120的V-I特性的曲線。曲線129示出V-I特性曲線。在二極管19和20之間形成串聯(lián)的二極管126和127使得器件120對正ESD事件比對負ESD事件具有更高的擊穿電壓。該特性在圖18中示出。二極管1 和127給器件120提供了不對稱擊穿，在端子12具有比端子11高的電壓時，該不對稱擊穿對正ESD事件提供更高的擊穿電壓。本領域的技術人員應該認識到，區(qū)122和IM可以可選地形成在區(qū)41周圍，而不是區(qū)49周圍，使得二極管1 和127可以串聯(lián)連接在二極管14和18之間，而不是連接在二極管19和20之間。該可選配置會使得負ESD事件比正ESD事件具有更大的擊穿電壓。另外，區(qū)122和IM連帶二極管1 和127可以用在器件10、90、100或110中的任一個上。圖19示意性地示出不對稱靜電放電(ESD)保護器件或ESD器件135的電路表示的一部分的實施方式。圖20示出器件135的實施方式的示例的橫截面部分。該描述參考圖19和20。器件135類似于器件10、90和100，不同之處在于，省略了二極管85、91和103。也省略了隔離層M和導體層25。另外，齊納二極管18和19由齊納二極管144和142代替。與二極管18和19不同，二極管142和144被形成為彼此之間具有不同的擊穿電壓。因此，器件 135是不對稱ESD器件，其具有低電容和快響應時間，如以上所述。器件135包括襯底23， 襯底23具有形成在襯底23的表面上的緩沖層137。緩沖層137通常具有N型導電類型、 低峰值摻雜濃度和低載流子濃度。優(yōu)選地，層137的載流子濃度在1E13 atoms/cm2和1E17 atoms/cm2之間，厚度大約1到20(1-20)微米。層137的峰值摻雜濃度通常為大約IXlO16 atoms/cm3，優(yōu)選地在 IXlO15 atoms/cm3 和之間 1 X IO17 atoms/cm3 之間。半導體區(qū) 138 形成在層137的一部分上，半導體區(qū)140形成在層137的另一部分上。區(qū)138和140被形成為延伸穿過層137并且與襯底23電接觸和物理接觸，使得襯底23與區(qū)138和140可形成相應的齊納二極管142和144。區(qū)138和140被形成為具有不同的摻雜和載流子濃度，使得二極管142和144具有不同的擊穿電壓。該不同的擊穿電壓使得器件135對正ESD事件和負ESD事件具有不同的擊穿電壓，因此，器件135是不對稱ESD器件。本領域的技術人員將認識到，區(qū)138和140連帶二極管142和144可用于ESD器件10、90和100。在一些實施方式中，附加阻擋結構(例如槽57)可形成為圍繞二極管14、15、20、 21,142和144的元件，如虛線所示。在一些實施方式中，器件135也可包括區(qū)63和導體 60 (未示出)。圖21到圖22示出在形成ESD器件135的示例性方法中的一些步驟的各個階段。 緩沖層137例如通過外延沉積形成在襯底23的表面上。層137的厚度選擇為大約1到 20(1-20)微米。層137的一部分如通過離子注入被摻雜，以在層137的要形成區(qū)138的表面上形成摻雜區(qū)145。掩模(未示出)通常用來屏蔽器件135的剩余部分，使得只有區(qū)145 被摻雜。區(qū)145部分由虛線示出。在形成區(qū)145之后，層137的另一部分可被摻雜，以形成摻雜區(qū)146，摻雜區(qū)146至少沿著區(qū)146的一側與區(qū)145并置。另一掩模(未示出)通常用來屏蔽器件135的剩余部分，使得只有區(qū)146被摻雜。區(qū)146形成在層137上期望形成區(qū)140的部分中。在一些實施方式中，區(qū)145和146具有不同的載流子濃度。在一些實施方式中，具有較低載流子濃度的區(qū)可重疊成具有較高載流子濃度的區(qū)。這會提供更加簡單且成本更低的工藝，且仍能實現(xiàn)不對稱ESD器件。在一個實施方式中，層137通過基本上未摻雜硅的外延沉積形成在襯底23上。在后續(xù)操作中，來自襯底23的摻雜物向上擴散進入層137，以有助于獲得層137的期望厚度。 另外，來自層33的摻雜物向下擴散進入層137，以有助于形成層137的期望載流子濃度，層 137包括介于襯底23和層33之間的那部分層137。該方法的該實施方式有助于形成層137 的期望厚度和載流子濃度，同時降低了制造成本。如本領域的技術人員將理解的，來自襯底 23的摻雜物的向上擴散基本上不會影響區(qū)138和140的摻雜和載流子濃度。參考圖22，隨后可對區(qū)145和146進行退火，以形成所得的區(qū)138和140。可選地， 可借助于隨后在層137上形成的層33的形成期間所形成的熱來對區(qū)145和146進行退火。 在另一實施方式中，可在形成區(qū)145之后對器件135進行退火，且在形成區(qū)146之后對器件 135進行再次退火。對區(qū)145進行兩次退火可以使更多的載流子移動進入襯底23中，這降低了區(qū)138的載流子濃度且減小了所得的二極管142的擊穿電壓。用于形成區(qū)146的劑量和能量通常小于用于形成區(qū)145的劑量和能量，使得區(qū)138的所得的峰值摻雜和載流子濃度比區(qū)140大。因此，在一些實施方式中，區(qū)138可比區(qū)140更深地延伸進入襯底23。區(qū) 138的峰值摻雜濃度通常在1E18 atoms/cm3至lE21atoms/cm3之間。區(qū)140的峰值摻雜濃度通常小于區(qū)138的峰值摻雜濃度，使得二極管142和144具有不同的擊穿電壓。形成區(qū) 145和146，使得所得的區(qū)138和140分別都與襯底23物理接觸和電接觸，并且形成相應的齊納二極管144和142。在一個示例實施方式中，區(qū)140的峰值摻雜濃度大約為區(qū)138的峰值摻雜濃度的二分之一。對于該示例性實施方式，區(qū)138的峰值摻雜濃度大約為2E18 atoms/cm3，而區(qū) 140的峰值摻雜濃度大約為1E18 atoms/cm3。二極管142和144的所得的擊穿電壓大約為
15、14伏(14V)和11伏(IlV)。在另一實施方式中，區(qū)140的峰值摻雜濃度大約為區(qū)138的峰值摻雜濃度的五分之一到十分之一(0. 2到0. 1)。通過控制載流子濃度和相對于襯底位置的峰值摻雜濃度位置，可以從大范圍的擊穿電壓值中選擇每個齊納二極管的擊穿電壓。圖23到圖M示出在形成ESD器件135的另一方法的示例中的一些步驟的各個階段。例如通過離子注入，可對層137的一部分進行摻雜，以在層137的表面上形成摻雜區(qū) 148。區(qū)148形成在層137上期望形成區(qū)138的部分中。隨后，可對器件135進行退火，以驅使區(qū)148的摻雜物更深地進入層137中，如區(qū)148的虛線位置所示。參考圖24，在形成區(qū)148之后，可對層137的另一部分進行摻雜，以形成摻雜區(qū) 149，如虛線所示，摻雜區(qū)149與區(qū)148并置。區(qū)149形成在層137上期望形成區(qū)140的部分中。在優(yōu)選實施方式中，不使用單獨的退火步驟對區(qū)149的摻雜物進行退火或者激活區(qū) 149的摻雜物。此后，層33形成在層33上。如通過外延沉積來形成層33的步驟對器件135 進行加熱，且該步驟被用來驅動或激活區(qū)149的摻雜物，以形成區(qū)。來自形成層33的步驟的熱量也進一步驅動區(qū)148的摻雜物，以形成區(qū)138。區(qū)148和149被形成為與襯底23物理接觸和電接觸，使得所得的區(qū)138和140分別形成相應的齊納二極管144和142。根據(jù)上述全部內容，本領域的技術人員將認識到，在一個實施方式中，ESD器件可以包括具有第一導電類型且具有第一摻雜濃度的半導體襯底(如襯底23)，該半導體襯底具有第一表面和第二表面；具有第二導電類型且處于半導體襯底的第一表面上的第一半導體層，如層M，第一半導體層具有與半導體襯底的第一表面相對的第一表面且具有第二摻雜濃度；具有第二導電類型且上覆于第一半導體層的第一表面的第二半導體層，如層33， 第二半導體層具有與第一半導層的第一表面相對的第二表面并且具有第三摻雜濃度；具有第二導電類型且至少具有位于第二半導體層內的一部分的第一半導體區(qū)，如區(qū)四，第一半導體區(qū)形成如二極管112的齊納二極管的一部分；第一阻擋結構，如槽35和37，其形成為第一多連通域，第一連通域具有第一周界并且從第二半導體層的第一表面延伸到第一半導體區(qū)中，但是不穿過第一半導體區(qū)，第一周界圍繞第二半導體層的至少第一部分；以及第一二極管，如二極管14或20之一，其處于第二半導體層的第一部分內。本領域的技術人員還將認識到，在另一實施方式中，一種形成ESD器件的方法可包括提供半導體襯底，如襯底23，其具有第一導電類型且具有第一和第二表面；形成緩沖層，如緩沖層137，其具有第二導電類型，位于半導體襯底的第一表面上，且具有與半導體襯底的第一表面相對的第一表面；形成半導體層，如層33，其具有第二導電類型，覆于緩沖層的第一表面，該半導體層(如層3 具有與緩沖層的第一表面相對的第一表面；形成第一半導體區(qū)，如區(qū)140，其具有第二導電類型和第一摻雜濃度，位于半導體層和半導體襯底之間，第一半導體區(qū)形成如二極管144的第一齊納二極管的一部分；形成第二半導體區(qū)，如區(qū) 138，其具有第二導電類型且具有比第一摻雜濃度高的第二摻雜濃度，其中第二半導體區(qū)與第一半導體區(qū)并置并且位于半導體層和半導體襯底之間，第二半導體區(qū)形成第二齊納二極管的一部分；形成第一阻擋結構，如槽35，其從半導體層的第一表面延伸到第一半導體區(qū)中，其中第一阻擋結構的周界形成第一多連通域，第一多連通域圍繞第一半導體區(qū)的至少第一部分、第一齊納二極管和半導體層的第一部分；形成第二阻擋結構，如槽37，其從半導體層的第一表面延伸到第二半導體區(qū)中，其中第二阻擋結構的周界形成第二多連通域，第二多連通域圍繞第二半導體區(qū)的至少第一部分、第二齊納二極管和半導體層的第二部分；形成第一二極管，如二極管14，其處于半導體層的第一部分中并且上覆于第一半導體區(qū)； 以及形成第二二極管，如二極管20，其處于半導體層的第二部分中且上覆于第二半導體區(qū)。ESD器件的另一實施方式可包括半導體襯底，如襯底23，其具有第一導電類型和第一摻雜物濃度，其具有第一和第二表面；第一緩沖層，如層137，其具有第二導電類型，位于半導體襯底的第一表面上，具有與半導體襯底的第一表面相對的第一表面；半導體層， 如層33，其具有第二導電類型，上覆于第一緩沖層的第一表面，半導體層具有與第一緩沖層的第一表面相對的第一表面；第一阻擋結構，如槽35，其從半導體層的第一表面延伸，第一阻擋結構的周界形成圍繞半導體層的至少第一部分的第一多連通域；第一半導體區(qū)，如區(qū)140，其具有第二導電類型和第一摻雜濃度，第一半導體區(qū)位于半導體層和半導體襯底之間，其中第一半導體區(qū)的至少一部分被第一阻擋結構圍繞，第一半導體區(qū)的該部分形成如二極管142的第一齊納二極管的一部分；第二阻擋結構，如槽37，其從半導體層的第一表面延伸，第二阻擋結構的周界形成圍繞半導體層的至少第二部分的第二多連通域；第二半導體區(qū)，如區(qū)138，其具有第二導電類型和比第一摻雜濃度高的第二摻雜濃度，第二半導體區(qū)位于半導體層和半導體襯底之間，其中第二半導體區(qū)的至少一部分被第二阻擋結構包圍，第二半導體區(qū)的這部分形成如二極管142的第二齊納二極管的一部分；第一二極管，如二極管14，其處于半導體層的第一部分中且上覆于第一半導體區(qū)的一部分；以及第二二極管，如二極管20，其處于半導體層的第二部分中且上覆于第二半導體區(qū)的一部分。鑒于上述全部內容，顯而易見的是公開了一種新的器件和方法。除了其它特征之外，包括形成一種ESD器件，其具有在ESD器件的二極管和其上形成了該器件的襯底之間形成的隔離層。該隔離層將襯底和二極管隔離開，并便于將該ESD器件形成為兩端子器件。在二極管下面形成導體層便于形成橫向電流路徑，以將二極管的陽極互連在一起。此外，形成圍繞每個二極管的阻擋結構迫使橫向電流流動出現(xiàn)在導體層內，并阻止可能使二極管短接在一起的橫向電流流動。形成垂直導體以便于形成與襯底的電連接，這有助于將器件配置成從兩個端子操作。形成另一阻擋結構以將二極管與垂直導體隔離開，有助于防止從二極管到ESD器件的端子的短路。此外，ESD器件通常具有高度摻雜的P型襯底、其中形成有二極管的輕度摻雜的N型層、以及定位成與輕度摻雜的N型層的一部分相鄰以便形成齊納二極管的高度摻雜的N型層。還包括上覆于高度摻雜的N型層以便形成P-N結二極管的高度摻雜的P型層。摻雜濃度和厚度導致可在少于1納秒的時間內對ESD事件做出響應的ESD 器件。在另一實施方式中，ESD器件被形成為不對稱ESD器件，對于負ESD事件和正ESD事件具有不同的擊穿電壓。雖然用特定的優(yōu)選實施方式描述了本發(fā)明的主題，但顯而易見的是對半導體領域的技術人員來說許多替換和變化將是明顯的。例如，所有的摻雜類型可被顛倒。隔離層M 可為提供層25和襯底33之間的隔離的任何類型的層，包括半導體電介質，例如二氧化硅。 雖然半導體區(qū)四被描述為通過摻雜外延層的一部分形成，但是區(qū)四可由各種公知技術形成。此外，針對隔離層M所描述的摻雜可由充分抑制或減小層M內的載流子壽命以禁止啟動雙極型晶體管的其它技術代替。本領域的技術人員將認識到，緩沖層可由外延沉積之外的方式形成。另外，區(qū)138和140連帶所得的二極管142和144可以使用各種技術形成， 只要二極管142和144的擊穿電壓不同即可。正如權利要求所反映的，本發(fā)明創(chuàng)造性方面可在于單個前述公開實施方式的所有
17特征的一部分。因此，下文表示的權利要求由此明確地并入該附圖詳述中，其中每個權利要求本身作為本發(fā)明的一個單獨實施方式。而且，雖然在此所述的一些實施方式包括包含于其他實施方式中的一些特征，但不是其他特征，但是不同實施方式的特征組合應當在本發(fā)明的范圍內并且形成不同的實施方式，如本領域的技術人員所理解的。雖然在此所述的器件形成在硅襯底上，但是本領域的技術人員應認識到可使用其他半導體材料，包括砷化鎵、 碳化硅、氮化鎵和其它半導體材料。此外，為描述清楚而始終使用“連接”這個詞，但是，其目的為與詞“耦接”具有相同的含義。因此，“連接”應被解釋為包括直接連接或間接連接。
權利要求
1.一種ESD器件，包括半導體襯底，其具有第一導電類型和第一摻雜濃度，該半導體襯底具有第一表面和第二表面；第一半導體層，其具有第二導電類型，位于所述半導體襯底的所述第一表面上，所述第一半導體層具有與所述半導體襯底的所述第一表面相反的第一表面，并且具有第二摻雜濃度；第二半導體層，其具有第二導電類型，上覆于所述第一半導體層的所述第一表面上，所述第二半導體層具有與所述第一半導體層的所述第一表面相反的第一表面，并且具有第三摻雜濃度；第一半導體區(qū)，其具有第二導電類型，至少具有位于所述第二半導體層內的一部分，所述第一半導體區(qū)形成齊納二極管的一部分；第一阻擋結構，其形成為第一多連通域，所述第一多連通域具有第一周界并且從所述第二半導體層的第一表面延伸到所述第一半導體區(qū)中，但不穿過所述第一半導體區(qū)，所述第一周界至少圍繞所述第二半導體層的第一部分；以及第一二極管，其位于所述第二半導體層的所述第一部分內。
2.如權利要求1所述的ESD器件，還包括第二阻擋結構，其形成為具有第二周界的第二多連通域，所述第二阻擋結構從所述第二半導體層的所述第一表面延伸到所述第一半導體區(qū)中，但不穿過所述第一半導體區(qū)，所述第二周界圍繞所述第二半導體層的第二部分；以及第二二極管，其形成在所述第二半導體層的所述第二部分中且上覆于所述第一半導體區(qū)。
3.如權利要求1所述的ESD器件，還包括第三半導體層，其具有第一導電類型，位于所述第一半導體層的所述第一表面上，具有與所述第一半導體層的第一表面相反的第一表面且具有第四摻雜濃度，其中所述第二半導體層位于所述第三半導體層的所述第一表面上， 并且其中所述第一半導體區(qū)形成具有所述第三半導體層的摻雜物的齊納二極管。
4.如權利要求1所述的ESD器件，其中所述第一半導體層被形成為具有比第二半導體層的薄層rho大的薄層rho。
5.一種形成ESD器件的方法，包括以下步驟提供第一導電類型的半導體襯底，所述半導體襯底具有第一表面和第二表面； 在所述半導體襯底的所述第一表面上形成第二導電類型的緩沖層，所述緩沖層具有與所述半導體襯底的所述第一表面相反的第一表面；形成第二導電類型的半導體層，所述半導體層上覆于所述緩沖層的所述第一表面，所述半導體層具有與所述緩沖層的所述第一表面相反的第一表面；形成具有第二導電類型和第一摻雜濃度的第一半導體區(qū)，所述第一半導體區(qū)位于所述半導體層和所述半導體襯底之間，所述第一半導體區(qū)形成第一齊納二極管的一部分；形成具有第二導電類型和第二摻雜濃度的第二半導體區(qū)，所述第二摻雜濃度高于所述第一摻雜濃度，其中所述第二半導體區(qū)與所述第一半導體區(qū)并置并且位于所述半導體層和所述半導體襯底之間，所述第二半導體區(qū)形成第二齊納二極管的一部分；形成第一阻擋結構，所述第一阻擋結構從所述半導體層的第一表面延伸到所述第一半導體區(qū)中，其中所述第一阻擋結構的周界形成第一多連通域，所述第一多連通域至少圍繞所述第一半導體區(qū)的第一部分、所述第一齊納二極管和所述半導體層的第一部分；形成第二阻擋結構，所述第二阻擋結構從所述半導體層的所述第一表面延伸到所述第二半導體區(qū)，其中所述第二阻擋結構的周界形成第二多連通域，所述第二多連通域至少圍繞所述第二半導體區(qū)的第一部分、所述第二齊納二極管和所述半導體層的第二部分；形成第一二極管，所述第一二極管位于所述半導體層的所述第一部分中且上覆于所述第一半導體區(qū)；以及形成第二二極管，所述第二二極管位于所述半導體層的所述第二部分中且上覆于所述第二半導體區(qū)。
6.如權利要求5所述的方法，其中形成所述緩沖層的步驟包括形成載流子濃度小于所述半導體層的載流子濃度且小于所述第一半導體區(qū)的載流子濃度的所述緩沖層。
7.如權利要求5所述的方法，還包括形成第三阻擋結構，所述第三阻擋結構從所述半導體層的第一表面延伸到所述半導體襯底中，其中所述第三阻擋結構的周界形成圍繞所述第一阻擋結構和所述第二阻擋結構的第三多連通域。
8.如權利要求5所述的方法，其中形成所述半導體層的步驟包括形成摻雜濃度小于所述第一摻雜濃度的所述半導體層。
9.一種ESD器件，包括半導體襯底，其具有第一導電類型和第一摻雜濃度，并且具有第一表面和第二表面； 第一緩沖層，其具有第二導電類型，位于所述半導體襯底的所述第一表面上，并且具有與所述半導體襯底的所述第一表面相反的第一表面；半導體層，其具有第二導電類型，上覆于所述第一緩沖層的所述第一表面，所述半導體層具有與所述第一緩沖層的所述第一表面相反的第一表面；第一阻擋結構，其從所述半導體層的所述第一表面延伸，所述第一阻擋結構的周界形成第一多連通域，所述第一多連通域至少圍繞所述半導體層的第一部分；第一半導體區(qū)，其具有第二導電類型和第一摻雜濃度，所述第一半導體區(qū)位于所述半導體層和所述半導體襯底之間，其中所述第一半導體區(qū)的至少一部分被所述第一阻擋結構圍繞，所述第一半導體區(qū)的所述部分形成第一齊納二極管的一部分；第二阻擋結構，其從所述半導體層的所述第一表面延伸，所述第二阻擋結構的周界形成第二多連通域，所述第二多連通域至少圍繞所述半導體層的第二部分；第二半導體區(qū)，其具有第二導電類型和第二摻雜濃度，所述第二摻雜濃度大于所述第一摻雜濃度，所述第二半導體區(qū)位于所述半導體層和所述半導體襯底之間，其中至少所述第二半導體區(qū)的一部分被所述第二阻擋結構圍繞，所述第二半導體區(qū)的所述部分形成第二齊納二極管的一部分；第一二極管，其位于所述半導體層的所述第一部分中且上覆于所述第一半導體區(qū)的所述部分；以及第二二極管，其位于所述半導體層的所述第二部分中且上覆于所述第二半導體區(qū)的所述部分。
全文摘要
本發(fā)明涉及兩端子多通道ESD器件及其方法。在一個實施方式中，一種兩端子多通道ESD器件被配置為包括齊納二極管和多個P-N二極管。在另一個實施方式中，ESD器件具有不對稱特性。
文檔編號H01L29/06GK102376702SQ20101051812
公開日2012年3月14日 申請日期2010年10月25日 優(yōu)先權日2010年8月20日
發(fā)明者A·薩利, 劉明焦 申請人:半導體元件工業(yè)有限責任公司