專利名稱：與功率芯片相兼容的集成的溝槽防護(hù)型肖特基二極管結(jié)構(gòu)及方法
技術(shù)領(lǐng)域：
背景技術(shù)：

發(fā)明內(nèi)容


應(yīng)該注意簡化了附圖中的一些細(xì)節(jié)，繪制附圖以便于對本發(fā)明實(shí)施方式的理解， 而不是保持嚴(yán)格的結(jié)構(gòu)精度、細(xì)節(jié)和尺寸。應(yīng)該注意由于半導(dǎo)體制造的一般方法是眾所周 知的，沒有示出所有的制造步驟?，F(xiàn)在將詳細(xì)參考本教導(dǎo)的本實(shí)施方式(示例性實(shí)施方式)，其實(shí)例在附圖中示出。 在一切可能的地方，整個(gè)附圖中用相同的參考數(shù)字表示相同或類似的部件。圖1是根據(jù)本發(fā)明實(shí)施方式的功率轉(zhuǎn)換器(S卩，電壓轉(zhuǎn)換器)器件的仰視圖；圖2是在單一芯片上包括低側(cè)和高側(cè)輸出級功率器件的電壓轉(zhuǎn)換器器件的實(shí)施 方式的框圖；圖3-33是描述根據(jù)本教導(dǎo)的實(shí)施方式形成的各種中間結(jié)構(gòu)的截面圖；圖34和35是描述根據(jù)本教導(dǎo)的實(shí)施方式形成的器件的各種特性的圖；圖36是根據(jù)本教導(dǎo)的實(shí)施方式的電子系統(tǒng)的框圖；圖37是根據(jù)本教導(dǎo)的實(shí)施方式的電壓轉(zhuǎn)換器的框圖。
具體實(shí)施例方式本教導(dǎo)的實(shí)施方式一般涉及包括擴(kuò)散金屬氧化物半導(dǎo)體(DM0Q場效應(yīng)晶體管 (FET)的電壓轉(zhuǎn)換器結(jié)構(gòu)。實(shí)施方式能夠包括，例如，橫向N-溝道DMOS(NDMOS)器件、準(zhǔn)垂 直DMOS(QVDNOS)器件、具有與襯底相隔離的隔離體的FET等的組合，其與單一的半導(dǎo)體芯 片上的肖特基二極管相組合。本實(shí)施方式參考NDMOS器件描述所述器件，應(yīng)該理解本文描 述的技術(shù)可以由本領(lǐng)域的技術(shù)人員進(jìn)行修改以產(chǎn)生PDMOS器件。如這里所使用的，“P-體區(qū)”指“P-型體區(qū)”，并不表示摻雜水平。通常，會(huì)將P-體 區(qū)摻雜到下述的P+摻雜水平。類似地，“P-埋層”指“P-型埋層”，而“N-外延層”指“N-型 外延層”。下面將討論P(yáng)-埋層和N-外延層的具體的摻雜水平。應(yīng)該理解下述的實(shí)施方式描述了在同一片硅或其他半導(dǎo)體襯底的分開位置形成 N-溝道擴(kuò)散金屬氧化物半導(dǎo)體(NDM0Q器件，但將意識到可以將該描述進(jìn)行修改以形成PDMOS器件。器件可以如下文和附圖所表示的，在芯片上彼此相距較遠(yuǎn)的位置形成，或者器 件可以彼此相鄰地形成。此外，由于參考NDMOS器件的形成描述了本教導(dǎo)的方法，將體區(qū) (例如)描述為P-體區(qū)(即，P-型體區(qū))，而對于PDMOS器件，該結(jié)構(gòu)將為N-體區(qū)(即， N-型體區(qū))，一般將其稱為“體區(qū)”。另外，一般將“P-埋層”(PBL，“P-型埋層”)稱為“埋層”。本教導(dǎo)可以包括用于形成肖特基二極管和包括一個(gè)或多個(gè)肖特基二極管的器件 的過程。在一個(gè)實(shí)施方式中，可以使用同時(shí)形成肖特基二極管、低側(cè)功率轉(zhuǎn)換器器件和高側(cè) 功率轉(zhuǎn)換器器件的過程流程形成肖特基二極管?？梢允褂枚嗑Ч鑼?也用作高側(cè)器件的柵 區(qū)和低側(cè)器件的柵區(qū))形成肖特基二極管。例如，圖1描述了根據(jù)本教導(dǎo)的實(shí)施方式的半導(dǎo)體器件10，其包括溝槽防護(hù)型肖 特基二極管，如以下將詳細(xì)描述的，其可作為低側(cè)FET電路16的一部分。圖1描述了具有 組合封裝的半導(dǎo)體芯片的直流(DC)到直流(DC)轉(zhuǎn)換器的至少一部分。該組合封裝的芯片 可包括具有控制電路12 (S卩，控制器)的第一集成電路(IC)芯片。該控制電路可包括一個(gè) 或多個(gè)金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。圖1還描述了在單一的半導(dǎo)體芯片上諸 如單片的硅、砷化鎵或其他半導(dǎo)體材料上包括一個(gè)或多個(gè)高側(cè)FET 14(8卩，高側(cè)電路)和一 個(gè)或多個(gè)低側(cè)FET 16 (S卩，低側(cè)電路)的第二 MOSFET芯片。圖2示出了 DC到DC轉(zhuǎn)換器器 件的框圖，其也描述了控制電路12、連接到Vin管腳引線且在器件工作期間適于與Vin電耦 合的高側(cè)FET 14，及連接到電源地(Pem)管腳引線且在器件工作期間適于與P·電耦合的 低側(cè)FET電路16。將在Vin和Pem之間的高側(cè)FET 14和低側(cè)FET 16之間的互連稱為“半 橋”。根據(jù)本發(fā)明的實(shí)施方式的半導(dǎo)體器件電壓轉(zhuǎn)換器可包括封裝管腳引線和管腳分配，如 圖1和2所示?？梢愿鶕?jù)本教導(dǎo)形成的器件的實(shí)例包括但不限于具有組合封裝的高側(cè)MOSFET和 外部肖特基二極管的非同步降壓DC到DC轉(zhuǎn)換器(即，“非同步降壓”轉(zhuǎn)換器)，具有組合封 裝的高側(cè)和低側(cè)MOSFET的非同步降壓DC到DC轉(zhuǎn)換器，具有組合封裝的高側(cè)和低側(cè)MOSFET 的同步降壓DC到DC轉(zhuǎn)換器，具有組合封裝的MOSFET的升壓DC到DC轉(zhuǎn)換器(同步升壓)， 及具有組合封裝的MOSFET和肖特基二極管的升壓DC到DC轉(zhuǎn)換器，及其他。包括在單一的芯片上包括低側(cè)FET和高側(cè)FET的單一芯片的器件設(shè)計(jì)這里也稱為 “功率芯片(PowerDie) ”。功率芯片在單片的硅或其他半導(dǎo)體襯底上可包括高側(cè)功率晶體管 和低側(cè)功率晶體管。在2009年5月21日提交的、標(biāo)題為“基于平面器件的用于功率轉(zhuǎn)換 器的組合封裝方式、結(jié)構(gòu)和方法”的共同待決的美國專利申請系列號12/470，229中公開了 一種功率芯片。該申請與本申請共同轉(zhuǎn)讓，將其包含在此以作參考，該申請描述了功率芯片 以及在分離的芯片(該分離的芯片可以分開封裝并放在諸如印刷電路板(PCB)的支撐襯底 上，或者可以作為兩個(gè)分離的芯片組合封裝在單一的半導(dǎo)體器件中，諸如封裝的半導(dǎo)體器 件中)上具有控制器電路的控制器IC的使用。在所包含的申請中參考的功率芯片的平臺(tái) 能夠集成溝槽FET作為低側(cè)FET和具有深溝槽側(cè)的橫向FET作為高側(cè)FET。具有集成的肖特基二極管的低側(cè)功率MOSFET能夠用在諸如高頻電路和高功效電 路的功率管理應(yīng)用中，并能夠提供減小的振蕩和電磁干擾(EMI)。本教導(dǎo)的實(shí)施方式能夠提 供與低側(cè)FET并行集成的肖特基二極管，而不會(huì)引入高泄露。在圖3-30中示出了示例性過程。圖3示出了可包括半導(dǎo)體襯底32和層疊的外延層34的半導(dǎo)體裝配30的三個(gè)區(qū)域。在一個(gè)實(shí)施方式中，在切割晶片的過程中，該三個(gè)區(qū)域 將保持在同一芯片上。所述三個(gè)區(qū)域可包括溝槽FET 36將要形成的位置、肖特基二極管38 將要形成的位置及橫向FET40將要形成的位置。在該過程及產(chǎn)生的結(jié)構(gòu)中，在該過程中形 成的溝槽FET 36可用作電壓轉(zhuǎn)換器器件的低側(cè)FET，橫向FET 40可用作高側(cè)FET，肖特基 二極管38可與溝槽FET 36電耦合以提供與溝槽FET 36集成的被防護(hù)的肖特基二極管。為了本申請，“受防護(hù)的”肖特基二極管指在截面上，在任何一側(cè)具有溝槽的肖特 基二極管，其提供了在肖特基二極管結(jié)的表面上減小的電場。此外，與溝槽FET “集成”的 肖特基二極管指形成在包括溝槽FET的同一襯底上、且存在于該同一襯底上和在其內(nèi)的肖 特基二極管，且與溝槽FET同時(shí)形成。另外，可以通過溝槽FET源區(qū)金屬提供肖特基二極管 陽極，通過溝槽FET漏區(qū)金屬提供肖特基二極管陰極。外延層34可包括硅，厚度可在約0.5微米(ym)和約10 μ m之間，可壓在半導(dǎo)體 襯底32 (厚度在約50 μ m和約800 μ m之間)上面。在一個(gè)實(shí)施方式中，在形成過程中或形 成后，如圖4所示，外延層34可摻雜N型摻雜劑到約1E15原子/cm2和約5E17原子/cm2之 間的摻雜濃度。在形成圖4所示的器件后，諸如氮化硅(Si2N3)的材料的一層(blanket)抗氧化層 50形成在外延層34的表面上，然后形成氧化掩膜52以產(chǎn)生類似于圖5的結(jié)構(gòu)的結(jié)構(gòu)。可 形成抗氧化層50使其厚度在約100埃(A )到約5000埃(5 KA )之間。如圖所示，氧化掩 膜52在肖特基二極管38和橫向FET 40上有開口，覆蓋了溝槽FET 36。隨后，使用氧化掩膜52作為圖案將抗氧化層50圖案化，然后去除氧化掩膜52。如 圖6所示，圖案化的P-埋層(PBL)掩膜60形成在外延層34的表面上和在圖案化的抗氧化 層50之上。PBL掩膜60覆蓋了溝槽FET36和肖特基二極管38，暴露了橫向FET 40。如圖 所示，PBL掩膜60的圖案不同于抗氧化層50的圖案。如圖7所示，執(zhí)行N-漂移植入以在橫向FET內(nèi)產(chǎn)生N-漂移區(qū)70，這會(huì)提供完整的 橫向FET 40的漏區(qū)。N-漂移植入可包括將諸如砷或磷的N-型摻雜劑植入到在約IEll原 子/cm2到約5E13原子/cm2之間的摻雜濃度。N-漂移植入被PBL掩膜60和圖案化的抗氧 化層50阻擋。接著，如圖8所示，執(zhí)行PBL植入以產(chǎn)生PBL 80。PBL植入可包括使用約300keV到 約2000keV之間的植入能量將諸如硼的P-型摻雜劑植入到在約1E12原子/cm2到約1E14 原子/cm2之間的摻雜濃度，在外延層34中的深度在約0. 5微米(μ m)和約3 μ m之間。PBL 植入被PBL掩膜60阻擋，但穿過圖案化的抗氧化層50以在橫向FET內(nèi)產(chǎn)生PBL 80，如圖所 示。在一可選的實(shí)施方式中，在N-漂移植入之前執(zhí)行PBL植入。隨后，去除PBL掩膜60，并且例如，根據(jù)已知的場氧化過程執(zhí)行熱氧化過程，以產(chǎn) 生圖9所示的包括場氧化層90的結(jié)構(gòu)。在示例性的場氧化過程中，來自外延層34的硅與 供應(yīng)的氧氣混合以形成二氧化硅層90。場氧化層90的厚度可在約500 A到約10 KA之間， 并可延伸到外延層；34中的深度在約250 A到5 KA之間。在完成類似于圖9所示的結(jié)構(gòu)的結(jié)構(gòu)之后，去除抗氧化層50，并形成圖10所示的 圖案化的溝槽掩膜100。溝槽掩膜100暴露了溝槽FET 36和肖特基二極管38的部分，并覆 蓋了橫向FET 40。在一個(gè)實(shí)施方式中，在圖示的溝槽FET 36上形成單個(gè)開口 102，在圖示 的肖特基二極管38上形成一對開口 104、106。
在形成溝槽掩膜100之后，蝕刻暴露的場氧化層90和外延層34，以形成溝槽FET 內(nèi)的溝槽Iio和肖特基二極管內(nèi)的一對溝槽112、114，如圖11所示。去除掩膜100以形成 圖12所示的結(jié)構(gòu)。外延層34內(nèi)的溝槽110、112、114的寬度和深度將根據(jù)形成的器件而發(fā) 生變化，但寬度在約2 KA到約10 KA之間，深度在約3 KA到約20 KA之間。隨后，將暴露的硅氧化以形成在約50 A到約IK人之間的柵氧化層130，例如使用 已知的柵氧化層形成技術(shù)以產(chǎn)生圖13所示的結(jié)構(gòu)。在完成類似于圖13所示的結(jié)構(gòu)后，如圖14所示，形成一層?xùn)艑?dǎo)體140以填充溝槽 110-114。柵導(dǎo)體可以是多晶硅、金屬、金屬硅化物、或其組合物。一層?xùn)艑?dǎo)體的厚度一般是 最寬的溝槽110-114的厚度的至少兩倍，例如，厚度在約4 KA到約20 KA之間。接著，形 成圖案化的柵掩膜150，其將限定橫向FET 40的柵區(qū)。對圖15所示的結(jié)構(gòu)執(zhí)行各向異性的蝕刻以去除柵氧化層130的表面上暴露的柵 導(dǎo)體140，并留下溝槽110-114內(nèi)和掩膜150之下的柵導(dǎo)體。這形成了溝槽FET 36的柵區(qū) 160，肖特基二極管38的柵區(qū)162、164，橫向FET 40的柵區(qū)166，如圖16所示。應(yīng)該理解，肖 特基二極管柵區(qū)的兩結(jié)構(gòu)162、164可以是兩個(gè)分離的部分且為單一的結(jié)構(gòu)，即從上面看， 形狀為矩形，因此在橫截面上為兩個(gè)分離的結(jié)構(gòu)。因此這兩個(gè)橫截面結(jié)構(gòu)162、164在這里 指肖特基二極管的溝槽柵。柵區(qū)162、164包圍中央的外延層部分以提供本文所述的溝槽防 護(hù)型肖特基二極管的一部分。隨后，執(zhí)行將P-型摻雜劑植入到圖16所示的結(jié)構(gòu)的外延層34中以形成溝槽FET 36和橫向FET 40內(nèi)的P-體區(qū)170。場氧化層90阻擋植入進(jìn)入肖特基二極管38及柵區(qū) 166和場氧化層90阻擋植入進(jìn)入橫向FET 40。凈摻雜濃度在約1E12原子/cm2到約1E15 原子/cm2之間的溝槽FET 36內(nèi)的P-型植入將會(huì)是足夠的。因?yàn)闄M向FET 40內(nèi)的PBL區(qū) 80在P-體植入之前包括凈P-型導(dǎo)電率，橫向FET 40內(nèi)的P-體區(qū)170可具有在約1E12原 子/cm2到約2E15原子/cm2之間的凈P-型導(dǎo)電率水平。P-體植入可將目標(biāo)設(shè)為深度在約 2 KA到約IOKA之間。該P(yáng)-體植入是自對準(zhǔn)型，因?yàn)槠浔桓鞣N結(jié)構(gòu)阻擋進(jìn)入外延層而沒 有使用掩膜。例如，柵區(qū)160阻擋P-體植入進(jìn)入溝槽FET 36的一部分。柵區(qū)162、164和 場氧化層90阻擋了 P-體植入進(jìn)入肖特基二極管38。柵區(qū)166和場氧化層90阻擋了 P-體 植入進(jìn)入橫向FET 40的一部分。隨后，如圖18所示，執(zhí)行N-型植入到N+摻雜水平以形成N-型區(qū)180。溝槽FET 36和肖特基二極管38的在N-型區(qū)180內(nèi)的凈N-型摻雜劑濃度在約5E14原子/cm2到約 1E16原子/cm2之間。N-型區(qū)可具有約500 A和約3 KA之間的目標(biāo)深度，且可以為溝槽FET 36和橫向FET 40提供源區(qū)和漏區(qū)。接著，層積諸如一層四乙基正硅酸鹽的層積的保角的(conformal)電解質(zhì)190，例 如，厚度在約500 A到約6000 A之間，如圖19所示。如圖所示，圖案化的P-體接觸掩膜192 形成在溝槽FET 36的柵區(qū)160之上及橫向FET 40的柵區(qū)166和N-飄移區(qū)70之上。執(zhí)行 各向異性的蝕刻以蝕刻暴露的層積的保角電解質(zhì)層190、柵氧化層130和暴露的N-型源/ 漏區(qū)180，并在P-體區(qū)170上停止。然后去除P-體接觸掩膜192以產(chǎn)生如圖20所示的結(jié) 構(gòu)。在如圖21所示的可選的實(shí)施方式中，在圖20所示的結(jié)構(gòu)上可形成肖特基二極管 接觸蝕刻掩膜210以覆蓋溝槽FET 36最左端的P-體區(qū)170，然后執(zhí)行暴露的外延層34的蝕刻以便為肖特基二極管提供更深的P-體接觸區(qū)。掩膜210的排列是非關(guān)鍵的，因?yàn)槲g刻 可使用壓在溝槽FET柵區(qū)160和橫向FET柵區(qū)166上面的剩余的氧化層190作為掩膜。肖 特基二極管38中的更深的P-體接觸區(qū)能夠調(diào)整(tailor)肖特基二極管阻擋和導(dǎo)電以提 高肖特基二極管的性能。通過仿真和/或經(jīng)驗(yàn)?zāi)軌颢@得肖特基二極管中的P-體接觸區(qū)的 期望的深度，這將取決于用于特定用途的肖特基二極管的工作條件。在蝕刻肖特基二極管 38內(nèi)的外延層之后，去除掩膜210以產(chǎn)生圖22所示的結(jié)構(gòu)。該過程可以接續(xù)圖20或22所 示的結(jié)構(gòu)中的任何一個(gè)，但下述的過程將參考圖20所示的結(jié)構(gòu)繼續(xù)。在圖21和22的實(shí)施 方式中，肖特基二極管柵區(qū)162、164的上表面在P-體區(qū)170的至少一部分上表面之下，例 如，在圖21和22的左側(cè)的溝槽FET 36內(nèi)的部分。該結(jié)構(gòu)包括肖特基二極管38內(nèi)的更深的 P-體接觸區(qū)，并調(diào)整(tailor)肖特基二極管阻擋和導(dǎo)電以提高肖特基二極管38的性能。隨后，如圖23所示，形成具有開口 232的溝槽掩膜230。開口限定了進(jìn)入橫向FET 40的源區(qū)170的溝槽。接著，蝕刻圖23所示的結(jié)構(gòu)并去除溝槽掩膜230以產(chǎn)生圖M所示 的包括溝槽MO的結(jié)構(gòu)。形成溝槽MO的蝕刻的深度的目標(biāo)設(shè)為蝕刻穿過外延層34內(nèi)的 暴露的結(jié)構(gòu)，諸如P-體區(qū)170和PBL 80，以暴露N+半導(dǎo)體襯底32。如圖25所示，形成諸如多晶硅250的一層導(dǎo)電層到足以填充溝槽MO的厚度，然 后如圖沈所示，執(zhí)行各向異性的蝕刻以剩下接觸橫向FET源區(qū)180的多晶硅250。多晶硅 250將橫向FET源區(qū)180與襯底32電耦合。形成電隔離溝槽導(dǎo)體250的圖案化的氧化層 260以完成圖沈所示的結(jié)構(gòu)。接著，如圖27所示，形成暴露橫向FET 40的漏區(qū)70的掩膜270，并執(zhí)行氧化層蝕 刻以從漏區(qū)70之上去除氧化層190、90，如圖觀所示。執(zhí)行N-型植入以形成N+橫向FET 漏區(qū)接觸區(qū)觀0。植入的目標(biāo)可設(shè)為在橫向FET漏區(qū)接觸區(qū)觀0內(nèi)提供在約5E14原子/cm2 到約1E16原子/cm2之間的N-型摻雜濃度。隨后，如圖四所示，去除掩膜270并形成一層金屬層四0。形成金屬掩膜四2，并 蝕刻金屬層四0以將覆蓋溝槽FET 36和肖特基二極管38的金屬層與覆蓋橫向FET 40的 金屬層電隔離，以產(chǎn)生分離的隔離的金屬層部分^OA和^OB,如圖30所示。在肖特基二極 管38和橫向FET 40之間的位置，金屬層被分開。為了便于解釋，將隔縫描述為在與溝槽導(dǎo) 體250重疊的位置，然而隔縫可以形成在橫向FET 40和相鄰的溝槽FET (類似于溝槽FET 36)和肖特基二極管(類似于肖特基二極管38)的位置之間的另一個(gè)晶片位置，如圖31所 示。在去除金屬掩膜292之后，在襯底的底面上形成金屬層300以產(chǎn)生圖30所示的完整的 結(jié)構(gòu)。如圖30所示，金屬層^OA電接觸溝槽FET器件的源區(qū)180，能夠?yàn)闇喜跢ET提供 源區(qū)接觸。此外，肖特基二極管38的溝槽柵162、164通過導(dǎo)體^OA與溝槽FET 36的源區(qū) 180電耦合。如果形成一個(gè)以上的溝槽FET 36并電耦合到另一個(gè)肖特基二極管38，金屬層 290能夠電連接所有的溝槽FET 36的源區(qū)180和每個(gè)肖特基二極管38的各個(gè)溝槽柵162、 164。金屬層也可用作肖特基二極管的陽極。背側(cè)金屬層300可用作溝槽FET器件36 的漏區(qū)、肖特基二極管38的陰極和橫向FET 40的源區(qū)。金屬層^OB電接觸橫向FET 40 的漏區(qū)，可為溝槽FET提供漏區(qū)接觸。溝槽導(dǎo)體250將橫向FET源區(qū)180與N+襯底32電 耦合，N+襯底32又耦合到金屬層300。 應(yīng)該認(rèn)識到圖30的溝槽FET 36是溝槽-柵垂直擴(kuò)散金屬氧化物半導(dǎo)體(VDMOS)器件，橫向FET 40是橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDM0Q器件。將肖特基二極管集成到 VDMOS器件的單元中，例如，因?yàn)樾ぬ鼗O管形成在包括溝槽FET的同一襯底上且存在于 其上和在其內(nèi)，且在形成溝槽FET的期間同時(shí)形成。溝槽FET的柵區(qū)和肖特基二極管的柵 區(qū)形成在半導(dǎo)體襯底的溝槽內(nèi)，因此可描述為“溝槽柵”。圖31描述了可根據(jù)上述過程形成的器件的簡化截面圖。由于尺寸和便于解釋的 原因，從描述中省去了諸如柵氧化層的各種元件。該器件可包括與肖特基二極管312電耦 合的第一溝槽FET 310。肖特基二極管312的功能包括金屬層^OA和背側(cè)金屬層300之間 的區(qū)域314。肖特基二極管312由形成在外延層34內(nèi)的柵區(qū)162、164防護(hù)。肖特基二極管 312通過金屬層其將第一溝槽FET 310的源區(qū)180電耦合到肖特基二極管312的溝 槽柵162、164)電耦合到第一 FET 310。該器件可進(jìn)一步包括與肖特基二極管312電耦合 的第二溝槽FET 316。第二溝槽FET 316通過金屬層^OA (其將第二溝槽FET 316的源區(qū) 180電耦合到肖特基二極管溝槽柵162、164及第一溝槽FET 310的源區(qū)180)電耦合到肖 特基二極管312和第一溝槽FET 310。例如，可使用諸如P-摻雜區(qū)或淺溝槽隔離的隔離區(qū) 320，將包括溝槽FET 310、316和肖特基二極管312的芯片區(qū)域與包括橫向FET 317的芯片 區(qū)域分開。在使用中，金屬層^OA適應(yīng)于電耦合到器件地(Pem) 322。此外，金屬層^OB適應(yīng) 于電耦合到器件電壓(Vin) 324。背側(cè)金屬層300提供了電壓轉(zhuǎn)換器的切換節(jié)點(diǎn)，因此提供了 電壓轉(zhuǎn)換器輸出級的輸出。肖特基二極管312能夠從外延層去除或減少少數(shù)載流子(即， PMOS器件中的空穴或NMOS器件中的電子)，由此減小了泄漏。應(yīng)該理解，可以在溝槽FET 316的左側(cè)和/或溝槽FET 316的右側(cè)形成附加的肖 特基二極管，在以上情況，所有的肖特基二極管柵區(qū)可以通過金屬層互連并連接到溝 槽FET源區(qū)180。另外，電壓轉(zhuǎn)換器器件可包括一個(gè)以上的橫向FET 317。圖31的器件包括具有電路側(cè)306和與電路側(cè)306相對的非電路側(cè)308的芯片304。 該器件包括由溝槽FET 310、316，肖特基二極管312(與溝槽FET 310、316相集成)和橫向 FET 317(形成芯片的電路側(cè)308的電路)提供的電壓轉(zhuǎn)換器輸出級。金屬層電耦合 到溝槽FET的源區(qū)180，及肖特基二極管312的溝槽柵162、164。根據(jù)DMOS器件，半導(dǎo)體襯 底32是溝槽FET漏區(qū)，因此，通過與半導(dǎo)體襯底32的接觸使溝道FET漏區(qū)通到背側(cè)金屬層 300。因此，背側(cè)金屬層300提供了肖特基二極管312的陰極。背側(cè)金屬層300也通過溝槽 導(dǎo)體250電耦合到橫向FET源區(qū)180。橫向FET 317的漏區(qū)70通過橫向FET漏區(qū)接觸區(qū) 280電耦合到金屬層^0B。器件Vin 324能夠連接到金屬層290B，而器件P_322能夠連接 到金屬層^K)A。因此芯片304的半導(dǎo)體襯底32的非電路側(cè)的背側(cè)金屬層300提供了輸出 級的輸出。如圖31所示，形成在器件的電路側(cè)(即，有FET柵區(qū)的一側(cè)，與器件的形成背側(cè)金 屬層300的非電路側(cè)相對)的FET的上表面在肖特基二極管的頂部之上。S卩，溝槽FET柵 區(qū)160和310的上表面在肖特基二極管柵區(qū)162、164的上表面之上。此外，所述的橫向FET 柵區(qū)166的上表面在肖特基二極管柵區(qū)162、164的上表面之上。應(yīng)該理解另外的溝槽FET、 另外的肖特基二極管和多個(gè)橫向FET可形成在半導(dǎo)體裝配之上和之內(nèi)。通常，用作功率轉(zhuǎn) 換器(即，電壓轉(zhuǎn)換器)的低側(cè)FET的各個(gè)溝槽FET將具有一個(gè)相關(guān)聯(lián)的肖特基二極管，但 可以具有一個(gè)以上相關(guān)聯(lián)的肖特基二極管。在一個(gè)實(shí)施方式中，電壓轉(zhuǎn)換器可包括多個(gè)橫向FET、多個(gè)溝槽FET和多個(gè)肖特基二極管，其中，如上所述，一個(gè)或多個(gè)肖特基二極管與溝 槽FET中的一個(gè)溝槽FET集成。圖32示出了根據(jù)本教導(dǎo)的包括諸如參考圖31描述的連接到引線框的半導(dǎo)體器件 的結(jié)構(gòu)。該半導(dǎo)體器件可包括晶片襯底組件326，例如，其可包括圖31的半導(dǎo)體襯底32和 外延層34。使用導(dǎo)電的芯片粘接材料330將背側(cè)金屬層300電耦合到引線框芯片座328。 通過第一引線框引線332和第一連接導(dǎo)線334可將金屬層^OA電耦合到P· 322。通過第 二引線框引線336和第二連接導(dǎo)線338可將金屬層^OB電耦合到Vin 324。圖33示出了圖32的結(jié)構(gòu)在不同的截面位置的情況。在該圖中，芯片座328電耦 合到第一引線框引線340和第二引線框引線342。因?yàn)楸硞?cè)金屬層300通過導(dǎo)電芯片附著 粘接劑330電耦合到引線框芯片座328，輸出節(jié)點(diǎn)(切換節(jié)點(diǎn))由器件提供給背側(cè)金屬層， 因此可通過引線框引線340、342接近器件的輸出節(jié)點(diǎn)。圖34是示出了與根據(jù)本教導(dǎo)的溝槽防護(hù)型肖特基二極管348比較的溝槽FET 346 的反向偏置泄漏特性的圖。將兩個(gè)器件的面積模擬為兩者相同。溝槽防護(hù)型肖特基二極管 的漏電流比溝槽FET的漏電流的值高4個(gè)數(shù)量級。這表明在給定的電壓下肖特基二極管表 現(xiàn)出高泄漏性?？蓪喜鄯雷o(hù)型肖特基二極管的面積相對于溝槽FET的面積設(shè)計(jì)得較小， 這樣能減小泄漏。即，可相對于溝槽FET的面積確定溝槽防護(hù)型肖特基二極管的面積，以便 對于所設(shè)計(jì)的器件，在保持芯片面積的可接受的用途時(shí)，產(chǎn)生可接受的泄漏。圖35是示出了根據(jù)本教導(dǎo)的溝槽FET 350和溝槽防護(hù)型肖特基二極管352的 正向偏置特性的圖。在任何給定的正向電壓下，肖特基二極管的正向?qū)щ娒芏缺葴喜跢ET 的正向?qū)щ娒芏雀?個(gè)數(shù)量級。因此，一部分的肖特基二極管面積足以運(yùn)送全部溝槽FET 電流。在任何給定的電流下，肖特基二極管的正向電壓降比溝槽FET的正向電壓降低約 300mV。這將有助于確保溝槽防護(hù)型肖特基二極管在溝槽FET部分之前開始導(dǎo)通，并有助于 確保低功率損失。如上所述，包括一個(gè)或多個(gè)的溝槽FET(具有一個(gè)或多個(gè)的集成的肖特基二極管) 和一個(gè)或多個(gè)的橫向FET的半導(dǎo)體器件可與諸如一個(gè)或多個(gè)的微處理器的其他半導(dǎo)體器 件一起附著到印刷電路板上，例如，附接到計(jì)算機(jī)主板，用作諸如個(gè)人計(jì)算機(jī)、小型計(jì)算機(jī)、 主機(jī)的電子系統(tǒng)或其他電子系統(tǒng)的一部分。根據(jù)本教導(dǎo)的電子系統(tǒng)380的一個(gè)具體實(shí)施方 式在圖36的框圖中示出。電子系統(tǒng)380可包括電源382，諸如轉(zhuǎn)換的AC電源，或DC電源， 如DC電源或電池。電源382可給一個(gè)或多個(gè)的電壓轉(zhuǎn)換器如DC到DC電壓轉(zhuǎn)換器提供動(dòng) 力。圖36的實(shí)施方式示出了第一電壓轉(zhuǎn)換器384和第二電壓轉(zhuǎn)換器386，其中的每一個(gè)通 過第一功率總線388從電源382接收功率。電子系統(tǒng)380可進(jìn)一步包括諸如處理器390 (可 以為一個(gè)或多個(gè)的微處理器、微控制器、嵌入式處理器、數(shù)字信號處理器或前述兩個(gè)或多個(gè) 的組合)的數(shù)字電路芯片。處理器390可沿第二功率總線392接收由電壓轉(zhuǎn)換器384轉(zhuǎn)換 的功率。電子系統(tǒng)380可進(jìn)一步包括一個(gè)或多個(gè)的存儲(chǔ)器件394，諸如靜態(tài)隨機(jī)存取存儲(chǔ) 器、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、只讀存儲(chǔ)器、閃存或前述兩個(gè)或多個(gè)的組合。存儲(chǔ)器件394可沿 第三功率總線396接收由第二電壓轉(zhuǎn)換器386轉(zhuǎn)換的功率。數(shù)據(jù)可沿著數(shù)據(jù)總線398在處 理器390和存儲(chǔ)器件394之間傳送。這樣，電子系統(tǒng)380可以是與遠(yuǎn)程通信、汽車工業(yè)、半 導(dǎo)體測試和制造設(shè)備、消費(fèi)電子設(shè)備、或?qū)嶋H上任何消費(fèi)或工業(yè)電子設(shè)備相關(guān)的器件。圖37是根據(jù)本教導(dǎo)的實(shí)施方式的電壓轉(zhuǎn)換器的框圖。圖36所示的電壓轉(zhuǎn)換器384、386中的每一個(gè)可包括圖37所示的電壓轉(zhuǎn)換器。電壓轉(zhuǎn)換器400可包括第一芯片(例 如，功率芯片)402(具有低側(cè)器件和肖特基二極管404)，如上所述，其可包括至少一個(gè)溝槽 FET和至少一個(gè)集成的肖特基二極管。功率芯片可進(jìn)一步包括高側(cè)器件406，如上所述，其 可包括至少一個(gè)橫向FET。功率芯片包括在同一半導(dǎo)體襯底(即，同一片半導(dǎo)體材料，如單 個(gè)硅芯片、鎵芯片等)上的低側(cè)FET和肖特基二極管404及高側(cè)FET 406。電壓轉(zhuǎn)換器器 件400可進(jìn)一步包括第二芯片(例如，控制器芯片)408 (可包括適于控制功率芯片402的 控制器/電壓調(diào)整器)和數(shù)據(jù)總線410 (適于在功率芯片402和控制器芯片408之間傳送 數(shù)據(jù))。參考DC到DC電壓轉(zhuǎn)換器的輸出級描述本教導(dǎo)。應(yīng)該意識到除了電壓轉(zhuǎn)換器輸出 級外，本教導(dǎo)也可應(yīng)用于其他半導(dǎo)體器件電路級，例如，諸如模擬驅(qū)動(dòng)器級的各種半導(dǎo)體器 件驅(qū)動(dòng)器級。盡管在本教導(dǎo)的寬范圍內(nèi)提出的數(shù)值范圍和參數(shù)是近似的，但盡可能精確地報(bào)道 了在具體的實(shí)例中提出的數(shù)值。然而，任何數(shù)值固有地包含必然產(chǎn)生于它們各自的試驗(yàn)測 量中形成的標(biāo)準(zhǔn)偏差的誤差。此外，本文公開的所有范圍應(yīng)理解為包含任何和所有歸入其 中的子范圍。例如，“小于10”的范圍可包括任何和所有在最小值0和最大值10之間(和 包括這兩端點(diǎn))的子范圍，即，任何和所有具有等于或大于0的最小值和等于或小于10的 最大值的子范圍，例如，1 5。在某些情況下，參數(shù)的數(shù)值可以取負(fù)值。在這種情況下，所 述“小于10”的范圍的例值可設(shè)為負(fù)值，例如，-1，-2，-3，-10，-20，-30等。雖然參考一個(gè)或多個(gè)實(shí)現(xiàn)描述了本教導(dǎo)，在不脫離隨附的權(quán)利要求的精神和范圍 的情況下，可以對所述的實(shí)例做出變更和/或修改。此外，雖然僅參考幾個(gè)實(shí)現(xiàn)中的一個(gè) 實(shí)現(xiàn)描述了本公開的一個(gè)具體特征，根據(jù)需要和任何給定或具體功能的優(yōu)點(diǎn)，該特征可與 其他實(shí)現(xiàn)中的一個(gè)或多個(gè)特征組合。此外，術(shù)語“包括(including)”、“包括(includes)”、 “具有(having)”、“具有(has)”、“有(with) ”或其變型用在詳細(xì)的描述和權(quán)利要求中，這 些術(shù)語意在以與術(shù)語“包括(comprising)”類似的方式被包括。術(shù)語“至少一個(gè)”用于 指可選擇一個(gè)或多個(gè)所列項(xiàng)目。此外，在本文的討論和權(quán)利要求中，關(guān)于兩種材料使用術(shù) 語“在...上”，一種材料“在”另一種材料“上”，指在這兩種材料之間至少部分接觸，而 “在...上方”指這兩種材料接近，但可能有一種或多種另外的插入其間的材料以致可能接 觸但不要求接觸。如本文所使用的，“在...上”和“在...上方”都不指任何方向性。術(shù) 語“保角(conformal)”描述一種涂層材料，其中下層材料的角度由該保角材料保持。術(shù)語 “約”表示所列的值可以有某些變化，只要該變化沒有導(dǎo)致過程或結(jié)構(gòu)與描述的實(shí)施方式不 一致。最后，“示例性”表示描述僅用作實(shí)例，而不是指其為理想情況。考慮本公開的說明書 和實(shí)踐，本教導(dǎo)的其他實(shí)施方式對本領(lǐng)域的技術(shù)人員來說是明顯的。意在將說明書和實(shí)例 考慮為僅為示例性的，由下文的權(quán)利要求指示本教導(dǎo)的實(shí)際范圍和精神。基于與傳統(tǒng)的平面平行的平面或晶片或襯底的工作平面定義本申請中使用的相 對位置的術(shù)語，而不考慮晶片或襯底的方向。本申請中使用的術(shù)語“水平”或“橫向”定義 為與傳統(tǒng)平面或者晶片或襯底的工作平面平行的平面，而不考慮晶片或襯底的方向。術(shù)語 “豎直”指與水平面垂直的方向。術(shù)語如“在...上”、“側(cè)(side)”(如“側(cè)壁”中的)、“高”、 “低”、“在...上方”、“頂”和“在...下”相對于傳統(tǒng)平面或位于晶片或襯底的上表面的工 作平面定義，而不考慮晶片或襯底的方向。
權(quán)利要求
1.一種半導(dǎo)體器件電路級，包括 半導(dǎo)體芯片，其包括電路側(cè)；非電路側(cè)，其與所述電路側(cè)相對； 電路級，其包括高側(cè)晶體管，其包括橫向場效應(yīng)晶體管(FET)和所述橫向場效應(yīng)晶體管的源區(qū)； 低側(cè)晶體管，其包括溝槽FET、與所述橫向FET的所述源區(qū)電耦合的所述溝槽FET的漏 區(qū)，及所述溝槽FET的源區(qū)；溝槽防護(hù)型肖特基二極管，其集成在所述半導(dǎo)體芯片中，其中，所述溝槽防護(hù)型肖特基 二極管的陽極與所述溝槽FET的所述源區(qū)電耦合，所述溝槽防護(hù)型肖特基二極管的陰極與 所述溝槽FET的所述漏區(qū)和所述橫向FET的所述源區(qū)電耦合；及 輸出，其設(shè)置在所述半導(dǎo)體芯片的所述非電路側(cè)， 其中，所述溝槽防護(hù)型肖特基二極管集成在所述溝槽FET的單元中。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件電路級，進(jìn)一步包括所述溝槽FET的溝槽柵的上表面在所述溝槽防護(hù)型肖特基二極管的溝槽柵的上表面 之上。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件電路級，進(jìn)一步包括所述溝槽FET的所述源區(qū)通過金屬層被電耦合到所述溝槽防護(hù)型肖特基二極管的柵區(qū)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件電路級，進(jìn)一步包括 所述溝槽防護(hù)型肖特基二極管的所述柵區(qū)的上表面，及 具有上表面的摻雜體區(qū)，其中所述溝槽防護(hù)型肖特基二極管的所述柵區(qū)的所述上表面在所述體區(qū)的所述上表 面之下。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件電路級，進(jìn)一步包括 溝槽導(dǎo)體，其將所述橫向FET的所述源區(qū)電耦合到半導(dǎo)體襯底。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件電路級，進(jìn)一步包括在所述半導(dǎo)體芯片的所述非電路側(cè)的金屬層，其中，所述半導(dǎo)體器件電路級的輸出電 耦合到所述金屬層。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件電路級，其中，在任何給定的電流下，所述溝槽防 護(hù)型肖特基二極管的正向電壓降比所述溝槽FET的正向電壓降低約300mV。
8.一種將肖特基二極管集成在溝槽場效應(yīng)晶體管(FET)中的方法，包括蝕刻至少一個(gè)開口穿過場氧化層并進(jìn)入半導(dǎo)體襯底以形成至少一個(gè)肖特基二極管溝 槽柵開口 ；蝕刻至少一個(gè)開口進(jìn)入所述半導(dǎo)體襯底以形成至少一個(gè)溝槽FET柵開口 ； 在所述至少一個(gè)肖特基二極管溝槽柵開口和所述至少一個(gè)溝槽FET柵開口中生長柵 氧化層；在所述至少一個(gè)肖特基二極管溝槽柵開口和所述至少一個(gè)溝槽FET柵開口內(nèi)層積多 晶硅，以填充所述至少一個(gè)肖特基二極管溝槽柵開口的至少一部分和所述至少一個(gè)溝槽FET柵開口的至少一部分；及蝕刻在所述肖特基二極管溝槽柵開口內(nèi)的所述多晶硅的至少一部分和所述場氧化層。
9.根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括形成至少一個(gè)肖特基二極管溝槽柵，在其截面上具有第一部分和第二部分，其中所述 場氧化層插入所述肖特基二極管溝槽柵的所述第一部分和所述第二部分之間；及在所述半導(dǎo)體襯底中植入摻雜劑，其中，所述場氧化層屏蔽了在所述至少一個(gè)肖特基 二極管溝槽柵的所述第一部分和所述第二部分之間的所述半導(dǎo)體襯底中的摻雜劑植入。
10.根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括 層積所述多晶硅包括層積一層多晶硅層； 在所述一層多晶硅層上形成圖案化的柵掩膜，及蝕刻所述一層多晶硅層以形成所述至少一個(gè)溝槽FET溝槽柵、所述至少一個(gè)肖特基二 極管溝槽柵，和至少一個(gè)橫向FET柵。
11.根據(jù)權(quán)利要求10所述的方法，進(jìn)一步包括蝕刻所述一層多晶硅層形成所述至少一個(gè)橫向FET柵的上表面、所述至少一個(gè)溝槽 FET柵的上表面，和所述至少一個(gè)肖特基二極管溝槽柵的上表面，其中所述至少一個(gè)橫向 FET柵的所述上表面在所述至少一個(gè)溝槽FET柵的所述上表面之上，且在所述至少一個(gè)肖 特基二極管溝槽柵的所述上表面之上。
12.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括在蝕刻所述一層多晶硅層之后，蝕刻所述至少一個(gè)肖特基二極管溝槽柵，使得所述至 少一個(gè)溝槽FET柵的上表面在所述至少一個(gè)肖特基二極管溝槽柵的上表面之上。
13.一種在形成半導(dǎo)體器件的過程中使用的方法，包括 在半導(dǎo)體襯底上形成外延層；在所述外延層上形成圖案化的抗氧化層； 在所述圖案化的抗氧化層上形成圖案化的埋層掩膜；在所述圖案化的埋層掩膜和所述圖案化的抗氧化層在適當(dāng)?shù)奈恢玫那闆r下，執(zhí)行第一 摻雜劑植入以植入具有第一導(dǎo)電類型的第一摻雜劑到所述外延層，其中，所述第一摻雜劑 植入被所述圖案化的埋層掩膜和所述圖案化的抗氧化層阻擋；在所述圖案化的埋層掩膜和所述圖案化的抗氧化層在適當(dāng)?shù)奈恢玫那闆r下，執(zhí)行第二 摻雜劑植入以植入具有不同于所述第一導(dǎo)電類型的第二導(dǎo)電類型的第二摻雜劑到所述外 延層，其中，所述第二摻雜劑植入被所述圖案化的埋層掩膜阻擋，并穿過所述圖案化的抗氧 化層；去除所述圖案化的埋層掩膜；在所述抗氧化層在適當(dāng)?shù)奈恢玫那闆r下，氧化所述外延層以形成場氧化層；及 在氧化所述外延層之后，去除所述抗氧化層。
14.根據(jù)權(quán)利要求13所述的方法，進(jìn)一步包括 在所述場氧化層上形成溝槽掩膜；使用所述溝槽掩膜作為圖案蝕刻所述場氧化層和所述外延層；及 使用蝕刻的場氧化層阻擋第三摻雜劑植入，執(zhí)行所述第三摻雜劑植入以將摻雜劑植入 到所述外延層。
15.根據(jù)權(quán)利要求14所述的方法，進(jìn)一步包括在蝕刻所述外延層期間，在所述外延層中形成至少第一開口和第二開口 ； 在所述外延層上及所述外延層中的所述第一開口和所述第二開口內(nèi)形成導(dǎo)電柵層；及 蝕刻所述導(dǎo)電柵層以在所述第一開口內(nèi)形成肖特基二極管柵及在所述第二開口內(nèi)形 成溝槽場效應(yīng)晶體管(FET)柵。
16.根據(jù)權(quán)利要求15所述的方法，進(jìn)一步包括蝕刻所述導(dǎo)電柵層進(jìn)一步在所述外延層上形成橫向FET柵。
17.一種電子系統(tǒng)，包括 電源；第一電壓轉(zhuǎn)換器，所述第一電壓轉(zhuǎn)換器通過第一功率總線電耦合到所述電源，以及第 二電壓轉(zhuǎn)換器，所述第二電壓轉(zhuǎn)換器通過所述第一功率總線電耦合到所述電源，其中所述 第一電壓轉(zhuǎn)換器和所述第二電壓轉(zhuǎn)換器中的至少一個(gè)包括 第一半導(dǎo)體芯片，其包括高側(cè)晶體管，其包括橫向場效應(yīng)晶體管(FET)和所述橫向場效應(yīng)晶體管的源區(qū)； 低側(cè)晶體管，其包括溝槽FET、與所述橫向FET的所述源區(qū)電耦合的所述溝槽FET的漏 區(qū)，及所述溝槽FET的源區(qū)；溝槽防護(hù)型肖特基二極管，其集成在所述半導(dǎo)體芯片中，其中所述溝槽防護(hù)型肖特基 二極管的陽極與所述溝槽FET的所述源區(qū)電耦合，所述溝槽防護(hù)型肖特基二極管的陰極與 所述溝槽FET的所述漏區(qū)和所述橫向FET的所述源區(qū)電耦合；及輸出，其設(shè)置在所述半導(dǎo)體芯片的所述非電路側(cè)，其中所述溝槽防護(hù)型肖特基二極管 集成在所述溝槽FET的單元中；第二半導(dǎo)體芯片，其包括適于控制所述第一半導(dǎo)體芯片的控制器/電壓調(diào)整器；及 第一數(shù)據(jù)總線，其適于在所述第一半導(dǎo)體芯片和所述第二半導(dǎo)體芯片之間傳遞數(shù)據(jù)； 至少一個(gè)數(shù)字電路芯片，其通過第二功率總線電耦合到所述第一電壓轉(zhuǎn)換器； 至少一個(gè)存儲(chǔ)器件，其通過第三功率總線電耦合到所述第二電壓轉(zhuǎn)換器；及 第二數(shù)據(jù)總線，其適于在所述處理器和所述至少一個(gè)存儲(chǔ)器件之間傳遞數(shù)據(jù)。
18.根據(jù)權(quán)利要求17所述的電子系統(tǒng)，進(jìn)一步包括所述溝槽FET的溝槽柵的上表面在所述溝槽防護(hù)型肖特基二極管的溝槽柵的上表面 之上。
19.根據(jù)權(quán)利要求17所述的電子系統(tǒng)，進(jìn)一步包括所述溝槽FET的所述源區(qū)通過金屬層電耦合到所述溝槽防護(hù)型肖特基二極管的柵區(qū)。
20.根據(jù)權(quán)利要求19所述的電子系統(tǒng)，進(jìn)一步包括 所述溝槽防護(hù)型肖特基二極管的所述柵區(qū)的上表面，及 具有上表面的摻雜體區(qū)，其中，所述溝槽防護(hù)型肖特基二極管的所述柵區(qū)的所述上表面在所述體區(qū)的所述上表 面之下。
21.根據(jù)權(quán)利要求17所述的電子系統(tǒng)，進(jìn)一步包括溝槽導(dǎo)體，其將所述橫向FET的所述源區(qū)電耦合到半導(dǎo)體襯底。
22.根據(jù)權(quán)利要求17所述的電子系統(tǒng)，進(jìn)一步包括在所述半導(dǎo)體芯片的所述非電路側(cè)的金屬層，其中所述半導(dǎo)體器件電路級的輸出電耦 合到所述金屬層。吧
23.根據(jù)權(quán)利要求17所述的電子系統(tǒng)，其中所述數(shù)字電路芯片是處理器。
全文摘要
一種用于包括溝槽場效應(yīng)晶體管(FET)和與溝槽FET集成在一起的溝槽防護(hù)型肖特基二極管的電壓轉(zhuǎn)換器的方法和結(jié)構(gòu)。在一個(gè)實(shí)施方式中，電壓轉(zhuǎn)換器可包括橫向FET、溝槽FET和與溝槽FET集成的溝槽防護(hù)型肖特基二極管。形成電壓轉(zhuǎn)換器的方法可包括使用單一的導(dǎo)電層諸如多晶硅層形成溝槽FET柵區(qū)、溝槽防護(hù)型肖特基二極管柵及橫向FET柵區(qū)。
文檔編號H01L25/00GK102148260SQ20101062460
公開日2011年8月10日 申請日期2010年12月30日 優(yōu)先權(quán)日2009年12月30日
發(fā)明者D·A·格德哈, F·希伯特 申請人:英特賽爾美國股份有限公司