專利名稱：半導(dǎo)體封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及ー種半導(dǎo)體封裝結(jié)構(gòu)，特別是涉及一種晶圓級封裝(WLP)的結(jié)構(gòu)。
背景技術(shù)：
在半導(dǎo)體生產(chǎn)過程中， 以防止在輸送及取置過程中外力或環(huán)境因素的破壞。此夕卜，集成電路組件亦需與電阻、電容等被動組件組合成為ー個系統(tǒng)，才能發(fā)揮既定的功能，而電子封裝(Electronic Packaging)即是用于建立集成電路組件的保護(hù)與組織架構(gòu)。一般而言，在集成電路芯片制程之后始進(jìn)行電子封裝，包括IC芯片的黏結(jié)固定、電路聯(lián)機(jī)、結(jié)構(gòu)密封、與電路板之接合、系統(tǒng)組合、直至產(chǎn)品完成之間的所有制程。在現(xiàn)今電子裝置中，單ー電子裝置中常需設(shè)置多個芯片來同時執(zhí)行多種功能，以滿足現(xiàn)代人對于電子裝置之需求。然而，若多個芯片系分別形成于不同的封裝結(jié)構(gòu)，則會增加封裝結(jié)構(gòu)的所占空間。因此，堆疊半導(dǎo)體芯片以增加封裝密度的半導(dǎo)體機(jī)構(gòu)，已經(jīng)被普遍使用。此外，在半導(dǎo)體封裝技術(shù)中，晶圓級封裝(WLP)技術(shù)為是將晶粒位于晶圓上加以制造及測試，且接著通過切割而分離，而可在后續(xù)的制程步驟中進(jìn)行封裝。舉例來說，請參照圖I所示，其掲示一種現(xiàn)有WLP組件的堆疊構(gòu)造，其包含第一WLP組件901及第一 WLP組件902，每ー WLP組件901或902內(nèi)嵌有ー芯片903。在現(xiàn)有的封裝技術(shù)中，WLP組件901及902需通過穿膠導(dǎo)通孔(through molding via, TMV)904、重布線層(redistribution layer, RDL) 905及錫球906來進(jìn)行電性連接及堆疊，以形成封裝體上堆疊封裝體(package on package,POP)。然而,這種WLP組件的堆疊方式需花費較高的成本，且具有較大的厚度。再者，受限于目前制作所述穿膠導(dǎo)通孔904的技術(shù)水平，其制作的良率也仍舊相對低落。故，有必要提供一種半導(dǎo)體封裝結(jié)構(gòu)，以解決現(xiàn)有技術(shù)所存在的問題。

實用新型內(nèi)容本實用新型提供一種半導(dǎo)體封裝結(jié)構(gòu)，以解決現(xiàn)有多個WLP組件所存在的堆疊配置問題。本實用新型的主要目的在于提供一種半導(dǎo)體封裝結(jié)構(gòu)，所述半導(dǎo)體封裝結(jié)構(gòu)包括一第一芯片；一第二芯片；一封裝膠體，包覆住所述第一芯片及所述第二芯片；一重布線層，形成于所述封裝膠體的ー側(cè)，且電性連接所述第一芯片的一有源表面；以及[0013]多個柱狀凸塊，位于所述封裝膠體內(nèi)并連接于所述重布線層及所述第二芯片之間。 在本實用新型的一實施例中，所述第二芯片至少具有一第二長度，其大于所述第
一芯片的ー第一長度。在本實用新型的一實施例中，所述第二芯片的一有源表面位于所述封裝膠體內(nèi)并面對所述重布線層。在本實用新型的一實施例中，所述柱狀凸塊為銅柱凸塊或鎳柱凸塊。在本實用新型的一實施例中，半導(dǎo)體封裝結(jié)構(gòu)還包括數(shù)顆錫球，設(shè)置于所述重布線層所暴露出的一下表面上。在本實用新型的一實施例中，所述第二芯片的ー背面是暴露于所述封裝膠體之外。在本實用新型的一實施例中，所述第二芯片的ー背面是包覆于所述封裝膠體內(nèi)。本實用新型的又一目的在于提供一種半導(dǎo)體封裝結(jié)構(gòu)，所述半導(dǎo)體封裝結(jié)構(gòu)包括一第一芯片；一第二芯片，其中所述第二芯片至少具有一第二長度，其大于所述第一芯片的ー
第一長度；一封裝膠體，包覆住所述第一芯片及所述第二芯片；一重布線層，形成于所述封裝膠體的ー側(cè)，且電性連接所述第一芯片的一有源表面；多個柱狀凸塊，位于所述封裝膠體內(nèi)并連接于所述重布線層及所述第二芯片之間；以及數(shù)顆錫球，設(shè)置于所述重布線層所暴露出的一下表面上。本實用新型的半導(dǎo)體封裝結(jié)構(gòu)可利用柱狀凸塊來形成多芯片的堆疊結(jié)構(gòu)于單ー封裝膠體內(nèi)，并可通過柱狀凸塊及重布線層來形成多芯片之間的電性連接，因而可完成內(nèi)嵌有堆疊芯片的晶圓級封裝(WLP)結(jié)構(gòu)。因此，相較現(xiàn)有的多個WLP組件的堆疊方式，本實用新型的半導(dǎo)體封裝結(jié)構(gòu)可節(jié)省組件成本，且減小整體厚度，以符合電子組件的輕薄要求。為讓本實用新型的上述內(nèi)容能更明顯易懂，下文特舉優(yōu)選實施例，并配合所附圖式，作詳細(xì)說明如下

圖I顯示依照一種現(xiàn)有WLP組件的堆疊構(gòu)造的剖面圖；圖2A至圖2G顯示依照本實用新型的一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制造流程示意圖；以及圖3顯示依照本實用新型的一實施例的第二芯片與柱狀凸塊的局部剖面圖。
具體實施方式
以下各實施例的說明是參考附加的圖式，用以例示本實用新型可用以實施的特定實施例。本實用新型所提到的方向用語，例如「上」、「下」、「前」、「后」、「左」、「右」、「內(nèi)」、「外」、「側(cè)面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本實用新型，而非用以限制本實用新型。在圖中，結(jié)構(gòu)相似的單元是以相同標(biāo)號表示。請參照圖2A至圖2G，其顯示依照本實用新型的一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制造流程示意圖。本實用新型的半導(dǎo)體封裝結(jié)構(gòu)100包括第一芯片110、第二芯片120、封裝膠體130、重布線層(redistribution layer, RDL) 140及多個柱狀凸塊150。第一芯片110、第二芯片120及柱狀凸塊150是包覆于封裝膠體130中，其中第一芯片110及第ニ芯片120分別位于封裝膠體130的相對兩側(cè)，且第一芯片110的有源表面111是外露于封裝膠體130之外。重布線層140是形成于封裝膠體130的ー側(cè)，且位于第一芯片110的有源表面111上。柱狀凸塊150是設(shè)置于重布線層140及第ニ芯片120之間，以電性連接重布線層140及第ニ芯片120。當(dāng)制造本實用新型的半導(dǎo)體封裝結(jié)構(gòu)100時，如圖2A所示，首先，提供ー支撐基板101，支撐基板101具有一黏著層102，其位于支撐基板101的ー側(cè)表面上。接著，如圖2B所 示，配置第一芯片110及第ニ芯片120于支撐基板101的黏著層102上，其中第二芯片120可通過柱狀凸塊150來對位于第一芯片110的上方，以形成第一芯片110及第ニ芯片120的堆疊結(jié)構(gòu)。此時，第一芯片Iio可先以預(yù)設(shè)間隔來排列于支撐基板101的黏著層102上，接著，預(yù)先形成有柱狀凸塊150的第二芯片120可對位于第一芯片110，其中柱狀凸塊150是連接于第二芯片120的有源表面(下表面)的兩側(cè)，且位于第一芯片110的兩側(cè)，以支撐第二芯片120于第一芯片110的上方。值得注意的是，為將預(yù)先形成有柱狀凸塊150的第二芯片120對位于第一芯片110，第二芯片120至少具有一第二長度，其大于第一芯片110的第一長度；或者，第二芯片120的下表面面積是大于第一芯片110的上表面面積，使得第二芯片120上的兩柱狀凸塊150可分別位于第一芯片110的相對兩側(cè)。請參照圖3，其顯示依照本實用新型的一實施例的第二芯片與柱狀凸塊的局部剖面圖。當(dāng)預(yù)先形成柱狀凸塊150于第二芯片120上時，第二芯片120具有一有源表面(即圖2B的下表面)，所述有源表面裸露有數(shù)個接墊121。接著，可使用一光刻膠層(未繪示)覆蓋第二芯片120的有源表面，并以掩膜進(jìn)行曝光及顯影作業(yè)，以使光刻膠層形成數(shù)個對應(yīng)接墊121位置的窗ロ(未繪示)。隨后，優(yōu)選可先在所述光刻膠層露出的接墊121上依序蒸鍍上ー鈦粘著層(adhesive layer)及ー銅種子層(seed layer),但并不限于此,在圖3中是概括性的以ー底金屬層122來概要示意鈦粘著層及銅種子層，所述底金屬層122的厚度在納米(nm)等級，所述底金屬層122用以增加結(jié)合所述柱狀凸塊150的結(jié)合強(qiáng)度。接著，即可在所述光刻膠層露出的底金屬層122上利用電鍍エ藝形成所述柱狀凸塊150，其中所述柱狀凸塊150的高度優(yōu)選介于100至120微米(μ m)。所述柱狀凸塊150例如為銅柱凸塊(Cu pillar bumps)或鎳柱凸塊。必要時，如圖3所示，每一所述柱狀凸塊150的ー頂端上優(yōu)選可以再選擇形成ー潤濕層151及ー預(yù)焊料層152，其中所述潤濕層151是蒸鍍形成在所述柱狀凸塊150的頂端上，且厚度在納米等級，所述潤濕層151例如為鎳(Ni)、釩(V)或鈦(Ti)的潤濕層。所述預(yù)焊料層152是以電鍍方式或印刷的方式在形成所述光刻膠層露出的柱狀凸塊150的潤濕層151上方，接著再進(jìn)行加熱使其成為半圓形或圓弧形，其中所述預(yù)焊料層152優(yōu)選為無鉛的錫基(Sn-based)焊料層。在形成所述底金屬層122、柱狀凸塊150、潤濕層151及預(yù)焊料層152之后，接著即可移除所述光刻膠層，如此即可完成柱狀凸塊150于第二芯片120的有源表面。接著，如圖2C所示，在配置及定位第一芯片110及第ニ芯片120于支撐基板101的黏著層102上之后，利用一封裝膠體130包覆保護(hù)所述第一芯片110、第二芯片120及柱狀凸塊150。所述封裝膠體130的絕緣基材可為環(huán)氧樹脂(epoxy)、PMMA、聚碳酸酯(Polycarbonate)或娃膠,其用以保護(hù)封裝構(gòu)造內(nèi)部的組件免于受到外界溫度、濕度或大氣的影響。接著，如圖2D所示，在包覆封裝膠體130后，移除支撐基板101。此時，可利用加熱方式來移除支撐基板101。接著，如圖2E所示，在移除支撐基板101后，移除黏著層102，以暴露出第一芯片Iio的有源表面111以及柱狀凸塊150的表面。此時，可利用加熱方式來移除黏著層102。接著，如圖2F所示，在移除黏著層102后，在封裝膠體130的ー側(cè)以及第ー芯片110的有源表面111上形成數(shù)層交替堆疊的絕緣層及金屬線路層，以共同構(gòu)成此重布線層140。其中，重布線層140是接觸于第一芯片110的有源表面111及柱狀凸塊150的表面，使得重布線層140可連接于第一芯片110及柱狀凸塊150。在圖2F中，繪示出在第一芯片110兩側(cè)或四周具有較多排數(shù)的柱狀凸塊150，以說明柱狀凸塊150的排數(shù)可為ー排或以上。在本實施例中，此時，可研磨封裝膠體130的另ー側(cè)，以暴露出第二芯片120的背面(上表面)，而可減少半導(dǎo)體封裝結(jié)構(gòu)100的整體厚度。然不限于此，在另ー實施例中，亦可選擇不研磨封裝膠體130，使得第二芯片120的背面(上表面)仍包覆于封裝膠體130內(nèi)，以省略制程步驟。再者，所述第二芯片120的有源表面則位于所述封裝膠體130內(nèi)井面對所述重布線層140。接著，如圖2G所示，在形成重布線層140于第一芯片110的有源表面111上之后，在此對重布線層140所暴露出的下表面進(jìn)行植球作業(yè)，以提供數(shù)顆錫球141，其中所述錫球 141可用于做為所述重布線層140的信號輸入/輸出組件，錫球141可利用例如焊球植球機(jī)(未繪示)來設(shè)置于重布線層140所暴露出的下表面上，其中焊球141的材料例如為錫、鋁、鎳、銀、銅、銦或其合金。在植入錫球141于重布線層140的下表面上后，即可完成具有堆疊芯片110、120及重布線層140的半導(dǎo)體晶圓。接著，可再由此半導(dǎo)體晶圓來切割出多個半導(dǎo)體封裝結(jié)構(gòu)100，以完成本實用新型的半導(dǎo)體封裝結(jié)構(gòu)100。相似地，在其它實施例中，半導(dǎo)體封裝結(jié)構(gòu)100可包括第三芯片或更多芯片，以同時堆疊更多個芯片于單一晶圓級封裝(WLP)結(jié)構(gòu)中。由上述可知，本實用新型的半導(dǎo)體封裝結(jié)構(gòu)100可利用柱狀凸塊150來設(shè)置第一芯片于第二芯片上，以形成多芯片的堆疊結(jié)構(gòu)于單一封裝膠體內(nèi)，并可通過柱狀凸塊150及重布線層140來形成電性連接，因而可形成內(nèi)嵌有堆疊芯片的晶圓級封裝(WLP)結(jié)構(gòu)。因此，相較現(xiàn)有的多個WLP組件的堆疊方式，本實用新型的半導(dǎo)體封裝結(jié)構(gòu)可具有較簡易的結(jié)構(gòu)，因而節(jié)省組件成本，且本實用新型的半導(dǎo)體封裝結(jié)構(gòu)可具有較小的組件厚度，以符合電子組件的輕薄要求。綜上所述，雖然本實用新型已以優(yōu)選實施例揭露如上，但上述優(yōu)選實施例并非用以限制本實用新型，本領(lǐng)域的普通技術(shù)人員，在不脫離本實用新型的精神和范圍內(nèi)，均可作各種更動與潤飾，因此本實用新型的保護(hù)范圍以權(quán)利要求界定的 范圍為準(zhǔn)。
權(quán)利要求1.一種半導(dǎo)體封裝結(jié)構(gòu)，其特征在于所述半導(dǎo)體封裝結(jié)構(gòu)包括 AA- -H-* LL —弟一心片； ——笛—IzL 弟一心/f ； 一封裝膠體，包覆住所述第一芯片及所述第二芯片； 一重布線層，形成于所述封裝膠體的一側(cè)，且電性連接所述第一芯片的一有源表面；以及 多個柱狀凸塊，位于所述封裝膠體內(nèi)并連接于所述重布線層及所述第二芯片之間。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于所述第二芯片至少具有一第二長度，其大于所述第一芯片的一第一長度。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于所述第二芯片的一有源表面位于所述封裝膠體內(nèi)并面對所述重布線層。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于所述柱狀凸塊為銅柱凸塊或鎳柱凸塊。
5.根據(jù)權(quán)利要求I所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于還包括數(shù)顆錫球，設(shè)置于所述重布線層所暴露出的一下表面上。
6.根據(jù)權(quán)利要求I所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于所述第二芯片的一背面是暴露于所述封裝膠體之外。
7.根據(jù)權(quán)利要求I所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于所述第二芯片的一背面是包覆于所述封裝膠體內(nèi)。
8.一種半導(dǎo)體封裝結(jié)構(gòu)，其特征在于所述半導(dǎo)體封裝結(jié)構(gòu)包括 AA- -H-* LL —弟一心片； 一第二芯片，其中所述第二芯片至少具有一第二長度，其大于所述第一芯片的一第一長度； 一封裝膠體，包覆住所述第一芯片及所述第二芯片； 一重布線層，形成于所述封裝膠體的一側(cè)，且電性連接所述第一芯片的一有源表面； 多個柱狀凸塊，位于所述封裝膠體內(nèi)并連接于所述重布線層及所述第二芯片之間；以及 數(shù)顆錫球，設(shè)置于所述重布線層所暴露出的一下表面上。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于所述第二芯片的一背面是暴露于所述封裝膠體之外。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于所述第二芯片的一背面是包覆于所述封裝膠體內(nèi)。
專利摘要本實用新型提供一種半導(dǎo)體封裝結(jié)構(gòu)。此半導(dǎo)體封裝結(jié)構(gòu)包括第一芯片；第二芯片；封裝膠體，包覆住所述第一芯片及所述第二芯片；重布線層，形成于所述封裝膠體的一側(cè)，且位于所述第一芯片的有源表面上；以及多個柱狀凸塊，位于封裝膠體內(nèi)并連接于所述重布線層及所述第二芯片之間。本實用新型可改善堆疊多個芯片于單一晶圓級封裝(WLP)結(jié)構(gòu)中。
文檔編號H01L25/065GK202394968SQ201120532810
公開日2012年8月22日 申請日期2011年12月19日 優(yōu)先權(quán)日2011年12月19日
發(fā)明者廖國成 申請人:日月光半導(dǎo)體制造股份有限公司