專利名稱：半導(dǎo)體單元和半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體單元和半導(dǎo)體器件，更具體地說，涉及具有埋入式位線的半導(dǎo)體單元和半導(dǎo)體器件。
背景技術(shù)：
隨著半導(dǎo)體器件集成度的提高，晶體管的溝道長度逐漸減小。然而，晶體管的溝道長度的減小會(huì)導(dǎo)致短溝道效應(yīng)，例如漏極引發(fā)勢(shì)壘降低(DIBL)、熱載流子效應(yīng)和擊穿。為了解決這個(gè)問題，已經(jīng)提出了多種方法，例如減小接面(junction，又稱為結(jié))區(qū)域的深度的方法、或者通過在晶體管的溝道區(qū)中形成凹陷部來相對(duì)地增大溝道長度的方法。然而，隨著例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)等半導(dǎo)體存儲(chǔ)器件的集成度的提高， 需要制造尺寸更小的晶體管。在現(xiàn)有的平面型晶體管結(jié)構(gòu)中，柵電極形成在半導(dǎo)體基板上，并且接面區(qū)域形成在柵電極的兩側(cè)，因此，即使當(dāng)調(diào)整溝道長度時(shí)，仍難以采用上述結(jié)構(gòu)滿足希望器件尺寸。為了解決這個(gè)問題，提出了一種豎直溝道晶體管結(jié)構(gòu)。近年來，存在如下的問題由于在形成豎直溝道晶體管結(jié)構(gòu)時(shí)器件尺寸減小而使埋入式位線與位線接面區(qū)域發(fā)生干涉，因此使位線之間的耦合電容增大。因此，當(dāng)預(yù)定埋入式位線被啟動(dòng)時(shí)，與該預(yù)定位線相鄰的另一埋入式位線也可能被啟動(dòng)，從而導(dǎo)致如下的問題由于存儲(chǔ)在單元(cell，又稱為晶胞)中的數(shù)據(jù)在讀出放大器中被放大時(shí)所產(chǎn)生的噪聲而導(dǎo)致不能適當(dāng)?shù)刈x取數(shù)據(jù)。

發(fā)明內(nèi)容
根據(jù)示例性實(shí)施例的一個(gè)方面，一種半導(dǎo)體器件包括多條埋入式位線和多個(gè)位線接面區(qū)域，各個(gè)位線接面區(qū)域均呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。所述埋入式位線可以具有直線的形狀，并且所述埋入式位線可以包括從如下群組中選擇的至少一者，所述群組包括氮化鈦層、多晶硅層、鈷層和它們的組合。所述半導(dǎo)體器件還可以包括一側(cè)觸點(diǎn)(OSC)，所述一側(cè)觸點(diǎn)設(shè)置在所述埋入式位線的一側(cè)，并且所述位線接面區(qū)域可以經(jīng)由所述一側(cè)觸點(diǎn)而與所述埋入式位線相連。相對(duì)應(yīng)的位線接面區(qū)域可以設(shè)置成與在位線延伸方向上與所述位線接面區(qū)域相鄰的位線接面區(qū)域隔開。所述半導(dǎo)體器件還可以包括設(shè)置在所述埋入式位線上的覆蓋層。所述覆蓋層可以包括氮化物層。根據(jù)示例性實(shí)施例的另一個(gè)方面，一種半導(dǎo)體單元包括晶體管，其包括柵極和柵極接面區(qū)域；多條埋入式位線，其設(shè)置為與所述柵極交叉；以及多個(gè)位線接面區(qū)域，各個(gè)位線接面區(qū)域均呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。所述半導(dǎo)體單元還可以包括與所述柵極接面區(qū)域相連的存儲(chǔ)單元。所述存儲(chǔ)單元可以包括電容器。所述柵極可以是豎直柵極。所述埋入式位線可以包括從如下群組中選擇的至少一者，所述群組包括氮化鈦層、多晶硅層、鈷層和它們的組合。所述半導(dǎo)體單元還可以包括設(shè)置在所述埋入式位線的一側(cè)的一側(cè)觸點(diǎn)，并且所述位線接面區(qū)域可以經(jīng)由所述一側(cè)觸點(diǎn)而與所述埋入式位線相連。相對(duì)應(yīng)的位線接面區(qū)域可以設(shè)置成與在位線延伸方向上與所述位線接面區(qū)域相鄰的位線接面區(qū)域隔開。根據(jù)示例性實(shí)施例的另一個(gè)方面，一種半導(dǎo)體器件包括核心電路區(qū)域和半導(dǎo)體單元陣列。所述半導(dǎo)體單元陣列包括晶體管，其包括柵極和柵極接面區(qū)域；電容器，其與所述柵極接面區(qū)域相連；多條埋入式位線，其設(shè)置為與所述柵極交叉；以及多個(gè)位線接面區(qū)域，各個(gè)位線接面區(qū)域呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。所述核心電路區(qū)域可以包括行譯碼器，其選擇所述半導(dǎo)體單元陣列的一條字線； 列譯碼器，其選擇所述半導(dǎo)體單元陣列的一條位線；以及讀出放大器，其讀出存儲(chǔ)在所述行譯碼器和所述列譯碼器所選擇的半導(dǎo)體單元中的數(shù)據(jù)。根據(jù)示例性實(shí)施例的另一個(gè)方面，一種半導(dǎo)體組件包括半導(dǎo)體器件和外部輸入輸出(I/o)線路。所述半導(dǎo)體器件包括半導(dǎo)體單元陣列、行譯碼器、列譯碼器和讀出放大器。所述半導(dǎo)體單元陣列包括晶體管，其包括柵極和柵極接面區(qū)域；電容器，其與所述柵極接面區(qū)域相連；多條埋入式位線，其設(shè)置為與所述柵極交叉；以及多個(gè)位線接面區(qū)域，各個(gè)位線接面區(qū)域呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。所述半導(dǎo)體器件還可以包括數(shù)據(jù)輸入緩沖器、指令地址輸入緩沖器和電阻單元。所述半導(dǎo)體組件還可以包括外部指令地址總線和電阻單元，所述外部指令地址總線向所述指令地址輸入緩沖器發(fā)送指令/地址信號(hào)。所述外部輸入輸出線路可以與所述半導(dǎo)體器件電連接。根據(jù)示例性實(shí)施例的另一個(gè)方面，一種半導(dǎo)體系統(tǒng)包括多個(gè)半導(dǎo)體組件；以及控制器，其與所述半導(dǎo)體組件交換數(shù)據(jù)和指令/地址。所述多個(gè)半導(dǎo)體組件均包括半導(dǎo)體器件、指令通道和數(shù)據(jù)通道。所述半導(dǎo)體器件包括半導(dǎo)體單元陣列、行譯碼器、列譯碼器和讀出放大器。所述半導(dǎo)體單元陣列包括晶體管，其包括柵極和柵極接面區(qū)域；電容器，其與所述柵極接面區(qū)域相連；多條埋入式位線，其設(shè)置為與所述柵極交叉；以及多個(gè)位線接面區(qū)域，各個(gè)位線接面區(qū)域呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。根據(jù)示例性實(shí)施例的另一個(gè)方面，一種制造半導(dǎo)體器件的方法包括形成多條埋入式位線；以及形成多個(gè)位線接面區(qū)域，所述多個(gè)位線接面區(qū)域設(shè)置在所述埋入式位線之間并與所述埋入式位線相連，各個(gè)位線接面區(qū)域均具有島形。形成所述多條埋入式位線的步驟可以包括通過蝕刻半導(dǎo)體基板來形成多個(gè)線圖案；以及在所述多條埋入式位線之間的下部埋入位線導(dǎo)電層。所述多條埋入式位線均包括從如下群組中選擇的至少一者，所述群組包括氮化鈦層、多晶硅層和鈷層。所述方法還可以包括在形成所述多條埋入式位線之后，在所述多條埋入式位線之間的各個(gè)線圖案中形成多個(gè)位線接面區(qū)域。所述方法還可以包括在形成所述多個(gè)位線接面區(qū)域之后，在所述線圖案之間的多條埋入式位線上形成絕緣層；在所述絕緣層和所述線圖案上形成限定柵極的掩模圖案；以及通過使用所述掩模圖案作為蝕刻掩模蝕刻所述線圖案來形成柱圖案，從而將所述多個(gè)位線接面區(qū)域隔開。
形成所述絕緣層的步驟可以包括在所述線圖案之間的多條埋入式位線上堆疊第一絕緣層和第二絕緣層。所述第一絕緣層可以包括氧化物層，并且所述第二絕緣層可以包括氮化物層。形成將所述多個(gè)位線接面區(qū)域隔開的柱圖案的步驟可以包括使用所述掩模圖案作為蝕刻掩模，形成所述第二絕緣層和所述線圖案；以及使用所述第一絕緣層作為蝕刻掩模，進(jìn)一步蝕刻被蝕刻的線圖案。所述方法還可以包括在形成所述柱圖案之后，蝕刻所述絕緣層的上部，以便將所述柱圖案的上部露出；在包括露出的柱圖案在內(nèi)的半導(dǎo)體基板的整個(gè)表面上形成柵極導(dǎo)電材料；以及蝕刻所述柵極導(dǎo)電材料，以便在所述柱圖案的側(cè)部處形成柵極。在所述柱圖案的兩個(gè)側(cè)部處形成所述柵極的步驟可以包括蝕刻所述柵極導(dǎo)電材料的上部，以便將所述柱圖案的上部露出；在露出的柱圖案的兩個(gè)側(cè)部形成間隔物；以及使用所述間隔物作為蝕刻掩模蝕刻所述柵極導(dǎo)電材料。所述柵極導(dǎo)電材料可以包括從如下群組中選擇的至少一者，所述群組包括鈦、氮化鈦、和鎢。下面在“具體實(shí)施方式
”部分中描述上述和其它特征、方面以及實(shí)施例。


從結(jié)合附圖的以下詳細(xì)描述中可以更清楚地理解本發(fā)明主題的以上和其它方面、特征以及優(yōu)點(diǎn)，其中圖I是示出根據(jù)本發(fā)明示例性實(shí)施例的半導(dǎo)體器件的示意圖，其中，圖I中的(i)是半導(dǎo)體器件的透視圖，圖I中的(ii)是沿著圖I的⑴中的直線X-X’截取的半導(dǎo)體器件的剖視圖，圖I中的(iii)是沿著圖I的(i)中的直線Y-Y’截取的半導(dǎo)體器件的剖視圖；圖2a至圖2m是示出制造根據(jù)本發(fā)明示例性實(shí)施例的半導(dǎo)體器件的方法的示意圖，其中，圖2a至圖2m中的(i)是半導(dǎo)體器件的透視圖，圖2a至圖2m中的(ii)是沿著圖2a至圖2m的(i)中的直線X-X’截取的半導(dǎo)體器件的剖視圖，圖2a至圖2m中的(iii)是沿著圖2a至圖2m的(i)中的直線Y_Y’截取的半導(dǎo)體器件的剖視圖；圖3是示出根據(jù)本發(fā)明示例性實(shí)施例的半導(dǎo)體單元陣列的電路圖； 圖4是示出根據(jù)本發(fā)明示例性實(shí)施例的存儲(chǔ)器件的框圖；圖5是示出根據(jù)本發(fā)明示例性實(shí)施例的存儲(chǔ)組件的框圖；以及圖6是示出根據(jù)本發(fā)明示例性實(shí)施例的存儲(chǔ)系統(tǒng)的框圖。
具體實(shí)施例方式下面，將參考作為示例性實(shí)施例(和中間結(jié)構(gòu))示意圖的剖視圖描述各示例性實(shí)施例。因此，可以預(yù)見到例如因?yàn)橹圃旒夹g(shù)和/或公差而可能導(dǎo)致示意圖中的形狀有所變化。因此，示例性實(shí)施例不應(yīng)該被認(rèn)為限于圖中所示區(qū)域的具體形狀，而是還可以包括由例如制造工藝造成的形狀偏差。在附圖中，為了清晰起見，可能會(huì)放大某些層和區(qū)域的長度和尺寸。附圖中的相似附圖標(biāo)記表示相似的部件。還應(yīng)該理解到，當(dāng)某一層被稱為“位于另一層或基板上”時(shí)，該層可以直接位于其它層或基板上，或者也可以存在中間層。在下文中，將參考附圖詳細(xì)描述根據(jù)本發(fā)明的示例性實(shí)施例的半導(dǎo)體單元和半導(dǎo)體器件。
圖I是示出根據(jù)本發(fā)明示例性實(shí)施例的包括位線的半導(dǎo)體單元的示意圖，其中，圖I中的α)是半導(dǎo)體單元的透視圖，圖I中的(ii)是沿著圖I的α)中的直線x-x’截取的半導(dǎo)體單元的剖視圖，圖I中的(iii)是沿著圖I的(i)中的直線Y-Y’截取的半導(dǎo)體單元的剖視圖。參考圖1，半導(dǎo)體單元包括位線、彼此隔開的呈島形的位線接面區(qū)域、與位線垂直地設(shè)置的柵極、柵極接面區(qū)域和存儲(chǔ)單元。稍后將詳細(xì)描述這種半導(dǎo)體單元的元件。首先，在半導(dǎo)體基板100上形成有多個(gè)柱圖案110a，每個(gè)柱圖案IlOa均包括一側(cè)觸點(diǎn)(OSC) 129。OSC 129由形成在各個(gè)柱圖案IlOa的兩側(cè)和上表面上的第一襯墊絕緣層115和第二襯墊絕緣層125來限定。第一襯墊絕緣層115可以包括氧化物層，第二襯墊絕緣層125可以包括風(fēng)化物層。在單元的柱圖案IlOa之間的下部形成有位線131并且位線131沿Y_Y’方向設(shè)置。位線131可以包括由鎢(W)或氮化鈦(TIN)形成的單層?？蛇x地，位線131可以由第一位 線導(dǎo)電層120、第二位線導(dǎo)電層123和第三位線導(dǎo)電層130的疊層結(jié)構(gòu)形成。第一位線導(dǎo)電層120可以包括鈦(Ti)、TiN、或鈷(Co)，并且形成該第一位線導(dǎo)電層120來減小位線131的電阻。第二位線導(dǎo)電層123和第三位線導(dǎo)電層130可以包括摻雜的多晶硅層。在各個(gè)柱圖案IlOa中在位線131的一側(cè)處設(shè)置有位線接面區(qū)域135a。位線接面區(qū)域135a形成為彼此隔開的島形。位線接面區(qū)域135a形成為島形，從而能夠減小位線131與位線131之間的耦合電容。在位線131上形成有與位線131垂直地延伸的柵極150a。柵極150a形成為直線形，以便沿著各柱圖案IlOa的兩側(cè)延伸。在各柱圖案IlOa的上部形成有存儲(chǔ)節(jié)點(diǎn)接面區(qū)域157，并且在各柱圖案IlOa上設(shè)置有存儲(chǔ)單元160。這里，存儲(chǔ)單元160可以包括電容器。如上所述，位線接面區(qū)域135a形成為島形，以便減小位線接面區(qū)域135a與位線131之間的接觸面積，從而減小了相鄰的位線之間的耦合電容。圖2a至圖2m是示出制造根據(jù)本發(fā)明示例性實(shí)施例的半導(dǎo)體器件的方法的示意圖，其中，圖2a至圖2m中的⑴是半導(dǎo)體器件的透視圖，圖2a至圖2m中的(ii)沿著圖2a至圖2m的(i)中的直線X-X’截取的半導(dǎo)體器件的剖視圖，圖2a至圖2m中的(iii)是沿著圖2a至圖2m的(i)中的直線Y_Y’截取的半導(dǎo)體器件的剖視圖。參考圖2a，在半導(dǎo)體基板200上形成限定埋入式位線區(qū)域的掩模圖案205。掩模圖案205可以形成為直線形并且由包括氮化物層的材料形成。接下來，使用掩模圖案205作為蝕刻掩模來蝕刻半導(dǎo)體基板200，以便形成多個(gè)線圖案210。通過蝕刻半導(dǎo)體基板200的一部分，形成沿著Y-Y’方向延伸形狀的線圖案210。在包括線圖案210和掩模圖案205在內(nèi)的半導(dǎo)體基板200的表面上沉積第一襯墊絕緣層215。第一襯墊絕緣層215可以由包括氧化物層的材料形成，并且第一襯墊絕緣層215的厚度可以是80A至120A。參考圖2b，在包括形成有第一襯墊絕緣層215的線圖案210在內(nèi)的半導(dǎo)體基板200的整個(gè)表面上形成第一位線導(dǎo)電層220。此時(shí)，第一位線導(dǎo)電層220形成為用于減小位線的電阻。第一位線導(dǎo)電層220可以由Ti、TiN、Co、或它們的組合形成。然后，執(zhí)行回蝕工序來蝕刻第一位線導(dǎo)電層220，從而使第一位線導(dǎo)電層220保留在線圖案210之間的下部。參考圖2c，在第一襯墊絕緣層215和第一位線導(dǎo)電層220上形成第二位線導(dǎo)電層223。第二位線導(dǎo)電層223可以包括摻雜的多晶硅層。然后，執(zhí)行回蝕工序來蝕刻第二位線導(dǎo)電層223，從而將第二位線導(dǎo)電層223保留在線圖案210之間的第一位線導(dǎo)電層220上。這里，第二位線導(dǎo)電層223的上表面水平與要在后續(xù)工序中形成的OSC的上部相對(duì)應(yīng)。將第一襯墊絕緣層215的從第二位線導(dǎo)電層223露出的設(shè)置在各個(gè)線圖案210的側(cè)壁處和掩模圖案205的上表面上的一部分移除?？梢酝ㄟ^清洗工序來移除第一襯墊絕緣層215。此時(shí)，可以將第一襯墊絕緣層215蝕刻掉最初形成的厚度的大約一半。例如，在清洗工序之后，第一襯墊絕緣層215可以保留有40A至60A的厚度。此外，也可以根據(jù)清洗處理時(shí)間部分地移除第二位線導(dǎo)電層223的側(cè)壁處的第一襯墊絕緣層215。可以將第二位線導(dǎo)電層223的側(cè)壁上的第一襯墊絕緣層215移除至與第二位線導(dǎo)電層223的上表面相距250A至300A的深度。然后，在第一襯墊絕緣層215和第二位線導(dǎo)電層223的表面上沉積第二襯墊絕緣層225。第二位線絕緣層225可以由包括氮化物層的材料層形成。接下來，執(zhí)行回蝕工序來移除第二襯墊絕緣層225的設(shè)置在掩模圖案205和第二位線導(dǎo)電層223上的部分，從而使第二襯墊絕緣層225保留在各個(gè)線圖案210側(cè)壁上的第一襯墊絕緣層215的表面上。參考圖2d，蝕刻從線圖案210之間露出的第二位線導(dǎo)電層223的上部，以便將第一襯墊絕緣層215露出。這里，在該蝕刻工序之后所保留的第二位線導(dǎo)電層223的上表面水平與稍后要形成的OSC的下部相對(duì)應(yīng)。應(yīng)良好地控制第二位線導(dǎo)電層223的蝕刻均一性，以防止使第二位線導(dǎo)電層223下方的第一位線導(dǎo)電層220露出。參考圖2e，形成犧牲導(dǎo)電層(未示出)以在各個(gè)線圖案210的一側(cè)將第一襯墊絕緣層215和第二襯墊絕緣層225露出。將各個(gè)線圖案210的一側(cè)處的第一襯墊絕緣層215的露出部分移除，以將各個(gè)線圖案210的一側(cè)的一部分露出。線圖案210的露出部分是OSC
229。第一襯墊絕緣層215是氧化物系材料，并且第二襯墊絕緣層225是具有不同選擇性的氮化物系材料，因此第二襯墊絕緣層225不會(huì)被蝕刻處理移除。移除犧牲導(dǎo)電層(未示出)。 接下來，在包括線圖案210在內(nèi)的半導(dǎo)體基板200的表面上形成第三位線導(dǎo)電層
230。第三位線導(dǎo)電層230可以包括與第二位線導(dǎo)電層223的材料相同的材料，也就是摻雜的多晶硅層。然后，執(zhí)行回蝕工序來蝕刻第三位線導(dǎo)電層230，從而使第三位線導(dǎo)電層230保留在第二位線導(dǎo)電層223上。接下來，使摻入至埋入式位線231的第二位線導(dǎo)電層223和第三位線導(dǎo)電層230中的離子擴(kuò)散，以便在各個(gè)線圖案210中形成位線接面區(qū)域235。位線接面區(qū)域235形成為穿過形成在線圖案210的一側(cè)的OSC 229，以便使呈直線形的位線接面區(qū)域235沿著線圖案210延伸。從而，位線接面區(qū)域235與位線接面區(qū)域235相連，并且通過形成在位線231的側(cè)壁上的第一襯墊絕緣層215而與相鄰的位線接面區(qū)域235絕緣。然而，僅第一襯墊絕緣層215不足以防止相鄰的位線之間由高電容量和低讀出裕量而產(chǎn)生的耦合電容。參考圖2f，在包括線圖案210和第三位線導(dǎo)電層230在內(nèi)的半導(dǎo)體基板200的整個(gè)表面上沉積覆蓋層232。然后，在包括形成有覆蓋層232的線圖案在內(nèi)的半導(dǎo)體基板200的整個(gè)表面上形成第一絕緣層237，并且執(zhí)行平坦化工序，直到線圖案210的上表面上的第一襯墊絕緣層215露出為止。再次執(zhí)行回蝕工序來蝕刻第一絕緣層237，以便將線圖案210的上部的表面露出。此時(shí)，第一絕緣層237可以包括氧化物層，并且由具有良好間隙填充特性的旋涂介電(SOD)層形成。接下來，在第一絕緣層237上形成第二絕緣層240，并且執(zhí)行平坦化工序，直到線圖案210的上表面上的第一襯墊絕緣層215露出為止。這里，第二絕緣層240可以包括氮化物層。參考圖2g，在第二絕緣層240和線圖案210上形成限定豎直柵極的掩模圖案242。掩模圖案242形成為直線形，并且形成為沿著圖I中的與埋入式位線231垂直的X-X’方向延伸。參考圖2h，使用掩模圖案242作為蝕刻掩模來蝕刻第二絕緣層240和線圖案210的上部。然后，參考圖2i，使用掩模圖案242作為蝕刻掩模進(jìn)一步蝕刻線圖案210，以便形成柱圖案210a?？梢詧?zhí)行蝕刻線圖案210的工序直到位線接面區(qū)域235的一部分被移除為止。結(jié)果，呈直線形的位線接面區(qū)域235被分隔為島形的分隔位線接面區(qū)域235a。此時(shí)，由 于線圖案210的硅層與第一絕緣層237的氧化物層之間存在蝕刻選擇性差異，所以當(dāng)線圖案210被蝕刻時(shí)，第一絕緣層237不被蝕刻。參考圖2j，在從柱圖案210a露出的半導(dǎo)體基板200上形成第三絕緣層243。第三絕緣層243可以由包括氧化物層的材料形成。例如，作為第三絕緣層243，可以使用SOD氧化物層和高密度等離子體(HDP)氧化物層中的任一者。更具體地說，可以依次堆疊SOD氧化物層和HDP氧化物層。接下來，執(zhí)行濕式清洗工序來蝕刻第三絕緣層243，以使柱圖案210a的上部露出。此時(shí)，第三絕緣層243的表面水平可以比位線接面區(qū)域235a的上部更高。接下來，移除掩模圖案242。參考圖2k，在柱圖案210a和第三絕緣層243的表面上形成柵極絕緣層245，并且在包括柵極絕緣層245在內(nèi)的半導(dǎo)體基板200的表面上形成柵極導(dǎo)電材料250。柵極導(dǎo)電材料250可以包括TiN、W、或它們的組合。柵極導(dǎo)電材料250可以在柵極絕緣層245的表面上形成為直線形。因此，當(dāng)柵極導(dǎo)電材料250形成為直線形時(shí)，可以省略稍后要執(zhí)行的間隔物蝕刻工序。參考圖21，執(zhí)行回蝕工序，從而在柱圖案210a之間的第三絕緣層243上保留具有恒定厚度的柵極導(dǎo)電材料250。接下來，在包括柱圖案210a和柵極導(dǎo)電材料250在內(nèi)的半導(dǎo)體基板200的表面上沉積間隔物材料。間隔物材料可以由氧化物層、氮化物層、或它們的組合中的任一者來形成。優(yōu)選的是依次形成氮化物層和氧化物層。這里，間隔物材料的厚度與稍后形成的柵極的線寬相對(duì)應(yīng)。接下來，執(zhí)行回蝕工序，以便在柱圖案210a的側(cè)壁處的柵極絕緣層245的表面上形成間隔物255。使用間隔物255作為蝕刻掩模來蝕刻?hào)艠O導(dǎo)電材料250，以便在柱圖案210a的側(cè)壁處形成柵極250a。參考圖2m，蝕刻?hào)艠O絕緣層245、第一襯墊絕緣層215和掩模圖案205，以便形成存儲(chǔ)節(jié)點(diǎn)觸點(diǎn)孔(未示出)。形成在存儲(chǔ)節(jié)點(diǎn)觸點(diǎn)孔中的導(dǎo)電材料形成存儲(chǔ)節(jié)點(diǎn)接面區(qū)域257。導(dǎo)電材料可以包括多晶硅。存儲(chǔ)節(jié)點(diǎn)接面區(qū)域257形成在各柱圖案210a的上部，并且在各柱圖案210a上形成呈圓柱形的存儲(chǔ)節(jié)點(diǎn)260。存儲(chǔ)節(jié)點(diǎn)260可以形成為與柱圖案210a的上部中的存儲(chǔ)節(jié)點(diǎn)接面區(qū)域257相連。如上所述，位線接面區(qū)域235a形成島形，以便減小位線接面區(qū)域235a與位線231之間的接觸面積，從而能夠減小位線231與相鄰的位線231之間的耦合電容。因此，增大了工序的刷新裕量，從而提高了半導(dǎo)體器件的性能。圖3是示出包括本發(fā)明的上述示例性實(shí)施例在內(nèi)的存儲(chǔ)單元陣列的電路圖。通常，存儲(chǔ)單元陣列包括多個(gè)存儲(chǔ)單元，并且各存儲(chǔ)單元均包括一個(gè)晶體管和一個(gè)電容器。這種存儲(chǔ)單元設(shè)置在位線BLl、……、BLn與字線WL1、……、WLm的交叉處。存儲(chǔ)單元基于施加在列譯碼器和行譯碼器所選擇的位線BL1、……、BLn和字線WL1、……、WLm上的電壓，存儲(chǔ)并輸出數(shù)據(jù)。如圖3所示，在存儲(chǔ)單元陣列中，位線BL1、……、BLn形成為沿作為長度方向的第
一方向(S卩，位線方向)延伸，而字線WL1、......、WLm形成為沿作為長度方向的第二方向
(即，字線方向)延伸，從而位線BL1、……、BLn和字線WL1、……、WLm設(shè)置為彼此交叉。晶體管的第一端子(例如，漏極端子)與位線BL1、……、BLn相連，第二端子(例如，源極端子)與電容器相連，并且第三端子(例如，柵極端子)可以與字線WL1、……、WLm相連。在存儲(chǔ)單元陣列中設(shè)置有包括位線BL1、……、BLn和字線WL1、……、WLm的多個(gè)存儲(chǔ)單
J Li ο這里，位線形成為如圖I所示。位線的一側(cè)可以與位線接面區(qū)域相連，并且位線接面區(qū)域可以具有彼此隔開的島形。如上所述，根據(jù)本示例性實(shí)施例的存儲(chǔ)單元陣列能夠減小位線之間的耦合電容，從而改善器件的性能。圖4是示出根據(jù)本發(fā)明示例性實(shí)施例的存儲(chǔ)器件的框圖。參考圖4，存儲(chǔ)器件可以包括半導(dǎo)體單元陣列、行譯碼器、列譯碼器和讀出放大器(SA)。行譯碼器從存儲(chǔ)單元陣列的字線中選擇與要執(zhí)行讀出或?qū)懭氩僮鞯拇鎯?chǔ)單元相對(duì)應(yīng)的字線，并且將字線選擇信號(hào)(RS)輸出至存儲(chǔ)單元陣列。列譯碼器從存儲(chǔ)單元陣列的位線中選擇與要執(zhí)行讀出或?qū)懭氩僮鞯拇鎯?chǔ)單元相對(duì)應(yīng)的位線，并且將位線選擇信號(hào)(CS)輸出至存儲(chǔ)單元陣列。此外，讀出放大器讀取存儲(chǔ)在行譯碼器和列譯碼器所選擇的存儲(chǔ)單元中的數(shù)據(jù)BDS。這里，位線形成為如圖I所示。位線的一側(cè)可以與位線接面區(qū)域相連，并且位線接面區(qū)域可以形成為彼此隔開的島形。如上所述，根據(jù)本示例性實(shí)施例的存儲(chǔ)器件能夠減小位線之間的耦合電容，從而改善器件的性能。根據(jù)本示例性實(shí)施例的半導(dǎo)體器件可以應(yīng)用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)，但不限于此，而且可以應(yīng)用于靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、閃速存儲(chǔ)器、鐵電隨機(jī)存取存儲(chǔ)器(FeRAM)、磁隨機(jī)存取存儲(chǔ)器(MRAM)、相變隨機(jī)存取存儲(chǔ)器(PRAM)。作為上述半導(dǎo)體器件的主要元件組，存在臺(tái)式計(jì)算機(jī)、便攜式計(jì)算機(jī)、用于服務(wù)器中的計(jì)算存儲(chǔ)器、具有各種規(guī)格的圖形存儲(chǔ)器、以及近年來隨著移動(dòng)通信的發(fā)展而吸引了大量注意力的移動(dòng)存儲(chǔ)器。此外，上述半導(dǎo)體器件可以提供給例如存儲(chǔ)棒、多媒體卡(MMC)、安全數(shù)碼卡(SD卡)、袖珍閃存卡(CF卡)、極端數(shù)碼圖像卡(xD卡)、通用串行總線(USB)閃存器件等的移動(dòng)記錄介質(zhì)等各種數(shù)碼應(yīng)用，以及例如MP3播放器(MP3P)、便攜式多媒體播放器(PMP)、數(shù)碼相機(jī)、便攜式攝像機(jī)、移動(dòng)電話等各種數(shù)碼應(yīng)用。單一類型的半導(dǎo)體器件可以應(yīng)用于例如多芯片封裝(MCP)、芯片上的磁盤(DOC)、或嵌入式器件等技術(shù)。單一類型的半導(dǎo)體器件可以應(yīng)用于例如相機(jī)電話、網(wǎng)絡(luò)相機(jī)、應(yīng)用于醫(yī)學(xué)的小型攝像裝置等各種領(lǐng)域中要設(shè)置的CMOS圖像傳感器(CIS)上。
圖5是示出根據(jù)本發(fā)明示例性實(shí)施例的存儲(chǔ)組件的框圖。參考圖5，存儲(chǔ)組件包括多個(gè)半導(dǎo)體器件，其安裝在組件基板上；指令通道，其允許半導(dǎo)體器件從外部控制器(未示出)接收控制信號(hào)(地址信號(hào)(ADDR)、指令信號(hào)(CMD)、時(shí)鐘信號(hào)(CLK));以及數(shù)據(jù)通道，其與半導(dǎo)體器件相連并向半導(dǎo)體器件發(fā)送數(shù)據(jù)。這里，可以使用與常規(guī)存儲(chǔ)組件中所使用的指令通道和數(shù)據(jù)通道相同的指令通道和數(shù)據(jù)通道，或者可以使用與常規(guī)存儲(chǔ)組件中所使用的指令通道和數(shù)據(jù)通道類似的指令通道和數(shù)據(jù)通道。盡管圖5示出了安裝在存儲(chǔ)組件的正面上的八個(gè)半導(dǎo)體器件，但也可以以相同的方式將半導(dǎo)體器件安裝在組件基板的背面。也就是說，可以將半導(dǎo)體器件安裝在組件基板的一側(cè)或兩側(cè)，并且半導(dǎo)體器件的數(shù)量不限于圖5所示的情況。另外，組件基板的材料和構(gòu)造不受具體限制。 形成在這種存儲(chǔ)組件中的位線形成為如圖I所示。位線的一側(cè)可以與位線接面區(qū)域相連，并且位線接面區(qū)域可以形成為彼此隔開的島形。如上所述，根據(jù)本示例性實(shí)施例的存儲(chǔ)組件能夠減小位線之間的耦合電容，從而改善器件的性能。圖6是示出根據(jù)本發(fā)明示例性實(shí)施例的存儲(chǔ)系統(tǒng)的框圖。參考圖6，存儲(chǔ)系統(tǒng)包括存儲(chǔ)組件，存儲(chǔ)組件包括一個(gè)或多個(gè)半導(dǎo)體器件。存儲(chǔ)系統(tǒng)包括存儲(chǔ)控制器，存儲(chǔ)控制器經(jīng)由系統(tǒng)總線與存儲(chǔ)組件交換數(shù)據(jù)和指令/地址信號(hào)。形成在存儲(chǔ)系統(tǒng)的半導(dǎo)體器件中的位線形成為如圖I所示。位線的一側(cè)可以與位線接面區(qū)域相連，并且位線接面區(qū)域可以形成為彼此隔開的島形。如上所述，根據(jù)本示例性實(shí)施例的半導(dǎo)體系統(tǒng)能夠減小位線之間的耦合電容，從而改善器件的性能。根據(jù)上述示例性實(shí)施例的半導(dǎo)體單元和半導(dǎo)體器件能夠提供如下效果。第一，可以獲得相鄰的位線之間的耦合電容得到減小的有益效果。第二，有效地防止位線的阻擋金屬層在豎直柵極氧化工序中氧化。第三，能夠防止線圖案由于形成在線圖案的側(cè)壁上的厚絕緣層而在形成阻擋金屬層之后的回蝕工序中被侵蝕。第四，由于線圖案的硅層與位線導(dǎo)電層的摻雜多晶硅接觸，所以可以獲得接面區(qū)域的漏電流得到減小的效果。本發(fā)明的上述實(shí)施例是示例性的而非限制性的。各種替代及等同的方式都是可行的。本發(fā)明并不限于本文所描述的實(shí)施例。也不限于任何特定類型的半導(dǎo)體器件。對(duì)本發(fā)明內(nèi)容所作的其它增加、刪減或修改是顯而易見的并且落入所附權(quán)利要求書的范圍內(nèi)。本申請(qǐng)要求2011年5月25日提交的韓國專利申請(qǐng)No. 10-2011-49711的優(yōu)先權(quán)，該韓國專利申請(qǐng)的全部內(nèi)容以引用的方式并入本文。
權(quán)利要求
1.一種半導(dǎo)體器件，包括 多條埋入式位線；以及 多個(gè)位線接面區(qū)域，其設(shè)置在所述埋入式位線之間并與所述埋入式位線相連，各個(gè)位線接面區(qū)域均呈島形。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中，所述多條埋入式位線均具有直線形。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中，所述多條埋入式位線均包括從如下群組中選擇的至少一者，所述群組包括氮化鈦層、多晶硅層和鈷層。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，還包括一側(cè)觸點(diǎn)，其設(shè)置在所述埋入式位線的一側(cè)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中，所述位線接面區(qū)域經(jīng)由所述一側(cè)觸點(diǎn)而與所述埋入式位線相連。
6.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中，所述多個(gè)位線接面區(qū)域設(shè)置為與在與所述多條埋入式位線的方向相同的方向上設(shè)置的相鄰位線接面區(qū)域隔開。
7.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，還包括覆蓋層，其設(shè)置在所述多條埋入式位線上。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述覆蓋層包括氮化物層。
9.一種半導(dǎo)體單元，包括晶體管，其包括柵極和柵極接面區(qū)域； 多條埋入式位線，其設(shè)置為與所述柵極交叉；以及 多個(gè)位線接面區(qū)域，各個(gè)位線接面區(qū)域呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體單元，還包括存儲(chǔ)單元，其與所述柵極接面區(qū)域相連。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體單元，其中，所述存儲(chǔ)單元包括電容器。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體單元，其中，所述柵極是豎直柵極。
13.根據(jù)權(quán)利要求9所述的半導(dǎo)體單元，其中，所述埋入式位線包括從如下群組中選擇的任意一者，所述群組包括氮化鈦層、多晶硅層、鈷層和它們的組合。
14.根據(jù)權(quán)利要求9所述的半導(dǎo)體單元，還包括一側(cè)觸點(diǎn)，其設(shè)置在所述埋入式位線的一側(cè)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體單元，其中，所述位線接面區(qū)域經(jīng)由所述一側(cè)觸點(diǎn)而與所述埋入式位線相連。
16.根據(jù)權(quán)利要求9所述的半導(dǎo)體單元，其中，所述多個(gè)位線接面區(qū)域設(shè)置為與在與所述多條埋入式位線的方向相同的方向上設(shè)置的相鄰位線接面區(qū)域隔開。
17.一種半導(dǎo)體器件，包括核心電路區(qū)域；以及 半導(dǎo)體單元陣列，其包括多個(gè)如權(quán)利要求9所述的半導(dǎo)體單元。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其中，所述核心電路區(qū)域包括 行譯碼器，其選擇所述半導(dǎo)體單元陣列的字線； 列譯碼器，其選擇所述半導(dǎo)體單元陣列的位線；以及 讀出放大器，其讀出存儲(chǔ)在所述行譯碼器和所述列譯碼器所選擇的半導(dǎo)體單元中的數(shù)據(jù)。
19.一種半導(dǎo)體組件，包括如權(quán)利要求17所述的半導(dǎo)體器件；以及外部輸入輸出線路。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體組件，其中，所述半導(dǎo)體器件還包括數(shù)據(jù)輸入緩沖器；指令地址輸入緩沖器；以及電阻單元。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體組件，還包括外部指令地址總線，其向所述指令地址輸入緩沖器發(fā)送指令/地址信號(hào)；以及電阻單元。
22.根據(jù)權(quán)利要求19所述的半導(dǎo)體組件，其中，所述外部輸入輸出線路與所述半導(dǎo)體器件相連。
23.一種半導(dǎo)體系統(tǒng)，包括如權(quán)利要求19所述的半導(dǎo)體組件；以及控制器，其與所述半導(dǎo)體組件交換數(shù)據(jù)和指令/地址。
全文摘要
本發(fā)明公開一種半導(dǎo)體單元和半導(dǎo)體器件，通過在形成埋入式位線時(shí)形成呈獨(dú)立島形的位線接面區(qū)域，使該半導(dǎo)體單元和半導(dǎo)體器件能夠減小相鄰的位線之間的耦合電容，從而改善半導(dǎo)體器件的性能。該半導(dǎo)體單元包括晶體管，其包括柵極和柵極接面區(qū)域；多條埋入式位線，其設(shè)置為與柵極交叉；以及多個(gè)位線接面區(qū)域，各個(gè)位線接面區(qū)域具有形成在埋入式位線之間的島形并與埋入式位線相連。
文檔編號(hào)H01L27/108GK102800673SQ201210003508
公開日2012年11月28日 申請(qǐng)日期2012年1月6日 優(yōu)先權(quán)日2011年5月25日
發(fā)明者金承煥 申請(qǐng)人:海力士半導(dǎo)體有限公司