專利名稱：制造半導體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造半導體器件的方法，其中改進了電容器的結(jié)構(gòu)，以保證電容器的電容量，并且減小了電容器的高度，以防止產(chǎn)生電容器傾斜或橋接不良的缺陷，從而簡化了半導體器件的制造工藝，以便能夠更加穩(wěn)定地制造半導體器件。
背景技術(shù)：
對于諸如動態(tài)隨機存取存儲器(DRAM)等半導體器件來說，需要隨著集成度的提高相應(yīng)地減小半導體器件所占的面積，同時保持或提高靜電電容量程度。已知多種在有限的面積內(nèi)保證大量單元靜電電容量的方法；例如，使用高介電材料作為介電膜、減小介電膜的厚度、增大下電極的有效區(qū)域等。然而，使用高介電材料需要時間和材料投資，例如新裝置或設(shè)備的引入，驗證介電膜的穩(wěn)定性和生產(chǎn)率的需求，后續(xù)工藝的低溫處理等。因此，增大下電極的有效區(qū)域具有如下優(yōu)點可以連續(xù)地使用常規(guī)介電膜以及使制造工藝的實施變 得相對容易。基于上述優(yōu)點，增大下電極的有效區(qū)域已經(jīng)被廣泛地應(yīng)用在實際制造工藝中。目前，存在有多種公知的增大下電極的有效區(qū)域的方法，例如以三維(3D)結(jié)構(gòu)(諸如筒形或鰭形)的形式構(gòu)造下電極的方法，在下電極上生長半球形顆粒(HSG)的方法，增加下電極的高度的方法等。具體地說，生長HSG的方法可能會產(chǎn)生在保證下電極之間至少預定水平的臨界尺寸(CD)方面所預料不到的問題，并且可能由于不常見的HSG脫落而在下電極之間產(chǎn)生橋接的問題，從而上述HSG生長方法難以應(yīng)用在基于O. 14 μ m或更小的設(shè)計規(guī)則的半導體器件上。因此，一般來說，為了增加單元靜電電容量，已經(jīng)廣泛地采用以3D結(jié)構(gòu)的形式構(gòu)造下電極和增加下電極的高度的多種方法。這些方法的代表性實例是形成筒形下電極或堆疊形下電極的方法。具體地說，形成筒形下電極的常規(guī)方法需要包括下述工藝從下電極的外周部分移除犧牲絕緣膜，以及在下電極上沉積介電膜。在這種情況下，包含在介電膜中的介電材料不僅被沉積在下電極上，而且被沉積在相鄰下電極之間，使得所有的單元能夠共享介電材料以及在介電材料上方形成的上電極。假設(shè)這些單元共享并使用該介電材料，則所有下電極間的電容(存儲電容)可能發(fā)生干涉或失真。如上文所述，為了使單元電容量達到最大而提高常規(guī)筒形下電極的刷新特性，則每個下電極的高度增加，并且下電極觸點插塞之間的間隔變小。結(jié)果，在下電極之間產(chǎn)生橋接的問題，并且難以保證下電極觸點插塞與下電極之間的接觸區(qū)域。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種制造半導體器件的方法，該制造半導體器件的方法能夠大致地消除因現(xiàn)有技術(shù)的局限和缺點而產(chǎn)生的一個或多個問題。本發(fā)明涉及一種制造半導體器件的方法，其中改進了電容器的結(jié)構(gòu)，以保證電容器的電容量，并且減小了電容器的高度，以防止產(chǎn)生電容器傾斜或橋接不良的缺陷，從而簡化了半導體器件的制造工藝，以便能夠更加穩(wěn)定地制造半導體器件。
根據(jù)本發(fā)明的一個方面，提供一種半導體器件，所述半導體器件包括第一存儲節(jié)點觸點插塞，其形成為孔型，形成在半導體基板上方；第二存儲節(jié)點觸點插塞，其形成為接墊型，形成在所述第一存儲節(jié)點觸點插塞上方；第三存儲節(jié)點觸點插塞，其形成為桿型，形成在所述第二存儲節(jié)點觸點插塞上方；以及下電極，其形成為桿型，形成在所述第三存儲節(jié)點觸點插塞上方。所述第二存儲節(jié)點觸點插塞可以形成為與相鄰的第二存儲節(jié)點觸點插塞不重疊。所述第三存儲節(jié)點觸點插塞的尺寸可以小于所述第二存儲節(jié)點觸點插塞的尺寸。所述第三存儲節(jié)點觸點插塞可以形成在所述第二存儲節(jié)點觸點插塞上，其中，一個第三存儲節(jié)點觸點插塞沿著與位線平行的方向布置在每個第二存儲節(jié)點觸點插塞上處于相同位置處。所述第三存儲節(jié)點觸點插塞可以形成在所述第二存儲節(jié)點觸點插塞上，其中，一 個第三存儲節(jié)點觸點插塞沿著與位線垂直的方向布置在每個第二存儲節(jié)點觸點插塞上處于不同位置處。所述下電極在長軸方向上的長度可以比所述第三存儲節(jié)點觸點插塞在長軸方向上的長度長。所述第二存儲節(jié)點觸點插塞可以形成為正方形或長方形。所述第二存儲節(jié)點觸點插塞的寬度可以大于所述第一存儲節(jié)點觸點插塞的寬度。所述第三存儲節(jié)點觸點插塞可以形成為島型。根據(jù)本發(fā)明的另一方面，提供一種制造半導體器件的方法，所述方法包括在半導體基板上形成孔型的第一存儲節(jié)點觸點插塞；在所述第一存儲節(jié)點觸點插塞上形成接墊型的第二存儲節(jié)點觸點插塞；在所述第二存儲節(jié)點觸點插塞上形成桿型的第三存儲節(jié)點觸點插塞；以及在所述第三存儲節(jié)點觸點插塞上形成桿型的下電極。所述第二存儲節(jié)點觸點插塞可以形成為與相鄰的第二存儲節(jié)點觸點插塞不重疊。所述第三存儲節(jié)點觸點插塞的尺寸可以小于所述第二存儲節(jié)點觸點插塞的尺寸。所述第三存儲節(jié)點觸點插塞可以形成在所述第二存儲節(jié)點觸點插塞上，其中，一個第三存儲節(jié)點觸點插塞沿著與位線平行的方向布置在每個第二存儲節(jié)點觸點插塞上處于相同位置處。所述第三存儲節(jié)點觸點插塞可以形成在所述第二存儲節(jié)點觸點插塞上，其中，一個第三存儲節(jié)點觸點插塞沿著與位線垂直的方向設(shè)置在每個第二存儲節(jié)點觸點插塞上處于不同位置處。所述下電極在長軸方向上的長度可以比所述第三存儲節(jié)點觸點插塞在長軸方向上的長度長。所述第二存儲節(jié)點觸點插塞可以形成為正方形或長方形。所述第二存儲節(jié)點觸點插塞的寬度可以大于所述第一存儲節(jié)點觸點插塞的寬度。所述第三存儲節(jié)點觸點插塞可以形成為島型。根據(jù)本發(fā)明的另一個方面，提供一種單位單元，所述單位單元包括第一存儲節(jié)點觸點插塞，其形成為孔型，形成在半導體基板上；第二存儲節(jié)點觸點插塞，其形成為接墊型，形成在所述第一存儲節(jié)點觸點插塞上；第三存儲節(jié)點觸點插塞，其形成為桿型，形成在所述第二存儲節(jié)點觸點插塞上；以及下電極，其形成為桿型，形成在所述第三存儲節(jié)點觸點插塞上。根據(jù)本發(fā)明的另一個方面，提供一種單元陣列，所述單元陣列包括第一存儲節(jié)點觸點插塞，其形成為孔型，形成在半導體基板上；第二存儲節(jié)點觸點插塞，其形成為接墊型，形成在所述第一存儲節(jié)點觸點插塞上；第三存儲節(jié)點觸點插塞，其形成為桿型，形成在所述第二存儲節(jié)點觸點插塞上；以及下電極，其形成為桿型，形成在所述第三存儲節(jié)點觸點插塞上方。根據(jù)本發(fā)明的另一個方面，提供一種半導體器件，所述半導體器件包括多個單元陣列，其包括多個單位單元；行譯碼器，其與每個單元陣列連接，列譯碼器，其與每個單元陣列連接；以及讀出放大器，其用于讀出在由所述行譯碼器和所述列譯碼器所選擇的單位單元內(nèi)存儲的數(shù)據(jù)。所述單位單元包括第一存儲節(jié)點觸點插塞，其形成為孔型，形成在半導體基板上；第二存儲節(jié)點觸點插塞，其形成為接墊型，形成在所述第一存儲節(jié)點觸點插塞上；第三存儲節(jié)點觸點插塞，其形成為桿型，形成在所述第二存儲節(jié)點觸點插塞上；以及下電極，其形成為桿型，形成在所述第三存儲節(jié)點觸點插塞上方。
·
根據(jù)本發(fā)明的另一個方面，提供一種半導體組件，所述半導體組件包括多個半導體芯片，每個半導體芯片包括多個單位單元；指令鏈路，其與所述半導體芯片連接，以便向所述半導體芯片發(fā)送指令信號或從所述半導體芯片接收指令信號；以及數(shù)據(jù)鏈路，其與所述半導體芯片連接，以便向所述半導體芯片發(fā)送數(shù)據(jù)或從所述半導體芯片接收數(shù)據(jù)。所述單位單元包括第一存儲節(jié)點觸點插塞，其形成為孔型，形成在半導體基板上；第二存儲節(jié)點觸點插塞，其形成為接墊型，形成在所述第一存儲節(jié)點觸點插塞上；第三存儲節(jié)點觸點插塞，其形成為桿型，形成在所述第二存儲節(jié)點觸點插塞上；以及下電極，其形成為桿型，形成在所述第三存儲節(jié)點觸點插塞上。根據(jù)本發(fā)明的另一個方面，提供一種半導體系統(tǒng)，所述半導體系統(tǒng)包括多個半導體組件，每個半導體組件包括多個單位單元；指令鏈路，其與所述半導體組件連接，以便向所述半導體組件發(fā)送指令信號或從所述半導體組件接收指令信號；以及數(shù)據(jù)鏈路，其與所述半導體組件連接，以便向所述半導體組件發(fā)送數(shù)據(jù)或從所述半導體組件接收數(shù)據(jù)；以及控制器，其用于控制與外部系統(tǒng)的交互接口。所述單位單元包括第一存儲節(jié)點觸點插塞，其形成為孔型，形成在半導體基板上；第二存儲節(jié)點觸點插塞，其形成為接墊型，形成在所述第一存儲節(jié)點觸點插塞上；第三存儲節(jié)點觸點插塞，其形成為桿型，形成在所述第二存儲節(jié)點觸點插塞上；以及下電極，其形成為桿型，形成在所述第三存儲節(jié)點觸點插塞上。根據(jù)本發(fā)明的另一個方面，提供一種電子單元，所述電子單元包括多個半導體系統(tǒng)和與所述多個半導體系統(tǒng)連接的處理器，其中，每個半導體系統(tǒng)包括單位單元。所述單位單元包括第一存儲節(jié)點觸點插塞，其形成為孔型，形成在半導體基板上；第二存儲節(jié)點觸點插塞，其形成為接墊型，形成在所述第一存儲節(jié)點觸點插塞上；第三存儲節(jié)點觸點插塞，其形成為桿型，形成在所述第二存儲節(jié)點觸點插塞上；以及下電極，其形成為桿型，形成在所述第三存儲節(jié)點觸點插塞上。根據(jù)本發(fā)明的另一個方面，提供一種電子系統(tǒng)，所述電子系統(tǒng)包括電子單元和與所述電子單元連接的一個或多個接口，其中，所述電子單元包括多個單位單元。所述單位單元包括第一存儲節(jié)點觸點插塞，其形成為孔型，形成在半導體基板上；第二存儲節(jié)點觸點插塞，其形成為接墊型，形成在所述第一存儲節(jié)點觸點插塞上；第三存儲節(jié)點觸點插塞，其形成為桿型，形成在所述第二存儲節(jié)點觸點插塞上；以及下電極，其形成為桿型，形成在所述第三存儲節(jié)點觸點插塞上。


圖IA至圖II是示出根據(jù)本發(fā)明實施例的半導體器件的布局圖。圖2是示出根據(jù)本發(fā)明實施例的半導體器件的橫截面圖。圖3和圖4是示出根據(jù)本發(fā)明實施例的用于制造半導體器件的方法的橫截面圖。圖5是示出根據(jù)本發(fā)明實施例的單元陣列的框圖。圖6是示出根據(jù)本發(fā)明實施例的半導體器件的框圖。圖7是示出根據(jù)本發(fā)明實施例的半導體組件的框圖。圖8是示出根據(jù)本發(fā)明實施例的半導體系統(tǒng)的框圖。圖9是示出根據(jù)本發(fā)明實施例的電子單元和電子系統(tǒng)的框圖。
具體實施例方式下面對本發(fā)明的實施例進行詳細說明，在附圖中示出了這些實施例的實例。盡可能地，在所有的附圖中使用相同的附圖標記表示相同或相似的部分。附圖示出了本發(fā)明的實施例，但是它們可能不是在某些實施例中所實現(xiàn)的尺寸和形狀的確切體現(xiàn)。例如，圖中的某些特征可能被夸大或改變以便更好地示出某些創(chuàng)新性構(gòu)思。圖IA至圖II是示出根據(jù)本發(fā)明實施例的半導體器件的布局圖。參考圖1A，在半導體基板100上設(shè)置有限定有源區(qū)110的器件隔離膜120。有源區(qū)110可以構(gòu)造為島的形式，并且沿著與后續(xù)工序中形成的字線垂直的長軸方向而形成。在實施例中，有源區(qū)110在長軸方向上的長度(a)可以為大約6011111 30011111，有源區(qū)110在短軸方向上的寬度(b)可以為大約20nm lOOnm，并且相鄰有源區(qū)110之間的間隔(c)和
(d)可以為大約20nm lOOnm。參考圖1B，字線130與有源區(qū)110垂直。優(yōu)選地，字線130的寬度可以為大約20nm IOOnm,并且相鄰字線130之間的間隔(f)可以為大約20nm lOOnm。字線的寬度
(e)可以與字線之間的間隔(f)大致相同。參考圖1C，在有源區(qū)110上設(shè)置有連接插塞140和150。在一個實施例中，有源區(qū)110被分成三部分，從而用于位線觸點的連接插塞(以下簡稱為“位線觸點連接插塞”)140可以形成在有源區(qū)110的中部，并且用于存儲節(jié)點的連接插塞(以下簡稱為“存儲節(jié)點連接插塞”)150設(shè)置在有源區(qū)110的兩側(cè)邊緣處。在這種情況下，連接插塞140和150可以形成在同一層上，并且可以設(shè)置在觸點孔中。參考圖1D，在用于位線觸點的連接插塞140上設(shè)置有位線觸點插塞160。在這種情況下，位線觸點插塞160可以具有20nm IOOnm的尺寸，并且可以設(shè)置在觸點孔中。參考圖1E，形成有與位線觸點插塞160連接的位線170。在一個實施例中，位線170可以與位線觸點插塞160連接，該位線170可以是其長軸沿著與字線130垂直的方向設(shè)置的線型，并且可以構(gòu)造為與存儲節(jié)點連接插塞150不重疊。參考圖1F，在存儲節(jié)點連接插塞150上形成有第一存儲節(jié)點觸點插塞180。第一存儲節(jié)點觸點插塞180可以具有20nm IOOnm的尺寸，可以構(gòu)造為與位線170不重疊，并且可以設(shè)置在觸點孔中。參考圖1G，在第一存儲節(jié)點觸點插塞180上設(shè)置有第二存儲節(jié)點觸點插塞190。第二存儲節(jié)點觸點插塞190可以為接墊型，并且在其它實施例中還可以為正方形的型式或長方形的型式。在一個實施例中，相鄰的第二存儲節(jié)點觸點插塞190構(gòu)造為彼此間隔開。參考圖1H，在第二存儲節(jié)點觸點插塞190上形成有第三存儲節(jié)點觸點插塞200。第三存儲節(jié)點觸點插塞200可以為桿型。在另一個實施例中，第三存儲節(jié)點觸點插塞200可以為島型。第三存儲節(jié)點觸點插塞200可以構(gòu)造為與后續(xù)工序中形成的單個下電極對應(yīng)。例如，如果第二存儲節(jié)點觸點插塞190被分為五個相等的部分，則第三存儲節(jié)點觸點插塞200設(shè)置在五個部分中的一個部分上。盡管圖IH示出了構(gòu)造有5個相同部分的實施例，但本發(fā)明不限于此。其它實施例可以包括不同數(shù)量的部分，例如三個部分、四個部分、六個部分或七個部分。參考圖II，在第三存儲節(jié)點觸點插塞200上形成有下電極210。下電極210可以 為桿型，并且每個下電極210可以與單個的第三存儲節(jié)點觸點插塞200連接。圖II是圖2的放大圖。圖2是示出根據(jù)本發(fā)明實施例的半導體器件的橫截面圖。如可以從圖2中看出，下電極210可以為桿型，并且多個下電極210可以沿著長軸方向(a)和短軸方向(b)設(shè)置。參見下電極210的長軸方向(a)，每個下電極210設(shè)置在五個第二存儲節(jié)點觸點插塞190上，但是每個下電極210僅通過單個的第三存儲節(jié)點觸點插塞200與五個第二存儲節(jié)點觸點插塞190中的一者連接。在五個第二存儲節(jié)點觸點插塞190上設(shè)置一個單個的下電極210的如此設(shè)置被稱為一組。盡管圖2示出了多個下電極210的電極的長軸沿著與字線130平行的方向設(shè)置，然而在另一個實施例中，多個下電極210的電極的長軸可以設(shè)置為與字線垂直，g卩，多個下電極210的電極的長軸相對于圖2沿著水平方向設(shè)置。圖3和圖4是示出根據(jù)本發(fā)明實施例的制造半導體器件的方法的橫截面圖。圖3是示出沿圖II中的線A-A'截取的半導體器件的橫截面圖，而圖4是示出沿圖II中的線B-B'截取的半導體器件的橫截面圖。參考圖3，在半導體基板100上形成字線130。位線觸點連接插塞140和存儲節(jié)點連接插塞150形成在從字線130之間露出的有源區(qū)的多個部分(圖IC中的110)上。有源區(qū)被分為三個部分，從而位線觸點連接插塞140形成在有源區(qū)110的中部，并且存儲節(jié)點連接插塞150形成在有源區(qū)110的兩側(cè)邊緣處。連接插塞140和150可以形成在同一層上，并且可以設(shè)置在觸點孔中。另外，在位線觸點連接插塞140上依次地形成位線觸點插塞160和位線170。在存儲節(jié)點連接插塞150上依次地形成第一存儲節(jié)點觸點插塞180、第二存儲節(jié)點觸點插塞190和第三存儲節(jié)點觸點插塞200。位線觸點插塞160可以形成為具有約20nm IOOnm的尺寸，并且可以為島型。位線170可以與位線觸點插塞160連接，可以形成為與字線130垂直的線型，并且可以與存儲節(jié)點連接插塞150不重疊。另外，第一存儲節(jié)點觸點插塞180可以形成為具有約20nm IOOnm的尺寸。第一存儲節(jié)點觸點插塞180可以與位線170不重疊，并且可以設(shè)置在觸點孔中。第二存儲節(jié)點觸點插塞190可以形成為接墊型，并且可以與相鄰的第二存儲節(jié)點觸點插塞190不重疊。第三存儲節(jié)點觸點插塞200可以形成為桿型。第三存儲節(jié)點觸點插塞200可以形成為使第二存儲節(jié)點觸點插塞190與順序地形成在單個存儲節(jié)點觸點插塞190上方的多個下電極中的僅一個下電極連接。例如，如果第二存儲節(jié)點觸點插塞190被分為五個相等的部分，則第三存儲節(jié)點觸點插塞200可以位于其中一個部分上。然后，在第三存儲節(jié)點觸點插塞200上依次地形成下電極210、介電膜220和上電極230。下電極210可以形成為桿型，并且一個下電極210可以與一個第三存儲節(jié)點觸點插塞200連接。圖3和圖4示出同一個實施例的不同部分。如上所述，圖3是圖11中的A-A^橫截面圖，圖4是圖11中的B-B'橫截面圖。因此，該橫截面圖是從相鄰的兩個第二存儲節(jié)點觸點插塞190截取的。由于每個第三存儲節(jié)點觸點插塞200使單個觸點插塞190與單個下電極210連接，因此，圖3中的觸點插塞200的位置和圖4中的觸點插塞200的位置不相同。圖5是示出單元陣列的實施例的框圖。 參考圖5，單元陣列包括多個存儲器單元，并且每個存儲器單元包括一個晶體管和一個電容器。這種存儲器單元位于位線BLl BLn與字線WLl WLm的交叉點處。存儲器單元可以根據(jù)施加在由列譯碼器和行譯碼器所選擇的任意位線(BL1，……，BLn)或任意字線(WL1，……，WLm)上的電壓來存儲或輸出數(shù)據(jù)。參考圖5，單元陣列的位線(BL1，......，BLn)的第一方向(即，位線方向)可以是
水平方向，并且字線(WLl，……，WLm)的第二方向(即，字線方向)可以是豎直方向，從而位線(BL1，……，BLn)與字線(WL1，……，WLm)交叉。晶體管的第一端子(例如漏極端子)與位線(BL1，……，BLn)連接，晶體管的第二端子(例如，源極端子)與電容器連接，而晶體管的第三端子(例如，柵極端子)與字線(WL1，……，WLm)連接。包括位線(BL1，……，BLn)和字線(WL1，……，WLm)的多個存儲器單元可以位于半導體單元陣列中。圖6是示出根據(jù)本發(fā)明的半導體器件的框圖。參考圖6，半導體器件可以包括單元陣列、行譯碼器、列譯碼器以及讀出放大器(SA)。行譯碼器從半導體單元陣列的多個字線中選擇與將要執(zhí)行讀出或?qū)懭氩僮鞯拇鎯ζ鲉卧獙?yīng)的字線，并且向半導體單元陣列輸出字線選擇信號(RS)。另外，列譯碼器從半導體單元陣列的多個位線中選擇與將要執(zhí)行讀出或?qū)懭氩僮鞯拇鎯ζ鲉卧獙?yīng)的位線，并且向半導體單元陣列輸出位線選擇信號(CS)。讀出放大器(SA)可以讀出在由行譯碼器和列譯碼器選擇的存儲器單元中所存儲的數(shù)據(jù)(BDS)。半導體器件可以與微處理器或存儲器控制器連接。半導體器件可以從微處理器接收諸如WE* (寫允許信號)、RAS* (行選擇信號)和CAS* (列選擇信號)等控制信號，通過輸入/輸出(I/O)電路接收數(shù)據(jù)，并且存儲接收到的數(shù)據(jù)。半導體器件可以應(yīng)用于動態(tài)隨機存取存儲器(DRAM)、P型隨機存取存儲器(P-RAM)、M型隨機存取存儲器(M-RAM) ,NAND閃速存儲器、CMOS圖像傳感器(CIS)等。具體地說，半導體器件可以應(yīng)用于包括臺式電腦、筆記本電腦或服務(wù)器的計算機上，還可以應(yīng)用于圖形存儲器和移動存儲器。NAND閃速存儲器不僅可以應(yīng)用于多種便攜式存儲介質(zhì)(例如記憶棒、多媒體卡(MMC)、安全數(shù)字(SD)卡、小型閃存(CF)卡、極速(XD)卡、通用串行總線(USB)、以及閃存驅(qū)動器等)，而且還可以用于多種數(shù)碼設(shè)備(例如MP3播放器、便攜式媒體播放器(PMP)、數(shù)碼相機、便攜式攝像機、存儲卡、USB、游戲機、導航裝置、臺式電腦、筆記本電腦、移動電話等)。CMOS圖像傳感器(CIS)是在電子器件中用作電子膠片的電荷耦合器件(CCD)，并且CMOS圖像傳感器適用于照相手機、網(wǎng)絡(luò)照相機、小尺寸醫(yī)學成像裝置等。圖7是示出根據(jù)實施例的半導體組件的框圖。參考圖7，半導體組件包括多個半導體器件，其安裝在組件基板上；指令鏈路，用于使每個半導體器件能夠從外部控制器(未示出)接收控制信號(地址信號(ADDR))、指令信號(CMD)、時鐘信號(CLK);以及數(shù)據(jù)鏈路，其與半導體器件連接以便傳輸數(shù)據(jù)。指令鏈路和數(shù)據(jù)鏈路可以形成為與常規(guī)半導體組件的指令鏈路和數(shù)據(jù)鏈路相同或類似。盡管如圖7所示，在組件基板的正面上安裝有八個半導體芯片，但是這些半導體芯片也可以安裝在組件基板的背面上。也就是說，半導體芯片可以安裝在組件基板的一個側(cè)面或兩個側(cè)面上，并且所安裝的半導體芯片的數(shù)量不限于圖7中的實例。另外，組件基板的材料或結(jié)構(gòu)不限于圖7中的組件基板的材料或結(jié)構(gòu)，而是組件基板還可以由其它的材料 或結(jié)構(gòu)形成。圖8是示出根據(jù)本發(fā)明的半導體系統(tǒng)的框圖。參考圖8，半導體系統(tǒng)包括至少一個半導體組件，該半導體組件包括多個半導體芯片；以及控制器，其用于在每個半導體組件與外部系統(tǒng)(未示出)之間設(shè)置雙向接口，以便控制半導體組件的操作?？刂破骺梢耘c在常規(guī)數(shù)據(jù)處理系統(tǒng)中使用的用于控制多個半導體組件的控制器在功能上相同或類似，并且在這里將省略對其的詳細說明。在一個實施例中，半導體組件可以是例如圖7所示的半導體組件。圖9是示出根據(jù)本發(fā)明實施例的電子單元和電子系統(tǒng)的框圖。參考圖9的左圖，電子單元包括半導體系統(tǒng)和與該半導體系統(tǒng)電連接的處理器。圖9中的半導體系統(tǒng)可以與如圖8所示的半導體系統(tǒng)相同。在這種情況下，處理器可以包括中央處理單元(CPU)、微處理單元(MPU)、微控制器單元(MCU)、圖形處理單元(GPU)以及數(shù)字信號處理器(DSP)。在這種情況下，CPU或MPU構(gòu)造為如下形式用作算術(shù)和邏輯操作單元的算術(shù)邏輯單元(ALU)與用于通過讀取和解釋指令來控制每個單元的控制單元(⑶)的組合。如果處理器是CPU或MPU，則電子單元可以包括計算機或移動裝置。另外，GPU用于計算帶小數(shù)點的數(shù)，并且與用于生成實時圖形數(shù)據(jù)的過程相對應(yīng)。如果處理器是GPU，則電子單元可以包括圖形裝置。另外，DSP用于將模擬信號(例如，聲音信號)高速地轉(zhuǎn)換為數(shù)字信號，使用所計算的結(jié)果，將數(shù)字信號再轉(zhuǎn)換為模擬信號，以及使用再轉(zhuǎn)換的結(jié)果。DSP主要計算數(shù)字值。如果處理器是DSP，則電子單元可以包括音頻裝置。處理器包括加速計算單元(ACT)，并且以將CPU集成到GPU中的形式來構(gòu)造，使得該處理器用作圖形卡。參考圖9，電子系統(tǒng)可以包括與電子單元電連接的一個或多個接口。接口可以包括監(jiān)視器、鍵盤、打印機、定位裝置(鼠標)、USB、開關(guān)、讀卡器、數(shù)字鍵盤、分配器、電話、顯示器或揚聲器。然而，接口的范圍不限于此，并且還適用于其它的實例。從上述說明中明顯地看出，形成半導體器件的裝置和方法的實施例可以具有一個或多個下述優(yōu)點?？梢詼p小電容器的高度，以防止產(chǎn)生包括電容器傾斜或橋接不良在內(nèi)的缺陷，以便簡化半導體器件的制造工藝，從而能夠更加穩(wěn)定地制造半導體器件。本發(fā)明的上述實施例是示意性的而非限制性的。各種替代及等同的方式都是可行的。本發(fā)明并不限于本文所述的沉積、蝕刻拋光和圖案化步驟的類型。本發(fā)明也不限于任何特定類型的半導體器件。舉例來說，本發(fā)明可以用于動態(tài)隨機存取存儲(DRAM)器件或非易失性存儲器件。對本發(fā)明來說，其它增加、刪減或修改是顯而易見的，并且落入所附權(quán)利要求書的范圍內(nèi)。
本申請要求2011年5月30日提交的韓國專利申請No. 10-2011-0051657的優(yōu)先權(quán)，該專利申請的全部內(nèi)容以引用的方式并入本文。
權(quán)利要求
1.一種半導體器件，包括 第一存儲節(jié)點觸點插塞，其設(shè)置在半導體基板上方的觸點孔中； 第二存儲節(jié)點觸點插塞，其為接墊型，形成在所述第一存儲節(jié)點觸點插塞上； 第三存儲節(jié)點觸點插塞，其為桿型，形成在所述第二存儲節(jié)點觸點插塞上；以及 下電極，其為桿型，形成在所述第三存儲節(jié)點觸點插塞上。
2.根據(jù)權(quán)利要求I所述的半導體器件，其中， 所述第三存儲節(jié)點觸點插塞在水平面上占據(jù)的面積比所述第二存儲節(jié)點觸點插塞占據(jù)的面積小。
3.根據(jù)權(quán)利要求I所述的半導體器件，其中， 沿著與位線平行的方向布置的多個相鄰的第三存儲節(jié)點觸點插塞中的每一個第三存儲節(jié)點觸點插塞設(shè)置在位于下方的所述第二存儲節(jié)點觸點插塞的第一部分的正上方。
4.根據(jù)權(quán)利要求I所述的半導體器件，其中， 沿著與位線平行的方向布置的多個相鄰的第三存儲節(jié)點觸點插塞中的每一個第三存儲節(jié)點觸點插塞設(shè)置在位于下方的所述第二存儲節(jié)點觸點插塞的不同部分的正上方。
5.根據(jù)權(quán)利要求I所述的半導體器件，其中， 所述下電極在長軸方向上的長度比所述第三存儲節(jié)點觸點插塞在長軸方向上的長度長。
6.根據(jù)權(quán)利要求I所述的半導體器件，其中， 所述第二存儲節(jié)點觸點插塞的寬度大于所述第一存儲節(jié)點觸點插塞的寬度。
7.—種制造半導體器件的方法，包括 在半導體基板上方的觸點孔中形成第一存儲節(jié)點觸點插塞； 在所述第一存儲節(jié)點觸點插塞上形成接墊型的第二存儲節(jié)點觸點插塞； 在所述第二存儲節(jié)點觸點插塞上形成桿型的第三存儲節(jié)點觸點插塞；以及 在所述第三存儲節(jié)點觸點插塞上形成桿型的下電極。
8.根據(jù)權(quán)利要求7所述的方法，其中， 所述第三存儲節(jié)點觸點插塞在水平面上占據(jù)的面積比所述第二存儲節(jié)點觸點插塞占據(jù)的面積小。
9.根據(jù)權(quán)利要求7所述的方法，其中， 沿著與位線平行的方向布置的多個相鄰的第三存儲節(jié)點觸點插塞中的每一個第三存儲節(jié)點觸點插塞設(shè)置在位于下方的所述第二存儲節(jié)點觸點插塞的第一部分的正上方。
10.根據(jù)權(quán)利要求7所述的方法，其中， 沿著與位線平行的方向布置的多個相鄰的第三存儲節(jié)點觸點插塞中的每一個第三存儲節(jié)點觸點插塞設(shè)置在位于下方的所述第二存儲節(jié)點觸點插塞的不同部分的正上方。
11.根據(jù)權(quán)利要求7所述的方法，其中， 所述下電極在長軸方向上的長度比所述第三存儲節(jié)點觸點插塞在長軸方向上的長度長。
12.根據(jù)權(quán)利要求7所述的方法，其中， 所述第二存儲節(jié)點觸點插塞的寬度大于所述第一存儲節(jié)點觸點插塞的寬度。
13.一種半導體器件，包括半導體基板； 位線，其沿著第一方向設(shè)置； 觸點孔，其設(shè)置在所述半導體基板上； 第一級存儲節(jié)點觸點插塞，其設(shè)置在所述觸點孔中； 第二級存儲節(jié)點觸點插塞，其設(shè)置在所述第一級存儲節(jié)點觸點插塞上并且與所述第一級存儲節(jié)點觸點插塞連接； 第三級存儲節(jié)點觸點插塞，其設(shè)置在第二級存儲節(jié)點觸點插塞上并且與所述第二級存儲節(jié)點觸點插塞連接；以及 下電極，其設(shè)置在一組第二級存儲節(jié)點觸點插塞上并且與所述第三級存儲節(jié)點觸點插塞連接， 其中，所述一組第二級存儲節(jié)點觸點插塞包括多個第二級存儲節(jié)點觸點插塞。
14.根據(jù)權(quán)利要求13所述的半導體器件，其中， 所述組中的第二級存儲節(jié)點觸點插塞沿著所述第一方向設(shè)置。
15.根據(jù)權(quán)利要求13所述的半導體器件，其中， 所述組中的第二級存儲節(jié)點觸點插塞沿著與所述第一方向垂直的第二方向設(shè)置。
16.根據(jù)權(quán)利要求13所述的半導體器件，其中， 所述組由五個第二級存儲節(jié)點觸點插塞組成。
17.根據(jù)權(quán)利要求13所述的半導體器件，其中， 所述組還包括多個下電極和多個第三級存儲節(jié)點觸點插塞，并且所述組中的每個第二級存儲節(jié)點觸點插塞通過所述組中的單個第三級存儲節(jié)點觸點插塞與所述組中的單個下電極連接。
18.根據(jù)權(quán)利要求17所述的半導體器件，其中， 每個第二級存儲節(jié)點觸點插塞被分為的區(qū)域數(shù)量等于所述組中的第二級存儲節(jié)點觸點插塞的數(shù)量，并且一個所述第三級存儲節(jié)點觸點插塞設(shè)置在所述組中的用于各第二級存儲節(jié)點觸點插塞的不同區(qū)域上。
19.一種形成半導體器件的方法，包括 形成半導體基板； 形成沿著第一方向設(shè)置的位線； 在所述半導體基板上形成觸點孔； 在所述觸點孔中形成第一級存儲節(jié)點觸點插塞； 在所述第一級存儲節(jié)點觸點插塞上形成第二級存儲節(jié)點觸點插塞，使得所述第二級存儲節(jié)點觸點插塞與所述第一級存儲節(jié)點觸點插塞連接； 在所述第二級存儲節(jié)點觸點插塞上形成第三級存儲節(jié)點觸點插塞，使得所述第三級存儲節(jié)點觸點插塞與所述第二級存儲節(jié)點觸點插塞連接；以及 在一組第二級存儲節(jié)點觸點插塞上形成下電極，使得所述下電極與所述第三級存儲節(jié)點觸點插塞連接， 其中，所述一組第二級存儲節(jié)點觸點插塞包括多個第二級存儲節(jié)點觸點插塞。
20.根據(jù)權(quán)利要求19所述的方法，其中， 所述組由五個第二級存儲節(jié)點觸點插塞組成。
21.根據(jù)權(quán)利要求19所述的方法，其中， 所述組還包括多個下電極和多個第三級存儲節(jié)點觸點插塞，并且所述組中的每個第二級存儲節(jié)點觸點插塞通過所述組中的單個第三級存儲節(jié)點觸點插塞與所述組中的單個下電極連接。
全文摘要
本發(fā)明公開一種半導體器件和制造半導體器件的方法。在該制造半導體器件的方法中，改進了電容器的結(jié)構(gòu)，以保證電容器的電容量，并且減小了電容器的高度，以防止產(chǎn)生電容器傾斜或橋接不良的缺陷，從而簡化了半導體器件的制造工藝，以便能夠更加穩(wěn)定地制造半導體器件。
文檔編號H01L21/8242GK102810557SQ20121002089
公開日2012年12月5日 申請日期2012年1月30日 優(yōu)先權(quán)日2011年5月30日
發(fā)明者金相憲 申請人:海力士半導體有限公司