專利名稱：為拼接單元加入去耦功能的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種為拼接單元加入去耦功能的方法。
背景技術(shù)：
拼接單元通常用在集成電路設(shè)計(jì)中。拼接單元提供晶體管的主體偏置并且具有防止集成電路的不期望的閂鎖效應(yīng)的功能，閂鎖效應(yīng)由集成電路的寄生雙極型晶體管導(dǎo)致。通過拼接單元，n-阱區(qū)域連接至VDD導(dǎo)電軌，且P-阱區(qū)域或P-型基板連接至VSS導(dǎo)電軌，VSS導(dǎo)電軌是電接地的。分別將阱區(qū)域和基板區(qū)域連接至VDD導(dǎo)電軌和VSS導(dǎo)電軌可以導(dǎo)致基板電阻的降低，和集成電路中不期望的正反饋的降低。
由于改進(jìn)均勻性和器件性能的原因，向拼接單元中加入偽柵電極(偽多晶硅線)。這導(dǎo)致了拼接單元的芯片面積利用率的不利地增加。由于拼接單元需要相互隔開合適的距離來放置，因此集成電路可能包括許多拼接單元。因此，由偽柵電極導(dǎo)致的芯片-面積損失很大。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種電路，包括拼接單元，包括阱區(qū)域；所述阱區(qū)域的第一阱拾取區(qū)域；VDD導(dǎo)電軌；VSS導(dǎo)電軌；以及第一 MOS電容器，所述電容器包括作為第一電容器極板的第一柵電極線，以及作為第二電容器極板的部分的所述第一阱拾取區(qū)域，其中所述第一電容器極板和所述第二電容器極板中的一個(gè)連接至所述VDD導(dǎo)電軌，并且所述第一電容器極板和所述第二電容器極板中的另一個(gè)連接到所述VSS導(dǎo)電軌。在該電路中，所述拼接單元不包括任何不作為MOS電容器的晶體管。在該電路中，所述阱區(qū)域是n-阱區(qū)域，并且其中，所述第一柵電極線連接至所述VSS導(dǎo)電軌，并且所述第一阱拾取區(qū)域連接至所述VDD導(dǎo)電軌。在該電路中，所述拼接單元還包括p_阱區(qū)域；以及第二 MOS電容器，其中，第二柵電極線和P阱區(qū)域的第二阱拾取區(qū)域作為所述第二 MOS電容器的電容器極板，并且其中，所述第二 MOS電容器的所述電容器極板連接至所述VDD導(dǎo)電軌和所述VSS導(dǎo)電軌。在該電路中，所述阱區(qū)域是P-阱區(qū)域，并且其中，所述第一柵電極線連接至所述VDD導(dǎo)電軌，并且所述第一阱拾取區(qū)域連接至所述VSS導(dǎo)電軌。在該電路中，還包括第二 MOS電容器，所述第二 MOS電容器包括作為電容器極板的第二柵電極線和所述阱區(qū)域的第二阱拾取區(qū)域，其中，所述第一柵電極線和所述第二柵電極線是互連的，并且其中，所述第一阱拾取區(qū)域和所述第二阱拾取區(qū)域是互連的。在該電路中，所述第一 MOS電容器還包括所述阱區(qū)域的第二阱拾取區(qū)域，其中，所述第一阱拾取區(qū)域和所述第二阱拾取區(qū)域在所述第一柵電極線的相對側(cè)上，并且其中，所述第二阱拾取區(qū)域形成所述第二電容器極板的另外的部分。
在該電路中，所述拼接單元還包括偽柵電極線，平行于所述第一柵電極線。在該電路中，還包括多個(gè)拼接單元，與所述拼接單元相同。在該電路中，所述多個(gè)拼接單元和所述拼接單元位于同一單元行中。
根據(jù)本發(fā)明的另一方面，提供了一種電路，包括拼接單元，包括n_阱區(qū)域；第一柵電極，位于所述n-阱區(qū)域上方；以及所述n-阱區(qū)域的第一阱拾取區(qū)域，位于所述第一柵電極相對側(cè)上，其中，所述第一柵電極和所述第一阱拾取區(qū)域形成第一去耦電容器，其中，所述第一柵電極連接至所述VSS導(dǎo)電軌，并且所述第一阱拾取區(qū)域互連且連接至所述VDD導(dǎo)電軌。在該電路中，所述拼接單元還包括p_阱區(qū)域；第二柵電極，位于所述P-阱區(qū)域上方；以及所述P-阱區(qū)域的第二阱拾取區(qū)域，位于所述第二柵電極相對側(cè)上，其中，所述第二柵電極和所述第二阱拾取區(qū)域形成第二去耦電容器，其中，所述第二柵電極連接至VDD導(dǎo)電軌，并且所述第二阱拾取區(qū)域互連且連接至VSS導(dǎo)電軌。在該電路中，所述拼接單元還包括偽柵電極線，平行于所述第一柵電極。在該電路中，存在形成在所述偽柵電極線的第一側(cè)上的阱拾取區(qū)域，并且沒有阱拾取區(qū)域形成在所述偽柵電極線的第二側(cè)上，并且其中，所述第一側(cè)和所述第二側(cè)是相對于所述偽柵電極線的相對側(cè)。在該電路中，所述拼接單元還包括第二柵電極線和所述n-阱區(qū)域的第二阱拾取區(qū)域，處于所述第二柵電極線相對側(cè)上，其中，所述第一柵電極和所述第二柵電極是互連的，并且其中，所述第一阱拾取區(qū)域和所述第二阱拾取區(qū)域是互連的。在該電路中，還包括多個(gè)拼接單元，與所述拼接單元相同。根據(jù)本發(fā)明的又一方面，提供了一種電路，包括拼接單元，包括VDD導(dǎo)電軌；VSS導(dǎo)電軌；第一去耦電容器，包括n-阱區(qū)域；第一柵電極，在所述n-阱區(qū)域上方延伸，并且連接至所述VSS導(dǎo)電軌；以及第一阱拾取區(qū)域，位于所述n-阱區(qū)域上，并且位于所述第一柵電極相對側(cè)上，其中，所述第一阱拾取區(qū)域連接至所述VDD導(dǎo)電軌；以及第二去耦電容器，包括P-阱區(qū)域；第二柵電極，在所述P-阱區(qū)域上方延伸，并且連接至所述VDD導(dǎo)電軌；以及第二阱拾取區(qū)域，位于所述P-阱區(qū)域上，并且位于所述第二柵電極相對側(cè)上，其中，所述第二阱拾取區(qū)域連接至所述VSS導(dǎo)電軌。在該電路中，所述拼接單元還包括第三柵電極和位于所述第三柵電極的相對側(cè)上的所述n-阱區(qū)域的第三阱拾取區(qū)域，其中，所述第一柵電極和所述第三柵電極是互連的，并且其中，所述第一阱拾取區(qū)域和所述第三阱拾取區(qū)域是互連的。在該電路中，還包括多個(gè)拼接單元，與所述拼接單元相同，其中，所述多個(gè)拼接單元與所述拼接單元位于同一單元行中。在該電路中，在所述拼接單元中，所有直接位于所述n_阱區(qū)域上方的阱拾取區(qū)域都連接至所述VDD導(dǎo)電軌，所有直接位于所述P-阱區(qū)域上方的阱拾取區(qū)域都連接至所述VSS導(dǎo)電軌，并且其中，所述拼接單元還包括多個(gè)柵電極線，相互平行，其中，所述多個(gè)柵電極線以交替圖案連接至所述VDD導(dǎo)電軌和所述VSS導(dǎo)電軌。


為了全面理解本公開及其優(yōu)點(diǎn)，現(xiàn)在結(jié)合附圖進(jìn)行以下描述作為參考，其中
圖I示出了根據(jù)實(shí)施例的集成電路的布局，其中該集成電路包括拼接單元，拼接單元包括去稱電容器；圖2示出了圖I中所示結(jié)構(gòu)的示意性橫截面圖，其中該橫截面圖包括由n-阱拾取(pickup)區(qū)域和相應(yīng)的柵電極形成的去耦電容器；圖3示出了圖I中所示結(jié)構(gòu)的示意性橫截面圖，其中該橫截面圖包括由P-阱拾取區(qū)域和相應(yīng)的柵電極形成的去耦電容器；圖4示意性地示出了包括多行單元的集成電路,其中包括拼接單元。
具體實(shí)施例方式下面，詳細(xì)討論本發(fā)明實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所討論的具體實(shí)施例僅僅是示意性的，而不用于限制本公開的范圍。 根據(jù)實(shí)施例提供了一種包括去耦電容器的拼接單元(tap cell)。隨后討論了實(shí)施例的變化和操作。在所有的各個(gè)視圖和示意性實(shí)施例中，相似的參考標(biāo)號表示相似的部件。圖I示出了集成電路的示例性布局,其中示出了單元行的一部分。一單元行包括單元20，22和24。單元20，22和24是可以預(yù)構(gòu)建和保存在設(shè)計(jì)庫中的標(biāo)準(zhǔn)單元，而且單元20，22和24用于通過放置和布線步驟而形成說明性集成電路。單元20和24代表具有邏輯功能的邏輯單元，并且可以是反相器單元、NAND柵極單元、多路復(fù)用器等。單元22是用于分別將n-阱區(qū)域26和P-阱區(qū)域(或P-基板)28連接到VDD導(dǎo)電軌30和VSS導(dǎo)電軌40的拼接單元。VDD導(dǎo)電軌30和VSS導(dǎo)電軌40中的每一個(gè)都包括延伸到拼接單元22以及單兀20和24每一個(gè)中的部分。VDD導(dǎo)電軌30和VSS導(dǎo)電軌40可以位于金屬層中，該金屬層可以是例如底部金屬層(Ml)。在實(shí)施例中，說明性的行包括n-阱區(qū)域26和p-阱區(qū)域(或p-基板)28。單元行包括多條柵電極線50(包括5(^1、5(^2、和50B)。柵電極線50可以由多晶硅形成，因此在本文中還可以稱作POLY線50，然而，柵電極線50也可以由其他導(dǎo)電材料諸如金屬、金屬合金、金屬硅化物等形成。在實(shí)施例中，拼接單元22中的所有POLY線50都是相互平行的并且具有均勻的間距(Pitch)或不均勻的間距。而且，在整個(gè)行中，POLY線50相互平行，并且可以具有均勻的間距。N-阱拾取區(qū)域54形成在n-阱區(qū)域26中，并且可以被隔離區(qū)域56包圍，在一些實(shí)施例中，隔離區(qū)域56可以是淺溝槽隔離區(qū)域。用諸如磷、砷等的n-型雜質(zhì)重?fù)诫sn-阱拾取區(qū)域54。P-阱拾取區(qū)域58形成在P-阱區(qū)域28中，并且可以被隔離區(qū)域56包圍，用諸如硼、銦等的P-型雜質(zhì)重?fù)诫sP-阱拾取區(qū)域58。在所述實(shí)施例中，術(shù)語“重?fù)诫s”表示約IO1Vcm3以上的雜質(zhì)濃度。然而，本領(lǐng)域的技術(shù)人員將認(rèn)識到“重?fù)诫s”是取決于具體器件類型、技術(shù)代、最小元件尺寸等的專門術(shù)語。因此，意在根據(jù)所評價(jià)的技術(shù)解釋該術(shù)語，而且該術(shù)語不限于所描述的實(shí)施例。接觸塞60 (例如通過金屬點(diǎn)動(dòng)器(jog) 62)將n_阱拾取區(qū)域54電連接到VDD導(dǎo)電軌30，接觸塞60是可以與VDD導(dǎo)電軌30形成在同一金屬層中的金屬線/焊盤。接觸塞70 (例如通過金屬點(diǎn)動(dòng)器72)將P-阱拾取區(qū)域58電連接到VSS導(dǎo)電軌40，接觸塞70可以與VSS導(dǎo)電軌40形成在同一金屬層中。而且，接觸塞64 (例如通過金屬點(diǎn)動(dòng)器62)將POLY線50A1電連接到VDD導(dǎo)電軌30，并且接觸塞74 (例如通過金屬點(diǎn)動(dòng)器72)將POLY線50A2電連接到VSS導(dǎo)電軌40。圖2示出了圖I所示出的結(jié)構(gòu)的部分的示意性橫截面圖，其中該橫截面圖通過圖I中的平面剖切線2-2獲得?？梢酝ㄟ^將n-型雜質(zhì)注入到n-阱區(qū)域26中形成n_阱拾取區(qū)域54(N+)區(qū)域。因此，n-阱拾取區(qū)域54延伸到n-阱區(qū)域26中。示出了柵電極50A1連接至n-阱拾取區(qū)域54。而且，n-阱拾取區(qū)域54是互連的并且連接至VDD導(dǎo)電軌30。然而，柵電極50A2連接至VSS導(dǎo)電軌40。因此，形成了去耦MOS電容器66，其中，去耦MOS電容器可以包括并聯(lián)連接的多個(gè)子電容器。每個(gè)柵電極50A2作為子電容器之一的一個(gè)電容器極板。直接位于柵電極50A2下方的n-阱拾取區(qū)域54和溝道區(qū)域55作為子電容器的另一個(gè)電容器極板。圖3示出了圖I所示出的結(jié)構(gòu)的部分的示意性橫截面圖，其中該橫截面圖通過圖I中的平面剖切線3-3獲得?？梢酝ㄟ^將P-型雜質(zhì)注入到P-阱區(qū)域28中形成P-阱拾取區(qū)域58(P+)區(qū)域。因此，P-阱拾取區(qū)域58延伸到P-阱區(qū)域28中。示出了柵電極50A1連接至VDD導(dǎo)電軌30。在一些實(shí)施例中，存在多個(gè)柵電極50A1，而且該多個(gè)柵電極50A1可以 是互連的。P-阱拾取區(qū)域58是互連的，并且P-阱拾取區(qū)域58和柵電極A2連接至VSS導(dǎo)電軌40。因此，形成了去耦MOS電容器76，其中去耦MOS電容器76可以包括并聯(lián)連接的多個(gè)子電容器(盡管示出了一個(gè))。每個(gè)柵電極50A1作為每個(gè)子電容器的一個(gè)電容器極板。直接位于柵電極50A1下方的P-阱拾取區(qū)域58和相應(yīng)的溝道區(qū)域57作為子電容器的另一個(gè)電容器極板。再次參考圖I,在實(shí)施例中,POLY線50B是電浮動(dòng)(electrically floating)的偽POLY線(該偽POLY線可以由例如多晶硅或者金屬形成)。在相應(yīng)的偽POLY線50B的一側(cè)上而不在另一側(cè)上可以存在有拾取區(qū)域54或58。分別與VDD導(dǎo)電軌30和VSS導(dǎo)電軌40連接的POLY線50A1和50A2可以以諸如GPG圖案的交替圖案進(jìn)行放置，其中字母“G”代表POLY線50A2，而字母“P”代表POLY線50A1。在可選實(shí)施例中，POLY線50A1和50A2可以以任何其他圖案進(jìn)行放置，比如GGP、GPP、GPGPG、GGPPP等。而且，偽POLY線50B可以插入至Ij拼接單元22中的任何POLY線50A1和50A2之間。在實(shí)施例中，如圖I所示，拼接單元22可以不包括沒有起到MOS電容器作用的其他集成電路器件，比如電阻器和晶體管。圖4示出了設(shè)置成兩行(稱為行I和行2)的多個(gè)單元。由于拼接單元22是標(biāo)準(zhǔn)單元，因此包括多行單元的集成電路可以包括多個(gè)與單元22相同的拼接單元。集成電路還可以包括與說明性的拼接單元22不同的其他拼接單元，但是還包括與分別在圖2和圖3中示出的MOS電容器66和76類似的去耦MOS電容器。而且，單元行可以包括多個(gè)與單元22相同的拼接單元。在實(shí)施例中，拼接單元22可以在包括多行和/或多列標(biāo)準(zhǔn)單元的電路中形成列(或行)。而且，相鄰拼接單元22的VDD導(dǎo)電軌30可以合并，并且相鄰拼接單元22的VSS導(dǎo)電軌40可以合并。同一列中的拼接單元22的邊緣可以是對齊的，該邊緣與VDD導(dǎo)電軌30和VSS導(dǎo)電軌40垂直，然而，該邊緣也可以是不對齊的。再次參考圖1，由于單元22包括MOS電容器，該MOS電容器包括與柵電極連接的接觸塞和在柵電極相對側(cè)的阱拾取區(qū)域，因此拼接單元22的環(huán)境與邏輯單元20和24的環(huán)境相似。因此，改進(jìn)了圖案的均勻性。而且，除了提供阱耦合到VDD和VSS導(dǎo)電軌的功能之夕卜，拼接單元22也為導(dǎo)電軌提供去耦電容器。因此，有效地使用了被拼接單元22占用的芯片面積。根據(jù)本發(fā)明的實(shí)施例，偽柵電極(例如偽柵電極線)、柵電極(例如柵電極線)均可以由多晶硅、金屬、或者其他本領(lǐng)域普通技術(shù)人員所公知的柵極材料形成。根據(jù)實(shí)施例，拼接單元，包括阱區(qū)域；阱區(qū)域的第一阱拾取區(qū)域；VDD導(dǎo)電軌；VSS導(dǎo)電軌；以及第一 MOS電容器，電容器包括作為第一電容器極板的第一柵電極線，以及作為第二電容器極板的部分的第一阱拾取區(qū)域，其中第一電容器極板和第二電容器極板中的一個(gè)連接至VDD導(dǎo)電軌，并且第一電容器極板和第二電容器極板中的另一個(gè)連接到VSS導(dǎo)電軌。根據(jù)另一個(gè)實(shí)施例，拼接單元，包括n_阱區(qū)域；第一柵電極，位于n-阱區(qū)域上方；以及n-阱區(qū)域的第一阱拾取區(qū)域，位于第一柵電極相對側(cè)上，其中，第一柵電極和第一阱拾取區(qū)域形成第一去耦電容器，其中，第一柵電極連接至VSS導(dǎo)電軌，并且第一阱拾取區(qū)域互連且連接至VDD導(dǎo)電軌。
根據(jù)又一個(gè)實(shí)施例，拼接單兀,包括VDD導(dǎo)電軌；VSS導(dǎo)電軌；第一去稱電容器，包括n_阱區(qū)域；第一柵電極，在n-阱區(qū)域上方延伸，并且連接至VSS導(dǎo)電軌；以及第一阱拾取區(qū)域，位于n-阱區(qū)域上，并且位于第一柵電極相對側(cè)上，其中，第一阱拾取區(qū)域連接至VDD導(dǎo)電軌；以及第二去耦電容器，包括p_阱區(qū)域；第二柵電極，在P-阱區(qū)域上方延伸，并且連接至VDD導(dǎo)電軌；以及第二阱拾取區(qū)域，位于P-阱區(qū)域上，并且位于第二柵電極相對側(cè)上，其中，第二阱拾取區(qū)域連接至VSS導(dǎo)電軌。盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。此外，每條權(quán)利要求構(gòu)成單獨(dú)的實(shí)施例，并且多個(gè)權(quán)利要求和實(shí)施例的組合在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種電路,包括 拼接單元，包括 阱區(qū)域； 所述阱區(qū)域的第一阱拾取區(qū)域； VDD導(dǎo)電軌； VSS導(dǎo)電軌；以及 第一 MOS電容器，所述電容器包括作為第一電容器極板的第一柵電極線，以及作為第二電容器極板的部分的所述第一阱拾取區(qū)域，其中所述第一電容器極板和所述第二電容器極板中的一個(gè)連接至所述VDD導(dǎo)電軌，并且所述第一電容器極板和所述第二電容器極板中的另一個(gè)連接到所述VSS導(dǎo)電軌。
2.根據(jù)權(quán)利要求I所述的電路，其中，所述拼接單元不包括任何不作為MOS電容器的晶體管。
3.根據(jù)權(quán)利要求I所述的電路，其中，所述阱區(qū)域是n-阱區(qū)域，并且其中，所述第一柵電極線連接至所述VSS導(dǎo)電軌，并且所述第一阱拾取區(qū)域連接至所述VDD導(dǎo)電軌，并且其中，所述拼接單元還包括 P-阱區(qū)域；以及 第二 MOS電容器，其中，第二柵電極線和p阱區(qū)域的第二阱拾取區(qū)域作為所述第二 MOS電容器的電容器極板，并且其中，所述第二 MOS電容器的所述電容器極板連接至所述VDD導(dǎo)電軌和所述VSS導(dǎo)電軌。
4.根據(jù)權(quán)利要求I所述的電路，其中，所述阱區(qū)域是P-阱區(qū)域，并且其中，所述第一柵電極線連接至所述VDD導(dǎo)電軌，并且所述第一阱拾取區(qū)域連接至所述VSS導(dǎo)電軌。
5.根據(jù)權(quán)利要求I所述的電路，還包括第二MOS電容器，所述第二 MOS電容器包括作為電容器極板的第二柵電極線和所述阱區(qū)域的第二阱拾取區(qū)域，其中，所述第一柵電極線和所述第二柵電極線是互連的，并且其中，所述第一阱拾取區(qū)域和所述第二阱拾取區(qū)域是互連的。
6.根據(jù)權(quán)利要求I所述的電路，其中，所述第一MOS電容器還包括所述阱區(qū)域的第二阱拾取區(qū)域，其中，所述第一阱拾取區(qū)域和所述第二阱拾取區(qū)域在所述第一柵電極線的相對側(cè)上，并且其中，所述第二阱拾取區(qū)域形成所述第二電容器極板的另外的部分。
7.—種電路,包括 拼接單元，包括 n-阱區(qū)域； 第一柵電極，位于所述n-阱區(qū)域上方；以及 所述n-阱區(qū)域的第一阱拾取區(qū)域，位于所述第一柵電極相對側(cè)上，其中，所述第一柵電極和所述第一阱拾取區(qū)域形成第一去耦電容器，其中，所述第一柵電極連接至所述VSS導(dǎo)電軌，并且所述第一阱拾取區(qū)域互連且連接至所述VDD導(dǎo)電軌。
8.根據(jù)權(quán)利要求7所述的電路，其中，所述拼接單元還包括 P-阱區(qū)域； 第二柵電極，位于所述P-阱區(qū)域上方；以及 所述P-阱區(qū)域的第二阱拾取區(qū)域，位于所述第二柵電極相對側(cè)上，其中，所述第二柵電極和所述第二阱拾取區(qū)域形成第二去耦電容器，其中，所述第二柵電極連接至VDD導(dǎo)電軌，并且所述第二阱拾取區(qū)域互連且連接至VSS導(dǎo)電軌。
9.根據(jù)權(quán)利要求7所述的電路，其中，所述拼接單元還包括偽柵電極線，平行于所述第一柵電極，并且其中，存在形成在所述偽柵電極線的第一側(cè)上的阱拾取區(qū)域，并且沒有阱拾取區(qū)域形成在所述偽柵電極線的第二側(cè)上，并且其中，所述第一側(cè)和所述第二側(cè)是相對于所述偽柵電極線的相對側(cè)。
10.一種電路,包括 拼接單元，包括 VDD導(dǎo)電軌； VSS導(dǎo)電軌； 第一去稱電容器，包括 n-阱區(qū)域； 第一柵電極，在所述n-阱區(qū)域上方延伸，并且連接至所述VSS導(dǎo)電軌；以及第一阱拾取區(qū)域，位于所述n-阱區(qū)域上，并且位于所述第一柵電極相對側(cè)上，其中，所述第一阱拾取區(qū)域連接至所述VDD導(dǎo)電軌；以及第二去稱電容器，包括 P-阱區(qū)域； 第二柵電極，在所述P-阱區(qū)域上方延伸，并且連接至所述VDD導(dǎo)電軌；以及第二阱拾取區(qū)域，位于所述P-阱區(qū)域上，并且位于所述第二柵電極相對側(cè)上，其中，所述第二阱拾取區(qū)域連接至所述VSS導(dǎo)電軌， 并且其中，所述拼接單元還包括第三柵電極和位于所述第三柵電極的相對側(cè)上的所述n-阱區(qū)域的第三阱拾取區(qū)域，其中，所述第一柵電極和所述第三柵電極是互連的，并且其中，所述第一阱拾取區(qū)域和所述第三阱拾取區(qū)域是互連的。
全文摘要
拼接單元，包括阱區(qū)域；阱區(qū)域上的阱拾取區(qū)域；VDD導(dǎo)電軌；VSS導(dǎo)電軌；以及第一MOS電容器，電容器包括作為第一電容器極板的第一柵電極線，以及作為第二電容器極板的部分的第一阱拾取區(qū)域，其中第一電容器極板和第二電容器極板中的一個(gè)連接至VDD導(dǎo)電軌，并且第一電容器極板和第二電容器極板中的另一個(gè)連接到VSS導(dǎo)電軌。本發(fā)明還提供了為拼接單元加入去耦功能。
文檔編號H01L23/52GK102779806SQ20121005751
公開日2012年11月14日 申請日期2012年3月6日 優(yōu)先權(quán)日2011年5月12日
發(fā)明者田麗鈞, 陳國基 申請人:臺灣積體電路制造股份有限公司