專利名稱：半導體裝置及半導體裝置的制造方法
技術領域：
本發(fā)明涉及一種半導體裝置及半導體裝置的制造方法。
背景技術：
作為改善正向電壓-漏電流特性的權衡的半導體裝置，有一種混合使用肖特基勢魚結和pn結的構成(例如MPS (Merged PIN Schottky Rectifier,混合PIN肖特基整流 器))。MPS包含形成在n型半導體區(qū)域內(nèi)的多個p型半導體區(qū)域；以及和n型半導體區(qū)域及P型半導體區(qū)域相接的肖特基勢壘金屬。當MPS上施加逆向電壓時，從各p型半導體區(qū)域擴展出的耗盡層(depletion layer)彼此會由于低電壓而夾斷。由此，抑制肖特基勢魚結部的電場上升，從而抑制漏電流。對于這種半導體裝置就期望不增加元件面積而進一步減少正向電壓降。

發(fā)明內(nèi)容
本發(fā)明的實施方式提供一種能夠不增加元件面積而減少正向電壓降的半導體裝置及半導體裝置的制造方法。實施方式的半導體裝置包括第I半導體區(qū)域、第I電極、第2半導體區(qū)域、及第2電極。第I半導體區(qū)域是包含第I部分和第2部分的第I導電型的半導體區(qū)域，所述第I部分具有第I主表面，所述第2部分在第I主表面上沿著與第I主表面正交的第I方向延伸存在。第I電極包含第3部分，該第3部分是和第2部分對置而設的金屬區(qū)域。第I電極設為與第I半導體區(qū)域分離。第2半導體區(qū)域設置在第2部分和第3部分之間。第2半導體區(qū)域包含雜質(zhì)濃度比第I半導體區(qū)域低的第I濃度區(qū)域。第2半導體區(qū)域和第3部分實現(xiàn)肖特基結。第2半導體區(qū)域是第I導電型的半導體區(qū)域。第2電極設置在第I部分的與第I主表面相反的一側(cè)。第2電極和第I部分導通。根據(jù)本發(fā)明實施方式的半導體裝置及半導體裝置的制造方法，能夠不增加元件面積而減少正向電壓降。


圖I是例示半導體裝置構成的示意性立體圖。圖2是例示半導體裝置的一部分構成的示意性立體圖。圖3是例示半導體裝置構成的示意性立體圖。圖4(a) 圖6(b)是例示半導體裝置構成的示意圖。圖7(a) (b)是例示半導體裝置構成的示意性平面圖。圖8是例示半導體裝置構成的示意性平面圖。
圖9 (a) 圖16 (c)是說明半導體裝置的制造方法的示意性立體圖。圖17 圖23是例示半導體裝置構成的示意性立體圖。圖24是例示半導體裝置構成的示意性平面圖。圖25(a) 圖26(b)是說明半導體裝置的制造方法的示意性立體圖。圖27是說明半導體裝置的制造方法的示意性立體圖。圖28(a) (b)是說明實施方式的其他例子的示意性立體圖。圖29(a) 圖31(b)是說明半導體裝置的制造方法的示意性立體圖。圖32是說明半導體裝置的制造方法的示意性立體圖。 圖33(a) 圖37(b)是說明半導體裝置的制造方法的其他例子的示意圖。圖38是說明半導體裝置的制造方法的其他例子的示意圖。圖39是例示半導體裝置構成的示意性平面圖。圖40(a) 圖48(b)是說明半導體裝置的制造方法的示意圖。圖49是例示半導體裝置構成的示意性平面圖。圖50(a) 圖51(b)是說明半導體裝置的制造方法的示意圖。圖52(a) 圖53(c)是說明通過旋轉(zhuǎn)注入離子的示意圖。圖54是例示半導體裝置構成的示意性立體圖。圖55(a) (C)是半導體裝置的示意性截面圖。圖56(a) 圖57(d)是例示半導體裝置的制造方法的示意性立體圖。圖58(a) (C)是例示半導體裝置的各種形態(tài)的示意圖。圖59是例示漏電流的特性的圖。圖60是表示半導體裝置的其他例子的示意圖。圖61 (a) 圖63是表示變形例的示意性平面圖。圖64是例示第3部分的終端結構的示意性平面圖。
具體實施例方式下面，基于附圖來說明本發(fā)明的實施方式。還有，附圖是示意性或者概念性內(nèi)容，各部分的厚度和寬度的關系、部分之間的大小比例系數(shù)等方面并不一定要和實際物體相同。而且，即使在表示相同部分時，也會有附圖之間的尺寸、比例系數(shù)各不相同的情況。而且，本說明書和各圖中，對和已給出的圖中已經(jīng)描述過部分相同的要素附加相同符號，且適當省略詳細說明。而且，在下面的說明中，列舉第I導電型的設為n型、第2導電型的設為p型的具體例作為一個例子。附加在導電型表述前的+表示雜質(zhì)濃度相對高于未附加+的表述。附加在導電型表述前的-表不雜質(zhì)濃度相對低于未附加-的表述。(第I實施方式)圖I是例示第I實施方式的半導體裝置構成的示意性立體圖。圖2是例示圖I中例示的半導體裝置的一部分構成的示意性立體圖。本實施方式的半導體裝置110是肖特基勢壘二極管。
如圖I及圖2所示，第I實施方式的半導體裝置110包括第I導電型的第I半導體區(qū)域10、第I導電型的第2半導體區(qū)域20、第I電極50、及第2電極60。第I半導體區(qū)域10包含第I部分11和第2部分12，所述第I部分11具有第I主表面10a，所述第2部分12在第I主表面IOa上沿著和第I主表面IOa正交的第I方向而延伸存在。這里，在本實施方式中，將和第I主表面IOa正交的第I方向設為Z軸方向，和Z軸方向正交的一個方向設為X軸方向(第2方向)，和Z軸方向及X軸方向正交的方向設為Y軸方向(第3方向)。而且,有時候也將第I部分11的第I主表面IOa —側(cè)稱為上(上側(cè))，將其相反側(cè)稱為下(下側(cè))。第2部分12以柱狀(支柱狀)設于第I部分11的第I主表面IOa上。視需要，在第I主表面IOa上設置多個第2部分12。圖I及圖2中，例示了第I主表面IOa上的2 個第2部分12。第I部分11例如為n+型半導體基板。而且，第2部分12例如為n+型半導體支柱。第2部分12沿著Z軸方向延伸存在，同時還沿著Y軸方向延伸存在。圖I及圖2中例示的2個第2部分12以既定間隔配置在X軸方向上。第I電極50包含第3部分51。第3部分51是和第2部分12對置而設置的金屬區(qū)域。也就是說，第3部分51沿著Z軸方向延伸存在，同時還沿著Y軸方向延伸存在。由此，第3部分51配置成和第2部分12以既定間隔對置。包含第3部分51的第I電極50設為和第I半導體區(qū)域10分離。在圖I及圖2例示的半導體裝置110中，2個第2部分12之間(例如中央)配置著第3部分51。由此,第3部分51設為與一個第2部分12、另一個第2部分12分別對置。第3部分51下側(cè)的端部51a和第I部分11的第I主表面IOa分離。如圖I所示，在本實施方式的半導體裝置110中，第3部分51上側(cè)的端部51b上連接著中間電極52。中間電極52和第3部分51導通，且沿著X-Y平面而設。在中間電極52和第2部分12之間，設置著第2絕緣膜82。而且，視需要，在第2半導體區(qū)域20和第2絕緣膜82之間設置第I絕緣膜81。在所述中間電極52上，沿著X-Y平面而以既定厚度設置上部電極53。例如，中間電極52利用和第3部分51相同的材料而設為一個整體。中間電極52及第3部分51可以使用例如W(鎢)-Al (鋁)層疊膜、W-Ni (鎳)-Au層疊膜、使用Mo (鑰)、Pt (鉬)、TiW(鈦-鎢合金)、V(釩)、Ti (鈦)等代替上述層疊膜中的W而成的層疊膜。而且，上部電極53使用的是容易和外部配線(包括配線圖案在內(nèi))連接的材料。上部電極53使用例如Al。這種包含第3部分51、中間電極52及上部電極53的第I電極50將作為肖特基勢壘二極管的陽極電極而發(fā)揮功能。第2半導體區(qū)域20設置在第2部分12和第3部分51之間。第2半導體區(qū)域20包含雜質(zhì)濃度比第I半導體區(qū)域10低的第I濃度區(qū)域21。在圖I及圖2例示的半導體裝置110中，整個第2半導體區(qū)域20成為第I濃度區(qū)域21。第2半導體區(qū)域20為例如n型Si (娃)外延層。
第2半導體區(qū)域20和第3部分51實現(xiàn)肖特基結。第2電極60設置在第I部分11的與第I主表面IOa相反的一側(cè)。例如，第2電極60設置于第I部分11下側(cè)的整個面。第2電極60使用例如Ti-Ni-Au層疊膜。這種第2電極60是作為肖特基勢壘二極管的陰極電極而發(fā)揮功能。圖I表示的箭頭示意性表示電流的方向。半導體裝置110中，當?shù)贗電極50上施加高于第2電極60的電壓(正電位)時，電流從上部電極53開始通過中間電極52后流入沿著Z軸方向延伸存在的第3部分51。流入第3部分51的電流接著流入和第3部分51實現(xiàn)肖特基結的第2半導體區(qū)域20。圖I表示的半導體裝置110中，電流以第3部分51為中心流向X軸方向兩側(cè)的第2部分12。然后，流入第2部分12的電流從第I部分11流向第2電極60。在這種半導體裝置110中，第3部分51在Z軸方向上的長度(深度)越長(越深)，則第3部分51和第2半導體區(qū)域20的肖特基勢壘面的面積越會增加。而且，電流流 過的第2半導體區(qū)域20和第2部分12的接觸面積也會增加。因此，肖特基勢壘二極管中能減少正向電壓降(下面稱為“VF”)。這里，用作第3部分51的材料的W、Mo、Pt、TiW、V、Ti等中，功函數(shù)小的Ti、V等材料被使用時，由于漏電流(下面稱為“IR”)引起的逆功率損耗(關斷損耗(offlose))容易增加。在使用這種材料的情況下，宜用于與IR增加相比更重視VF減少的用途(例如防反接用途)。而且，在使用大(^B的Mo、W等材料的情況下，宜用于例如開關電源用途這樣的高溫下也能抑制IR的用途。而且，在用于高耐壓用途的情況下，由于第2半導體區(qū)域20的比阻抗變得較大，因此耗盡層容易向第2半導體區(qū)域20延伸，從而將肖特基勢壘面的電場抑制地較小。所以能抑制IR的增加。而且，第3部分51下側(cè)的端部51a附近容易產(chǎn)生電場集中。因此，端部51a附近的IR容易變大，耐壓也容易下降。所以，在第3部分51的端部51a和第I部分11之間，還可以設置電場緩和區(qū)域70(第I電場緩和區(qū)域)。圖I及圖2表示的例子中，在端部51a附近設置電場緩和區(qū)域70。電場緩和區(qū)域70使用例如第2導電型的半導體區(qū)域。通過將電場緩和區(qū)域70設為第2導電型的半導體區(qū)域，可以緩和端部51a處的電場集中，提高耐壓。而且，由于消除了設有電場緩和區(qū)域70的部分處的肖特基勢壘面，所以能抑制IR。而且，在將電場緩和區(qū)域70設為第2導電型的半導體區(qū)域的情況下，可以將施加了逆向電壓時被擊穿(breakdown)的部位設于電場緩和區(qū)域70。這種情況下,產(chǎn)生的電子可以流入正下方的第I部分11及兩側(cè)的第2部分12，空穴可以流入正上方的第3部分51。由此，能夠減少電子和空穴的排出阻力，從而可以提高逆浪涌耐量。電場緩和區(qū)域70還可以使用例如比阻抗比第2半導體區(qū)域20高的第I導電型的半導體區(qū)域。通過將電場緩和區(qū)域70設為第I導電型的半導體區(qū)域，所述電場緩和區(qū)域70的阻抗變得比其他肖特基勢壘面高，能夠緩和電場集中，從而能夠抑制端部51a處的IR。而且，在將電場緩和區(qū)域70設為第I導電型的半導體區(qū)域的情況下，可以將施加了逆向電壓時被擊穿的部位設于電場緩和區(qū)域70。這種情況下，和所述情況一樣，能夠提高逆浪涌耐量。這里，本實施方式的半導體裝置110由于能夠提高耐壓，因此還可以將施加了逆向電壓時被擊穿的部位設于電場緩和區(qū)域70以外的區(qū)域。圖3是例示第I實施方式的其他例子的半導體裝置的示意性立體圖。圖3表示的半導體裝置111中，在第3部分51和第2半導體區(qū)域20的界面中的上側(cè)部分，設置著第2導電型的半導體區(qū)域72(第2電場緩和區(qū)域)。這樣通過設置半導體區(qū)域72，可以作為電場緩和區(qū)域發(fā)揮功能，當施加了逆向電壓時可以抑制所述半導體區(qū)域72附近的IR。而且，也可以設計成在所述半導體區(qū)域72的部分使其擊穿。由此，和所述一樣，能夠提高逆浪涌耐量。還有，半導體區(qū)域72還可以設置在第3部分51和第2半導體區(qū)域20的界面中的上側(cè)部分以外的部分。半導體裝置111還可以包括電場緩和區(qū)域70a。電場緩和區(qū)域70a的大小大于電場緩和區(qū)域70的大小。電場緩和區(qū)域70a在第I濃度區(qū)域21內(nèi)以包圍第3部分51的端部51a的下側(cè)及側(cè)面的方式而設置。例如，電場緩和區(qū)域70a沿著X軸而從端部51a擴展到第2部分12附近為止。另外，電場緩和區(qū)域70a沿著Z軸而從端部51a擴展到第I部分 11附近為止。通過在半導體裝置111中設置電場緩和區(qū)域70a，可以緩和第3部分51的端部51a處的電場，實現(xiàn)高耐壓化。而且，半導體裝置111還可以包括電場緩和區(qū)域70b。電場緩和區(qū)域70b的大小大于電場緩和區(qū)域70a的大小。電場緩和區(qū)域70b在第I濃度區(qū)域21內(nèi)沿著X軸而從端部51a擴展到第2部分12為止。另外，電場緩和區(qū)域70b沿著Z軸而從端部51a擴展到第I部分11為止。電場緩和區(qū)域70b為第I導電型的情況下，電場緩和區(qū)域70b和第2部分12之間、以及電場緩和區(qū)域70b和第I部分11之間的雜質(zhì)濃度分布，是從電場緩和區(qū)域70b的雜質(zhì)濃度開始連續(xù)變化至第I部分11及第2部分12各自的雜質(zhì)濃度為止。通過在半導體裝置111中設置電場緩和區(qū)域70b，和設置電場緩和區(qū)域70a的情況相比，能夠進一步緩和第3部分51的端部51a處的電場，提供高耐壓的半導體裝置111。這里，半導體裝置111也可以包括電場緩和區(qū)域70、70a及70b中的至少一個。也就是說，半導體裝置111可以包括電場緩和區(qū)域70、70a及70b中的任一個，也可以包括2個以上的組合。將第2部分12設為n+型、第2半導體區(qū)域20設為n型的情況下，關于電場緩和區(qū)域70、70a及70b的雜質(zhì)濃度的例子如下所示。電場緩和區(qū)域70可以采用p型、p_型及n_型中的任一種。電場緩和區(qū)域70a可以采用p型、p_型及n_型中的任一種。電場緩和區(qū)域70b可以采用p.型及rT型中的任一種。為了提高耐壓，電場緩和區(qū)域70、70a及70b的雜質(zhì)濃度的優(yōu)選組合例如下所示。(例I)將電場緩和區(qū)域70a設為p型、電場緩和區(qū)域70b設為n_型的情況。(例2)將電場緩和區(qū)域70設為p型、電場緩和區(qū)域70a設為p_型、電場緩和區(qū)域70b設為n_型的情況。而且，在將第2部分12設為n+型、第2半導體區(qū)域20設為n型的情況下，半導體區(qū)域72的雜質(zhì)濃度可以采用p型、p_型及n_型中的任一種。無論是那種雜質(zhì)濃度，通過半導體區(qū)域72，都可以緩和第3部分51和第I絕緣膜81的界面附近的電場。(第2實施方式)圖4是例示第2實施方式的半導體裝置構成的示意圖。圖4(a)是示意性表示半導體裝置的一部分的立體圖，圖4(b)是半導體裝置的一部分的平面圖。圖4(a)中，省略了第I絕緣膜81、第2絕緣膜82、中間電極52及上部電極53。如圖4所示，第2實施方式的半導體裝置120除了具有第I實施方式的半導體裝置110的構成以外，還包括第2導電型的第3半導體區(qū)域30，該第2導電型的第3半導體區(qū)域30從第3部分51開始沿著X軸方向延伸存在。第3半導體區(qū)域30沿著X軸方向延伸存在，同時還沿著Z軸方向延伸存在。第3 半導體區(qū)域30和第I電極50導通。圖4表示的半導體裝置120中，多個第3半導體區(qū)域30沿著Y軸方向而以既定間隔配置。半導體裝置120中，第3半導體區(qū)域30為例如p型半導體支柱。也就是說，半導體裝置120是沿著肖特基勢壘面而設有多個p型半導體支柱的MPS0還有，第3半導體區(qū)域30還可以為p型多晶硅。半導體裝置120還可以包括和半導體裝置111 一樣的電場緩和區(qū)域70、70a。電場緩和區(qū)域70在第2半導體區(qū)域20內(nèi)設于第2半導體區(qū)域20和第3半導體區(qū)域30的邊界部分。電場緩和區(qū)域70a在第2半導體區(qū)域20內(nèi)以包圍第3半導體區(qū)域30的下側(cè)及側(cè)面的方式而設置。通過設置電場緩和區(qū)域70、70a，可以緩和第3半導體區(qū)域30的下端部分的電場，實現(xiàn)高耐壓化。如圖4(b)所示，從Z軸方向觀察半導體裝置120時，第3半導體區(qū)域30從第3部分51和第2半導體區(qū)域20的界面(肖特基勢壘面)開始沿著X軸方向延伸存在。對所述半導體裝置120施加逆向電壓時，擴展至第3半導體區(qū)域30和第2半導體區(qū)域20的界面的耗盡層彼此由于低電壓而夾斷。由此，能夠抑制肖特基勢壘面的電場上升、能夠控制IR，同時能夠提聞耐壓。而且，能夠以可提高耐壓的量減小第2半導體區(qū)域20的比阻抗，可以減少VF。另夕卜，由于能夠抑制IR，因此能使用小08的材料。在使用這種材料的情況下，能進一步減少VF。一般來說，在平面型MPS中，電流會流入在肖特基勢壘面所形成的多個p型層之間夾著的n型層。因此，n型層由于微細化而變窄，容易導致VF上升。而且，在實施微細化時p型層變窄的情況下，為抑制耐壓下降，則必須提高n型層的比阻抗。由此，會導致VF上升。相對這里，本實施方式中，和平面型MPS相比，肖特基勢壘面的面積增加，因此即便P型層(第3半導體區(qū)域30)的寬度相同，也可以減少VF。而且，半導體裝置120中，第2半導體區(qū)域20和第3半導體區(qū)域30的電荷平衡也可以設為不均衡。例如，將第3半導體區(qū)域30的雜質(zhì)濃度設置為比第2半導體區(qū)域20的雜質(zhì)濃度高(例如2 5倍)。由此，當施加了逆向電壓時，第2半導體區(qū)域20比第3半導體區(qū)域30更容易耗盡化。因此，能將第2半導體區(qū)域20和第3部分51的界面處的電場抑制地較低，能夠減少高電壓漏電流。
(第3實施方式)圖5是例示第3實施方式的半導體裝置構成的示意圖。圖5(a)是示意性表示半導體裝置的一部分的立體圖，圖5(b)是半導體裝置的一部分的平面圖。如圖5所示，第5實施方式的半導體裝置130除了具有第I實施方式的半導體裝置110的構成以外，還包括第4部分55及第3絕緣膜83。第4部分55是作為第I電極50而設的部分，從第3部分51開始沿著X軸方向延伸存在。第4部分55沿著X軸方向延伸存在，同時還沿著Z軸方向延伸存在。第4部分55是由導電材料形成。第4部分55是第I電極50的一部分,所以電位和第I電極50的其他部分(例如第3部分51)相同。圖5表示的半導體裝置130中，多個第4部分55沿著Y軸方向而以既定間隔配置。在第4部分55和第2半導體區(qū)域20之間設置著第3絕緣膜83。半導體裝置130中，通過第4部分55、第3絕緣膜83及第2半導體區(qū)域20而構成所謂的MOS (Metal Oxide Semiconductor,金屬氧 化物半導體)結構。也就是說，半導體裝置130是沿著肖特基勢壘面而設有多個MOS結構的TMBS(Trench Mos Barrir Shottky，溝槽式MOS勢壘肖特基)。半導體裝置130中，在第2半導體區(qū)域20的第3絕緣膜83 —側(cè)，還可以設置第2導電型的第4半導體區(qū)域27。如圖5 (b)所示，從Z軸方向觀察半導體裝置130時，第4部分55及第3絕緣膜83從第3部分51和第2半導體區(qū)域20的界面(肖特基勢壘面)開始沿著X軸方向延伸存在。對所述半導體裝置130施加逆向電壓時，擴展至第3絕緣膜83和第2半導體區(qū)域20的界面的耗盡層彼此由于低電壓而夾斷。由此，能抑制肖特基勢壘面的電場上升、能夠抑制IR，同時能提聞耐壓。半導體裝置130中，可以使第2半導體區(qū)域20的比阻抗低于半導體裝置120。由此，半導體裝置130與半導體裝置120相比，可以使第2半導體區(qū)域20的比阻抗降低，能進一步減少VF。還有，通過第2半導體區(qū)域20的比阻抗的減小，會由于肖特基勢壘面的肖特基降低效果而減小，因此第3部分51宜使用較大的材料(例如= 0. 67伏特(V)的 Mo)。(第4實施方式)圖6是例示第4實施方式的半導體裝置構成的示意圖。圖6(a)是示意性表示半導體裝置的一部分的立體圖，圖6(b)是半導體裝置的一部分的平面圖。如圖6所示，第4實施方式的半導體裝置140中，除了具有第3實施方式的半導體裝置130的構成以外，在第2半導體區(qū)域20的第I濃度區(qū)域21和第3部分51之間，還包含濃度調(diào)整區(qū)域25。濃度調(diào)整區(qū)域25列舉了 雜質(zhì)濃度低于第I濃度區(qū)域21的第2濃度區(qū)域22的情況、以及雜質(zhì)濃度高于第I濃度區(qū)域21的第3濃度區(qū)域23的情況。在設有第2濃度區(qū)域22作為濃度調(diào)整區(qū)域25的情況下，由于肖特基勢壘面附近的高阻抗化，從而可以減小肖特基降低效果。由此，和未設置第2濃度區(qū)域22的情況相比，耗盡層會由于更低的電壓而夾斷，從而能實現(xiàn)肖特基勢壘面的電場緩和。因此，即便使用V等較低的材料作為第I部分51的材料，也能夠減少IR。而且，在設有第3濃度區(qū)域23作為濃度調(diào)整區(qū)域25的情況下，由于肖特基勢壘面附近的低阻抗化，從而可以減少VF。這里，在使用第3濃度區(qū)域23的情況下，和使用第2濃度區(qū)域22的情況相比，由于肖特基降低效果而減小。然而，通過使用較大的材料(例如= 0. 67V的Mo)作為第I部分51的材料，可以抑制IR。(第5實施方式)圖7及圖8是例示第5實施方式的半導體裝置構成的示意性平面圖。任意一圖均例示的是從Z軸方向觀察半導體裝置的一部分的狀態(tài)。圖7(a)中例示的是第5實施方式(例I)的半導體裝置151。圖7 (b)例示的是第5實施方式(例2)的半導體裝置152。圖8例示的是第5實施方式(例3)的半導體裝置153。

圖7 (a)表不的第5實施方式(例I)的半導體裝置151中，設于第3部分51和第2部分12之間的第3半導體區(qū)域30被設置成與第3部分51分尚。這樣，當?shù)?半導體區(qū)域30被設置成與第3部分51分離時，和第3半導體區(qū)域30與第3部分51相接的情況相比，第3部分51和第2半導體區(qū)域20的界面(肖特基勢壘面)的面積增加。由此，可以減少VF。圖7(b)表示的第5實施方式(例2)的半導體裝置152中，設于第3部分51和第2部分12之間的第4部分55及第3絕緣膜83被設置成與第3部分51分離。這樣，當?shù)?部分55及第3絕緣膜83被設置成與第3部分51分離時，和第4部分55及第3絕緣膜83與第3部分51相接的情況相比，第3部分51和第2半導體區(qū)域20的界面(肖特基勢壘面)的面積增加。由此，可以減少VF。而且，例如在形成了第4部分55及第3絕緣膜83之后，執(zhí)行設置用以形成第3部分51的溝槽(trench)的制造步驟的情況下，只要執(zhí)行僅于第2半導體區(qū)域20形成溝槽的蝕刻便可。由此，能夠簡化蝕刻條件，容易地形成溝槽。而且，圖8表示的第5實施方式(例3)的半導體裝置153中，從第3部分51開始沿著X軸方向延伸存在的第4部分55及第3絕緣膜83 —直到達和第3部分51對置的第2部分12。通過這種結構，可以沿著X軸方向一并形成第4部分55及第3絕緣膜83。也就是說，為了形成所述第4部分55及第3絕緣膜83，首先形成沿著X軸方向貫穿第2半導體區(qū)域20及多個第2部分12的溝槽。之后，在該溝槽的內(nèi)壁面上形成第3絕緣膜83。接著，向溝槽內(nèi)嵌埋第4部分55的材料。在這種半導體裝置153中，當施加了正向電壓時，會在第2半導體區(qū)域20的第3絕緣膜83 —側(cè)形成電子蓄積層，可以使電流在低阻抗下從第3部分51流至第2部分12。因此，能夠減少VF。而且，作為第3絕緣膜83沿著Y軸方向的寬度，使和第2部分12重疊的部分附近的區(qū)域83a的寬度寬于其他區(qū)域的寬度。也就是說，通過熱氧化形成第3絕緣膜83時，和第2部分12相接的部分由于第2部分12的雜質(zhì)濃度高而更多地被氧化。該部分變成區(qū)域83a，且寬度比其他區(qū)域形成地寬。這樣，區(qū)域83a的氧化膜的膜厚較厚，所以能夠在容易產(chǎn)生電場集中的第2部分12附近負擔電場，提高耐壓。(第6實施方式)第6實施方式是關于半導體裝置的制造方法的實施方式。首先，說明半導體裝置110的制造方法的一個例子。
圖9 圖10是說明半導體裝置的制造方法的示意性立體圖。首先，如圖9(a)所示，在作為第I半導體區(qū)域10的第I部分11的第I主表面IOa上，例如通過外延生長形成第2半導體區(qū)域20。第I部分11為例如n+型硅基板。第2半導體區(qū)域20為例如n型硅的外延層。接著，在第2半導體區(qū)域20上形成第I絕緣膜81，且部分形成開口。第I絕緣膜81使用例如經(jīng)熱氧化后的Si02。接著，如圖9(b)所示，以設有開口的第I絕緣膜81作為掩膜(mask)，對第2半導 體區(qū)域20及第I部分11進行蝕刻。蝕刻使用例如RIE (Reactivelon Etching,反應離子蝕刻)。由此，以從第2半導體區(qū)域20直至第I部分11中途為止的深度形成溝槽Tl。而且，溝槽Tl形成為沿著Y軸方向延伸存在。然后，如圖9(c)所示，向溝槽Tl內(nèi)嵌埋第2部分材料12A。第2部分材料12A使用例如高雜質(zhì)濃度的多晶硅。第2部分材料12A形成至第I絕緣膜81上。接著，去除第2部分材料12A的一部分。這里，去除第2部分材料12A中的第I絕緣膜81上的部分，直到第I絕緣膜81及溝槽Tl的開口部露出為止。第2部分材料12A是通過例如CMP(Chemical Mechanical Polishing,化學機械研磨)而被去除。如圖9(d)所示，第I絕緣膜81及嵌埋到溝槽Tl內(nèi)的第2部分材料12A的露出面被平坦化。所述嵌埋到溝槽Tl內(nèi)的第2部分材料12A變成第2部分12。第2部分12為例如n+型半導體支柱。接下來，如圖10(a)所示，在第I絕緣膜81上形成第2絕緣膜82，在第I絕緣膜81及第2絕緣膜82的一部分上設置開口。開口在X軸方向上被設于2個第2部分12之間的位置處。第2絕緣膜82使用例如經(jīng)CVD (Chemical Vapor D印osition，化學氣相沉積)后的 SiO2。然后，如圖10(b)所示，以設有開口的第I絕緣膜81及第2絕緣膜82為掩膜，對第2半導體區(qū)域20進行蝕刻。蝕刻使用例如RIE。由此，在第2半導體區(qū)域20內(nèi)形成溝槽T2。溝槽T2以從第2半導體區(qū)域20的上側(cè)直至中途為止的深度形成。而且，溝槽T2形成為沿著Y軸方向延伸存在。在形成溝槽T2之后，在溝槽T2底部附近的第2半導體區(qū)域20內(nèi)形成電場緩和區(qū)域70。例如,將B (硼)傾斜地朝溝槽T2底部離子注入(ion implantation)而熱擴散。由此，形成電場緩和區(qū)域70。電場緩和區(qū)域70是第2導電型的半導體區(qū)域或者雜質(zhì)濃度比第2半導體區(qū)域20低的第I導電型的半導體區(qū)域。接著，如圖10(c)所示，向溝槽T2內(nèi)嵌埋第3部分材料51A。第3部分材料51A為例如W單層、W-Al層疊膜、使用Mo、Pt、TiW、V、Ti等代替上述層疊膜的W而成的層疊膜。而且，用作第3部分材料51A的層疊膜也可以是與硅的合金即硅化物層。嵌埋到溝槽T2內(nèi)的第3部分材料51A成為通過燒結處理而與第2半導體區(qū)域20實現(xiàn)肖特基結的第3部分51。第3部分材料51A形成至第2絕緣膜82上。該部分成為中間電極52。之后，在中間電極52上形成上部電極53。上部電極53使用例如Al。通過第3部分51、中間電極52及上部電極53而形成第I電極50。而且，在第I部分11下側(cè)形成第2電極60。第2電極60為例如Ti-Ni-Au層疊膜、Ti-Al-Cu-Ni-Au 層疊膜、及 V-Al-Cu-Ni-Au 層疊膜。由此，完成半導體裝置110。
在這種制造方法中，可以通過設定相鄰溝槽Tl在X軸方向上的間隔、第2半導體區(qū)域20的比阻抗，而容易地控制耐壓。而且，可以通過控制嵌埋第3部分51的溝槽T2的深度，而容易地獲得所需特性。接著，說明半導體裝置110的其他制造方法。圖11 圖12是說明半導體裝置的其他制造方法的示意性立體圖。首先，如圖11(a)所示，在作為第I半導體區(qū)域10的第I部分11的第I主表面IOa上，形成第I絕緣膜81。第I絕緣膜81使用例如經(jīng)熱氧化后的Si02。然后,在第I絕緣膜81的一部分上形成開口。從Z軸方向觀察，殘留第I絕緣膜81的位置是后續(xù)步驟中形成第2部分12的位置。接下來，如圖11 (b)所示，以殘留的第I絕緣膜81為掩膜而對第I部分11進行蝕亥IJ。通過所述蝕刻而被去除的部分被稱為寬溝槽WT。另一方面，被第I絕緣膜81遮住的部分成為從第I部分11開始沿著Z軸方向延伸存在的第2部分12。 然后，如圖11(c)所示，在第I部分11上例如通過外延生長而形成第2半導體材料20A。第2半導體材料20A為例如n型硅。第2半導體材料20A被嵌埋至第I部分11上的多個第2部分12之間、即寬溝槽WT內(nèi)。嵌埋到寬溝槽WT內(nèi)的第2半導體材料20A成為第2半導體區(qū)域20。接著，去除第2半導體材料20A的一部分。這里，進行去除直到第2半導體材料20A中的第I絕緣膜81的上部露出為止。第2半導體材料20A通過例如CMP而被去除。如圖11 (d)所示，第I絕緣膜81及第2半導體區(qū)域20的露出面被平坦化。接下來，如圖12(a)所示，在平坦化后的第I絕緣膜81及第2半導體區(qū)域20上形成第2絕緣膜82，在第2絕緣膜82的一部分上設置開口。開口在X軸方向上設置于2個第2部分12之間的位置處。第2絕緣膜82使用例如經(jīng)CVD后的Si02。然后，如圖12(b)所示，以設有開口的第2絕緣膜82為掩膜，對第2半導體區(qū)域20進行蝕刻。蝕刻使用例如RIE。由此，在第2半導體區(qū)域20內(nèi)形成溝槽T3。溝槽T3以從第2半導體區(qū)域20的上側(cè)直至中途為止的深度形成。而且，溝槽T3形成為沿著Y軸方向延伸存在。形成溝槽T3之后，在溝槽T3底部附近的第2半導體區(qū)域20內(nèi)形成電場緩和區(qū)域70。例如，將B傾斜地朝溝槽T3底部離子注入而熱擴散。由此，形成電場緩和區(qū)域70。電場緩和區(qū)域70是第2導電型的半導體區(qū)域或者雜質(zhì)濃度低于第2半導體區(qū)域20的第I導電型的半導體區(qū)域。接著，如圖12(c)所示，向溝槽T3內(nèi)嵌埋第3部分材料51A。第3部分材料51A為例如W單層、W-Al層疊膜、使用Mo、Pt、TiW、V、Ti等代替上述層疊膜的W而成的層疊膜。而且，用作第3部分材料51A的層疊膜也可以是與硅的合金即硅化物層。嵌埋到溝槽T3內(nèi)的第3部分材料51A成為通過燒結處理而與第2半導體區(qū)域20實現(xiàn)肖特基結的第3部分51。第3部分材料51A形成至第2絕緣膜82上。該部分成為中間電極52。之后，在中間電極52上形成上部電極53。上部電極53使用例如Al。通過第3部分51、中間電極52及上部電極53而形成第I電極50。而且，在第I部分11下側(cè)形成第2電極60。第2電極60為例如Ti-Ni-Au層疊膜、Ti-Al-Cu-Ni-Au 層疊膜、及 V-Al-Cu-Ni-Au 層疊膜。由此，完成半導體裝置110。在這種制造方法中，通過設定寬溝槽WT在X軸方向上的寬度、第2半導體區(qū)域20的比阻抗，可以容易地控制耐壓。而且，可以通過控制寬溝槽WT的深度、和嵌埋第3部分51的溝槽T3的深度，而容易地獲得所需特性。接下來，說明半導體裝置120的制造方法的一個例子。圖13是說明半導體裝置的制造方法的示意性立體圖。首先，如圖13(a)所示，在第I部分11上形成第2部分12及第2半導體區(qū)域20。該制造方法和圖9(a) ⑷中例示的制造方法相同。還有，也可以使用圖11(a) (d) 中例示的制造方法。接下來，如圖13(b)所示，在第2半導體區(qū)域20內(nèi)形成多個溝槽T4。溝槽T4的深度方向為Z軸方向。溝槽T4沿著X軸方向延伸存在。由此，溝槽T4的開口成為細長的形狀。而且，溝槽T4沿著Y軸方向而以既定間隔設置著多個。溝槽T4通過例如對第2半導體區(qū)域20執(zhí)行的RIE而形成。接下來，如圖13(c)所示，向溝槽T4內(nèi)嵌埋第2導電型的第3半導體材料30A，而在溝槽T4內(nèi)形成第3半導體區(qū)域30。第3半導體區(qū)域30為例如p型半導體支柱。接著，如圖13(d)所示，在第3半導體區(qū)域30及第2半導體區(qū)域20內(nèi)形成溝槽T5。溝槽T5形成地比第3半導體區(qū)域30在Z軸方向上的深度淺。而且，溝槽T5形成為以跨越多個第3半導體區(qū)域30的方式，沿著Y軸方向延伸存在。溝槽T5形成于第2半導體區(qū)域20及第3半導體區(qū)域30內(nèi)。形成溝槽T5之后，在溝槽T5底部附近形成電場緩和區(qū)域70。接著，向溝槽T5內(nèi)嵌埋第3部分51。之后，形成未圖示的上部電極53及第2電極60。由此，完成半導體裝置120。接下來，說明半導體裝置130的制造方法的一個例子。圖14是說明半導體裝置的制造方法的示意性立體圖。首先，如圖14(a)所示，在第I部分11上形成第2部分12及第2半導體區(qū)域20。該制造方法和圖9(a) ⑷中例示的制造方法相同。還有，也可以使用圖11(a) ⑷中例示的制造方法。接著，如圖14(b)所示，在第2半導體區(qū)域20內(nèi)形成多個溝槽T4。溝槽T4的深度方向為Z軸方向。溝槽T4沿著X軸方向延伸存在。由此，溝槽T4的開口成為細長的形狀。而且，溝槽T4沿著Y軸方向以既定間隔設置著多個。溝槽T4通過例如對第2半導體區(qū)域20執(zhí)行的RIE而形成。然后，如圖14(c)所示，在溝槽T4內(nèi)壁形成第3絕緣膜83。第3絕緣膜83使用SiO2或例如BSG(Boron Silicate Glass，硼硅玻璃)。還有，形成BSG作為第3絕緣膜83后，還可以通過熱擴散而使P+層朝作為第2半導體區(qū)域20的例如Si側(cè)減薄地擴散。由此，在第2半導體區(qū)域20的第3絕緣膜83 —側(cè)設置第2導電型的第4半導體區(qū)域27。之后，向溝槽T4內(nèi)部嵌埋變成第4部分55的導電材料。然后，如圖14(d)所示，在第4部分、第3絕緣膜83及第2半導體區(qū)域20內(nèi)形成溝槽T5。溝槽T5形成為比第4部分55在Z軸方向上的深度淺。而且，溝槽T5形成為以跨越多個第4部分及第3絕緣膜83的方式，沿著Y軸方向延伸存在。溝槽T5形成于第2半導體區(qū)域20、第3絕緣膜83及第4部分55內(nèi)。形成溝槽T5之后，在溝槽T5底部附近形成電場緩和區(qū)域70。接著，向溝槽T5內(nèi)嵌埋第3部分51。然后，形成未圖示的上部電極53及第2電極60。由此，完成半導體裝置130。在平面型MPS中，相當于第3半導體區(qū)域30的p型層延伸存在的方向為Z軸方向，相對于此，半導體裝置130中，第3半導體區(qū)域30延伸存在的方向為X軸方向。因此，在形成第3半導體區(qū)域30時，沿著X-Y平面的形狀的自由度高。所以，作為從Z軸方向觀察的第3半導體區(qū)域30的形狀，可以容易地制造成復雜形狀，例如將靠近肖特基勢壘面一側(cè)的寬度設定成寬于或窄于較遠一側(cè)的寬度等。而且，第3半導體區(qū)域30的濃度也可以自由設定。也就是說，也可以通過層疊濃度不同的多個薄外延層，而使第3半導體區(qū)域30具有雜質(zhì)的濃度梯度。而且，在第3絕緣膜83使用BSG的情況下，可以在和BSG相接的第2半導體區(qū)域 20內(nèi)形成基于B的固相擴散的P+層，并向其內(nèi)部填充第3部分51。在和第3絕緣膜83相接的第2半導體區(qū)域20的較寬區(qū)域內(nèi)能夠形成P+層(第4半導體區(qū)域27)，由此施加逆向電壓時的耗盡層可以良好伸展，可以減少IR。還有，為了最大限度實現(xiàn)IR減少效果，需要在和第3絕緣膜83相接的第2半導體區(qū)域20的較寬區(qū)域內(nèi)形成P+層，但通過使用BSG則可以容易地形成P+層。而且，在使用SiO2作為第3絕緣膜83的情況下，可以在形成溝槽T5之后，在和SiO2相接的第2半導體區(qū)域20內(nèi)，通過p型雜質(zhì)的氣相擴散形成P+層(第4半導體區(qū)域27)，或者還可以通過將B等傾斜地朝溝槽T4側(cè)壁離子注入而形成P+層(第4半導體區(qū)域27)。接下來，說明半導體裝置140的其他制造方法。圖15 圖16是說明半導體裝置的制造方法的示意性立體圖。首先，如圖15(a)所示，在第I部分11上形成沿著Z軸方向延伸存在的第2部分12。該制造方法和圖11(a) (b)中例示的制造方法相同。接著，如圖15(b)所示，在第I部分11上例如通過外延生長而形成第2半導體材料20A。第2半導體材料20A為例如n型硅。第2半導體材料20A嵌埋于第I部分11上的多個第2部分12之間。嵌埋于多個第2部分12之間的第2半導體材料20A成為第2半導體區(qū)域20。然后，在第2半導體區(qū)域20內(nèi)形成溝槽T6，向溝槽T6內(nèi)嵌埋濃度調(diào)整材料25A。濃度調(diào)整材料25A是成為雜質(zhì)濃度低于第I濃度區(qū)域21的第2濃度區(qū)域22的材料。而且，濃度調(diào)整材料25A還可以是成為雜質(zhì)濃度高于第I濃度區(qū)域21的第3濃度區(qū)域23的材料。接著，去除濃度調(diào)整材料25A的一部分。這里，進行去除直到濃度調(diào)整材料25A中的第I絕緣膜81、第2半導體區(qū)域20及溝槽T6內(nèi)的濃度調(diào)整材料25A的上部露出為止。濃度調(diào)整材料25A通過例如CMP被去除。如圖15(c)所示，第I絕緣膜81、第2半導體區(qū)域20及濃度調(diào)整材料25A的露出面被平坦化。然后，如圖16(a)所示，在第2半導體區(qū)域20及濃度調(diào)整材料25A內(nèi)形成多個溝槽17。溝槽T7的深度方向為Z軸方向。溝槽T7的深度比濃度調(diào)整材料25A的深度略淺。而且，溝槽17沿著X軸方向而延伸存在。由此，溝槽17的開口成為細長的形狀。而且，溝槽17沿著Y軸方向而以既定間隔設置著多個。溝槽T7通過例如對第2半導體區(qū)域20進行的RIE而形成。接下來，如圖16(b)所示，在溝槽17內(nèi)壁形成第3絕緣膜83。第3絕緣膜83使用例如SiO2或BSG。還有，在形成BSG作為第3絕緣膜83之后，也可以通過熱擴散使B朝作為第2半導體區(qū)域20的例如Si側(cè)減薄地擴散而形成P+層。由此，在第2半導體區(qū)域20的第3絕緣膜83 —側(cè)，設置第2導電型的第4半導體區(qū)域27。之后，向溝槽T7內(nèi)部嵌埋成為第4部分55的材料。接著，如圖16(c)所示，在第4部分55、第3絕緣膜83及第2半導體區(qū)域20內(nèi)形成溝槽T8。溝槽T8形成為比第4部分55在Z軸方向上的深度淺。而且，溝槽T8以跨越多個第4部分55及第3絕緣膜83的方式，形成為沿著Y軸方向延伸存在。形成溝槽T8之后，在溝槽T8底部附近形成電場緩和區(qū)域70。然后，向溝槽T8內(nèi)嵌埋第3部分51。若形成第3部分51，則多個第4部分55及第3絕緣膜83之間會形成濃度調(diào)整區(qū)域25。

然后，形成未圖示的上部電極53及第2電極60。由此，完成半導體裝置140。半導體裝置140中，第4部分55延伸存在的方向為X軸方向。因此，在形成第4部分55時，沿著X-Y平面的形狀自由度高。所以，作為從Z軸方向觀察的第4部分55的形狀，可以容易地制造復雜形狀，例如將接近肖特基勢壘面一側(cè)的寬度設定為寬于或窄于較遠一側(cè)的寬度等。還有，作為沿著肖特基勢壘面而形成濃度調(diào)整區(qū)域25的方法，除了所述圖15 圖16表示的方法以外，還可以通過例如在形成圖10(b)表示的溝槽T2之后，將B等傾斜地朝溝槽T2的側(cè)壁進行離子注入使B等熱擴散而形成。同樣地，還可以在形成圖12(b)表示的溝槽T3、圖13(d)及圖14(d)表示的溝槽T5之后，將B等傾斜地離子注入使B等熱擴散，從而形成濃度調(diào)整區(qū)域25。由此，能夠以所需厚度及所需雜質(zhì)濃度容易地制造濃度調(diào)整區(qū)域25。圖52(a) 圖53(c)是說明基于旋轉(zhuǎn)的注入離子的示意圖。本例是通過旋轉(zhuǎn)注入離子而形成濃度調(diào)整區(qū)域25及電場緩和區(qū)域70 (70a)的制造方法。圖52(a)中表示對形成著溝槽T8的狀態(tài)進行例示的示意性立體圖。在通過旋轉(zhuǎn)注入離子的情況下，并不形成圖15(c)表示的濃度調(diào)整材料25A，而是形成圖16(a) (b)表示的溝槽17，且形成第4部分55及第3絕緣膜83。之后，如圖52 (a)所示形成溝槽T8。接下來，如圖52(b)所示，將B等的離子BM—邊朝溝槽T8傾斜地旋轉(zhuǎn)一邊注入。通過旋轉(zhuǎn)注入離子時，既可以使離子束旋轉(zhuǎn)，也可以使注入了離子BM的結構體旋轉(zhuǎn)。圖53(a)是從溝槽T8的開口側(cè)觀察時的示意性平面圖。離子BM以既定角度從離子注入裝置傾斜地入射至溝槽T8。離子注入裝置中要設定使離子BM到達溝槽T8底部為止的條件。在這種狀態(tài)下，使離子BM相對溝槽T8的入射方向旋轉(zhuǎn)。這里，為了便于說明，將溝槽T8的伸展方向(Y軸方向)的一側(cè)設為0點方向、另一側(cè)設為6點方向。將從0點方向向右每旋轉(zhuǎn)了 30度的方向分別設為I點、2點、3點、…、10點、11點方向。所謂離子BM的入射方向，是指如圖53(a)所示那樣，從溝槽T8的開口側(cè)觀察時投影在平面上的方向。
使離子BM的入射方向旋轉(zhuǎn)了 360度的情況下，當從沿著溝槽T8的伸展方向的0點及6點方向入射時，離子BM會到達溝槽T8底部。另一方面，當從與溝槽T8的伸展方向正交的3點及9點方向入射時，離子BM會到達溝槽T8側(cè)壁。圖53(b)是例示從3點及9點方向入射離子的狀態(tài)的示意性截面圖。圖53(c)是例示從0點及6點方向入射離子的狀態(tài)的示意性截面圖。如圖53(b)所示，從3點方向入射的離子BM3以及從9點方向入射的離子BM9多數(shù)被注入至溝槽T8側(cè)壁。如圖53(c)所示，從0點方向入射的離子BMO以及從6點方向入射的離子BM6多數(shù)被注入到溝槽T8底部。使離子BM的入射方向旋轉(zhuǎn)了 360度的情況下，越接近沿著溝槽T8的伸展方向的0點及6點，則離子BM到達距開口越深的位置，越接近沿著與溝槽T8的伸展方向正交的方向的3點及9點，離子BM到達距開口越淺的位置。 例如，若離子BM從3點及9點方向入射，則會注入至溝槽T8側(cè)壁。若離子BM從2點、4點、8點及10點方向入射，則會注入至溝槽T8的側(cè)壁及底部。若離子BM從I點、5點、7點及11點方向入射，則會注入至溝槽T8的側(cè)壁及底部。若離子BM從0點及6點方向入射，則會注入至溝槽T8底部。通過離子BM注入至溝槽T8側(cè)壁，而形成濃度調(diào)整區(qū)域25。而且，通過離子BM注入至溝槽T8的底部，而形成電場緩和區(qū)域70 (70a)。也就是說，通過使離子BM的入射方向旋轉(zhuǎn)，可以在同一步驟中形成濃度調(diào)整區(qū)域25和電場緩和區(qū)域70(70a)。這里，溝槽T8側(cè)壁的離子注入量少于底部的離子注入量。對于側(cè)壁而言，以小角度對側(cè)壁的面進行離子注入，所以離子BM會因角度而產(chǎn)生彈性反射。由此，離子注入量變低。相對于此，溝槽T8底部的離子注入量多于側(cè)壁的離子注入量。對于底部而言，以大角度對底部的面進行離子注入，所以離子注入量變多。若使離子BM旋轉(zhuǎn)而注入，則溝槽T8底部的注入量相對側(cè)壁的注入量自動變多。通過以足夠濃度向溝槽T8底部注入離子BM，可以充分地確保電場緩和區(qū)域70 (70a)的大小。還有，上述內(nèi)容中說明的是使離子BM的入射方向旋轉(zhuǎn)360度的例子，但也可以向多個方向(例如0點、3點、6點、9點)分別注入離子BM。(第7實施方式)圖17是例示第7實施方式的半導體裝置的構成的示意性立體圖。如圖17所示，在第7實施方式的半導體裝置170中，第2半導體區(qū)域20內(nèi)包含第4濃度區(qū)域24。第4濃度區(qū)域24設于第I濃度區(qū)域21和第3部分51之間。第4濃度區(qū)域24和第3部分51相接，沿著Z軸方向而從第I絕緣膜81延伸存在至第3部分51的端部51a附近為止。第4濃度區(qū)域24的雜質(zhì)濃度低于第I濃度區(qū)域21的雜質(zhì)濃度。第4濃度區(qū)域24的比阻抗高于第I濃度區(qū)域21的比阻抗。在第I濃度區(qū)域21內(nèi)的第5部分51的端部51a下側(cè)、以及第4濃度區(qū)域24的端部24a下側(cè)，設置著電場緩和區(qū)域70。而且，在第I濃度區(qū)域21內(nèi)的第4濃度區(qū)域24的第I絕緣膜81 —側(cè)，設置著第2導電型的半導體區(qū)域72。在半導體裝置170中，通過設置第4濃度區(qū)域24，可以抑制第3部分51的表面電場，減少IR。(第7實施方式的其他例子)圖18 圖19是例示第7實施方式的其他例子的半導體裝置構成的示意性立體圖。如圖18所示，在第7實施方式的其他例子的半導體裝置171中，設置著比圖17中表示的半導體裝置170的電場緩和區(qū)域70大的電場緩和區(qū)域70a。電場緩和區(qū)域70a是第2導電型的半導體區(qū)域、或比阻抗高于第2半導體區(qū)域20 的第I導電型的半導體區(qū)域。第I濃度區(qū)域21內(nèi)的電場緩和區(qū)域70a設置在第3部分51的端部51a下側(cè)、第4濃度區(qū)域24的端部24a下側(cè)以及端部24a的側(cè)面?zhèn)鹊囊徊糠稚稀ｋ妶鼍徍蛥^(qū)域70a以包圍第3部分51的端部51a及第4濃度區(qū)域24的端部24a周圍的方式設置。而且，電場緩和區(qū)域70a設置于比圖17表示的電場緩和區(qū)域70更寬的范圍內(nèi)。例如，電場緩和區(qū)域70a沿著X軸而從端部51a及端部24a擴展到第2部分12附近為止。另外，電場緩和區(qū)域70a沿著Z軸而從端部51a及端部24a擴展到第I部分11附近為止。半導體裝置171中，通過設置電場緩和區(qū)域70a，可以緩和第3部分51的端部51a處的電場，實現(xiàn)高耐壓化。如圖19所示，第7實施方式的其他例子的半導體裝置172中，設置了比之前已說明的半導體裝置171的電場緩和區(qū)域70a大的電場緩和區(qū)域70b。電場緩和區(qū)域70b是第2導電型的半導體區(qū)域、或者比阻抗高于第2半導體區(qū)域20的第I導電型的半導體區(qū)域。電場緩和區(qū)域70b沿著X軸而從端部51a及端部24a擴展至第2部分12為止。另夕卜，電場緩和區(qū)域70b沿著Z軸而從端部51a及端部24a擴展至第I部分11為止。在電場緩和區(qū)域70b為第I導電型的的情況下，電場緩和區(qū)域70b和第2部分12之間、以及電場緩和區(qū)域70b和第I部分11之間的雜質(zhì)濃度分布，從電場緩和區(qū)域70b的雜質(zhì)濃度開始連續(xù)變化至第I部分11及第2部分12各自的雜質(zhì)濃度為止。半導體裝置172中，通過設置電場緩和區(qū)域70b，和設置電場緩和區(qū)域70a的情況相比，可以進一步緩和第3部分51的端部51a處的電場，能提供高耐壓的半導體裝置172。(第8實施方式)圖20是例示第8實施方式的半導體裝置構成的示意性立體圖。圖20中省略了第I絕緣膜81、第2絕緣膜82、中間電極52及上部電極53。如圖20所示，第8實施方式的半導體裝置180包含圖4表示的半導體裝置120的構成。半導體裝置180中，在第2半導體區(qū)域20內(nèi)包含濃度調(diào)整區(qū)域26。濃度調(diào)整區(qū)域26設于第2半導體區(qū)域20的第I濃度區(qū)域21和第3部分51之間。濃度調(diào)整區(qū)域26列舉了雜質(zhì)濃度低于第I濃度區(qū)域21的第5濃度區(qū)域26A的情況、和雜質(zhì)濃度高于第I濃度區(qū)域21的第6濃度區(qū)域26B的情況。
在設置第5濃度區(qū)域26A作為濃度調(diào)整區(qū)域26的情況下，由于肖特基勢壘面附近的高阻抗化，可以減少肖特基降低效果。由此，和未設置濃度調(diào)整區(qū)域26的情況相比，耗盡層會因更低電壓夾斷，可以緩和肖特基勢壘面的電場。因此，作為第I部分51的材料即便使用V等0 B較低的材料，也能夠減少IR。而且，在設置第6濃度區(qū)域26B作為濃度調(diào)整區(qū)域26的情況下，由于肖特基勢壘面附近的低阻抗化，可以減少VF。這里，在使用第6濃度區(qū)域26B的情況下，和使用第5濃度區(qū)域26A的情況相比，由于肖特基降低效果而降低。然而，可以通過使用較大的材料(例如(^B = O. 67V的Mo)作為第I部分51的材料，來抑制IR。(第8實施方式的其他例子)圖21是例示第8實施方式的其他例子的半導體裝置構成的示意性立體圖。圖21中，省略了第I絕緣膜81、第2絕緣膜82、中間電極52及上部電極53。 如圖21所示，第8實施方式的其他例子的半導體裝置181中，設置了比圖20表示的半導體裝置180的電場緩和區(qū)域70大的電場緩和區(qū)域70a。電場緩和區(qū)域70a是第2導電型的半導體區(qū)域、或者比阻抗高于第2半導體區(qū)域20的第I導電型的半導體區(qū)域。第I濃度區(qū)域21內(nèi)的電場緩和區(qū)域70a設于第3部分51的端部51a下側(cè)、第3半導體區(qū)域30的端部30a下側(cè)以及端部30a的側(cè)面?zhèn)鹊囊徊糠稚?。電場緩和區(qū)域70a以包圍第3部分51的端部51a及第3半導體區(qū)域30的端部30a周圍的方式設置。而且，電場緩和區(qū)域70a設置于比圖20表示的電場緩和區(qū)域70更寬的范圍內(nèi)。例如，電場緩和區(qū)域70a沿著X軸而從端部51a及端部30a擴展至第2部分12附近為止。另外，電場緩和區(qū)域70a沿著Z軸而從端部51a及端部30a擴展至第I部分11附近為止。半導體裝置181中，通過設置電場緩和區(qū)域70a，可以緩和第3部分51的端部51a處的電場，實現(xiàn)高耐壓化。在制造上述說明的半導體裝置170、171、172、180及181時，例如只要在形成圖10(b)表示的溝槽T2之后，或者形成圖12(b)表示的溝槽T3之后，通過離子注入等方法，將形成第4濃度區(qū)域24、電場緩和區(qū)域70a、70b、第5濃度區(qū)域26A及第6濃度區(qū)域26B的雜質(zhì)打入并使雜質(zhì)擴散便可。(第9實施方式)圖22是例示第9實施方式的半導體裝置構成的示意性立體圖。圖22中省略了第I絕緣膜81、第2絕緣膜82、中間電極52及上部電極53。如圖22所示，半導體裝置190包括多個第3部分51、以及設于多個第3部分51之間的第3半導體區(qū)域30。沿著Z軸觀察時，第3部分51沿著X軸延伸存在。而且，沿著Z軸觀察時，多個第3部分51沿著Y軸而分離設置。也就是說，沿著Z軸觀察時，第3部分51和第3半導體區(qū)域30沿著Y軸方向而交
替配置。半導體裝置190上還可以設置電場緩和區(qū)域70a。電場緩和區(qū)域70a設于第I濃度區(qū)域21內(nèi)的第3部分51的端部51a下側(cè)以及側(cè)面?zhèn)鹊囊徊可?。電場緩和區(qū)域70a以包圍第3部分51的端部51a周圍的方式設置。
半導體裝置190中，由于在多個第3部分51之間設置著第3半導體區(qū)域30，所以在施加逆向電壓時耗盡層形成為覆蓋第3部分51，IR降低。(第9實施方式的其他例子)圖23是例示第9實施方式的其他例子的半導體裝置構成的示意性立體圖。圖23中省略了第I絕緣膜81、第2絕緣膜82、中間電極52及上部電極53。如圖23所示，第9實施方式的其他例子的半導體裝置191中，在第2半導體區(qū)域20內(nèi)包含濃度調(diào)整區(qū)域27。濃度調(diào)整區(qū)域27設于第2半導體區(qū)域20和第3部分51的界面附近以及第2半導體區(qū)域20和第3半導體區(qū)域30的界面附近。

濃度調(diào)整區(qū)域27列舉了雜質(zhì)濃度低于第I濃度區(qū)域21的第7濃度區(qū)域27A的情況、以及雜質(zhì)濃度高于第I濃度區(qū)域21的第8濃度區(qū)域27B的情況。設置第7濃度區(qū)域27A時的效果和設置第5濃度區(qū)域26A時的效果相同。設置第8濃度區(qū)域27B時的效果和設置第6濃度區(qū)域26B時的效果相同。(第10實施方式)圖24是例示第10實施方式的半導體裝置構成的示意性立體圖。如圖24所示，第10實施方式的半導體裝置1100中，在第2半導體區(qū)域20內(nèi)包含第9濃度區(qū)域28。第9濃度區(qū)域28設于第I濃度區(qū)域21和第I部分11之間。第9濃度區(qū)域28的上表面28a設置在第3部分51的端部51a下表面的更上側(cè)。也就是說，第3部分51以沿著Z軸方向而從中間電極52到達第9濃度區(qū)域28中途為止的方式設置。而且，第2部分12的下側(cè)的一部分被第9濃度區(qū)域28包圍。第9濃度區(qū)域28的比阻抗高于第I濃度區(qū)域21的比阻抗。第9濃度區(qū)域28的雜質(zhì)濃度低于第I濃度區(qū)域21的雜質(zhì)濃度。在半導體裝置1100中，以包圍第9濃度區(qū)域28內(nèi)的第3部分51的端部51a周圍的方式設置著電場緩和區(qū)域70。還有，電場緩和區(qū)域70并不一定必須設置。第9濃度區(qū)域28是通過向第2半導體區(qū)域20的B (硼)擴散、或者向第I部分11上外延生長而形成。在使B (硼)向第2半導體區(qū)域20擴散而形成第9濃度區(qū)域28的情況下，第9濃度區(qū)域28的比阻抗變得高于第I濃度區(qū)域21的比阻抗。通過向第I部分11上外延生長而形成第9濃度區(qū)域28的情況下，第9濃度區(qū)域28的雜質(zhì)濃度變得低于第I濃度區(qū)域21的雜質(zhì)濃度。半導體裝置1100中，通過設置第9濃度區(qū)域28，可以緩和第3部分51的端部51a處的電場，實現(xiàn)高耐壓化。(第11實施方式)第11實施方式是關于半導體裝置的制造方法的實施方式。圖25(a) 圖27是說明第9實施方式的半導體裝置的制造方法的示意性立體圖。首先，如圖25(a)所示，在第I部分11上形成第I絕緣膜81，以該第I絕緣膜81為掩膜而對第I部分11進行蝕刻。通過該蝕刻而被去除的部分為寬溝槽WT。被第I絕緣膜81遮住的部分成為從第I部分11沿著Z軸方向延伸存在的第2部分12。
接下來，如圖25(b)所示，在第I部分11上例如通過外延生長而形成第2半導體材料20A。第2半導體材料20A為例如n型硅。第2半導體材料20A被嵌埋至第I部分11上的多個第2部分12之間。嵌埋至多個第2部分12之間的第2半導體材料20A成為第2半導體區(qū)域20。然后，在第2半導體區(qū)域20內(nèi)形成溝槽T6，并向溝槽T6內(nèi)嵌埋第3半導體材料30A。接著，去除第3半導體材料30A的一部分。這里，進行去除直到第3半導體材料30A中的第I絕緣膜81、第2半導體區(qū)域20及溝槽T6內(nèi)的第3半導體材料30A的上部露出為止。第3半導體材料30A通過例如CMP而被去除。如圖26(a)所示，第I絕緣膜81、第2半導體區(qū)域20及第3半導體材料30的露出面被平坦化。還有，在該CMP中還可以將第I絕緣膜81去除。實施方式中，表示了通過CMP而將第I絕緣膜81去除的例子。接著，如圖26(b)所示，在第2半導體區(qū)域20及第3半導體材料30A內(nèi)形成多個溝槽T9。溝槽T9的深度方向為Z軸方向。溝槽T9的深度比第3半導體材料30A的深度 深。而且，溝槽T9的從Z軸方向觀察時的開口成為沿著X軸方向延伸存在的細長形狀(例如長圓形或橢圓形)。而且，溝槽T9沿著Y軸方向而以既定間隔設置著多個。溝槽T9通過例如對第2半導體區(qū)域20及第3半導體材料30A進行的RIE而形成。通過形成溝槽T9，第3半導體材料30A被分割，而成為第3半導體區(qū)域30。形成溝槽T9之后，在溝槽T9底部附近的第2半導體區(qū)域20內(nèi)形成電場緩和區(qū)域70a。然后，如圖27所示，向溝槽T9內(nèi)嵌埋第3部分51的材料。之后，形成未圖示的上部電極53及第2電極60等。由此，完成半導體裝置190。圖28(a) (b)是說明第11實施方式的其他例子的示意性立體圖。如圖28 (a)所示，在第I部分11上形成第2部分12，向多個第2部分12之間嵌埋第2半導體材料20A，而在第2半導體材料20A內(nèi)形成溝槽T6，到此為止的步驟和圖25 (a) 圖25(b)中例示的方法相同。接下來，在形成溝槽T6之后，在溝槽T6底部附近的第2半導體區(qū)域20內(nèi)形成電場緩和區(qū)域70a。然后，如圖28(b)所示，向溝槽T6內(nèi)嵌埋第3半導體材料30A。向溝槽T6內(nèi)嵌埋第3半導體材料30A之后，和圖26 (b) 圖27所示的步驟同樣地，形成溝槽T9且向溝槽T9內(nèi)嵌埋第3部分51。由此，完成半導體裝置190。(第12實施方式)第12實施方式是關于半導體裝置的制造方法的實施方式。圖29(a) 圖32是說明第10實施方式的半導體裝置的制造方法的示意性立體圖。首先，如圖29(a)所示，在作為第I半導體區(qū)域10的第I部分11的第I主表面IOa上，例如通過外延生長而形成第2半導體區(qū)域20的第9濃度區(qū)域28。第9濃度區(qū)域28為例如n_型硅的外延層。而且，在第9濃度區(qū)域28上例如通過外延生長而形成第I濃度區(qū)域21。在第I濃度區(qū)域21上形成第I絕緣膜81，且部分形成開口。接著，如圖29(b)所示，以設有開口的第I絕緣膜81為掩膜，對第I濃度區(qū)域21、第9濃度區(qū)域28及第I部分11進行蝕刻(例如RIE)。由此，以從第I濃度區(qū)域21直到第I部分11中途的深度形成溝槽Tl。而且，溝槽Tl形成為沿著Y軸方向延伸存在。
接下來，如圖30 (a)所示，向溝槽Tl內(nèi)嵌埋第2部分材料12A。第2部分材料12A使用例如高雜質(zhì)濃度的多晶硅。第2部分材料12A形成至第I絕緣膜81上。然后，如圖30(b)所示，去除第2部分材料12A的一部分。這里，去除第2部分材料12A中的第I絕緣膜81上的部分，直到第I絕緣膜81及溝槽Tl的開口部露出為止。第2部分材料12A通過例如CMP而被去除。第I絕緣膜81及嵌埋至溝槽Tl內(nèi)的第2部分材料12A的露出面被平坦化。嵌埋至溝槽Tl內(nèi)的第2部分材料12A成為第2部分12。接著，如圖31 (a)所示，在第I絕緣膜81上形成第2絕緣膜82，并在第I絕緣膜81及第2絕緣膜82的一部分上設置開口。開口在X軸方向上設于2個第2部分12之間的位置。接著，如圖31 (b)所示，以設有開口的第I絕緣膜81及第2絕緣膜82為掩膜，對第I濃度區(qū)域21及第9濃度區(qū)域28進行蝕刻(例如RIE)。由此，形成溝槽T2。溝槽T2 以從第I濃度區(qū)域21上側(cè)直到第9濃度區(qū)域28中途為止的深度形成。而且，溝槽T2形成為沿著Y軸方向延伸存在。在形成溝槽T2之后，在溝槽T2底部附近的第9濃度區(qū)域28內(nèi)形成電場緩和區(qū)域70。接著，如圖32所示，向溝槽T2內(nèi)嵌埋第3部分材料51A。嵌埋至溝槽T2內(nèi)的第3部分材料51A成為通過燒結處理而與第2半導體區(qū)域20實現(xiàn)肖特基結的第3部分51。第3部分材料51A形成至第2絕緣膜82上。該部分成為中間電極52。之后，在中間電極52上形成上部電極53。通過第3部分51、中間電極52及上部電極53，而形成第I電極50。然后，在第I部分11下側(cè)形成第2電極60。由此，完成半導體裝置1100。(第12實施方式的其他例子)接下來，說明第12實施方式的其他例子。圖33 (a) 圖38是說明第10實施方式的半導體裝置的制造方法的其他例子的示意性立體圖。首先，如圖33(a)所示，在作為第I半導體區(qū)域10的第I部分11的第I主表面IOa上，形成第I絕緣膜81。然后，在第I絕緣膜81的一部分上形成開口。從Z軸方向觀察時，殘留第I絕緣膜81的位置在后續(xù)步驟中是形成第2部分12的位置。然后，如圖33(b)所示，以殘留的第I絕緣膜81為掩膜而對第I部分11進行蝕刻。通過該蝕刻而被去除的部分成為寬溝槽WT。另一方面，被第I絕緣膜81遮住的部分成為從第I部分11沿著Z軸方向延伸存在的第2部分12。接著，如圖34(a)所示，在第I部分11及第2部分12的表面上形成絕緣膜15。之后，如圖34(b)所示，去除第I部分11上的絕緣膜15。在第2部分12表面上保留絕緣膜15。然后，如圖35(a)所示，在第I部分11上通過外延生長而形成第9濃度區(qū)域28。第9濃度區(qū)域28在絕緣膜15上不生長。因此，第9濃度區(qū)域28在第I部分11上沿著Z軸方向而生長。第9濃度區(qū)域28形成至嵌埋第2部分12下側(cè)的一部分的高度。接著，如圖35(b)所示，去除在第9濃度區(qū)域28上側(cè)露出的絕緣膜15。由此，第2部分12在第9濃度區(qū)域28上側(cè)露出。
接下來，如圖36(a)所示，在第I部分11上例如通過外延生長而形成第I濃度區(qū)域材料21A。第I濃度區(qū)域材料21A為例如n型硅。由于已在之前處理中去除絕緣膜15，所以第I濃度區(qū)域材料21在第9濃度區(qū)域28上生長的同時還在第2部分12上生長。在第9濃度區(qū)域28上的多個第2部分12之間嵌埋的第I濃度區(qū)域材料21A成為第I濃度區(qū)域21。接著，去除第I濃度區(qū)域材料21A的一部分。這里，進行去除直到第I濃度區(qū)域材料21A中的第I絕緣膜81上部露出為止。第I濃度區(qū)域材料21A通過例如CMP而被去除。如圖36(b)所示，第I絕緣膜81及第I濃度區(qū)域21的露出面被平坦化。然后，如圖37(a)所示，在平坦化后的第I絕緣膜81及第I濃度區(qū)域21上形成第2絕緣膜82，并在第2絕緣膜82的一部分上設置開口。開口在X軸方向上設于2個第2部分12之間的位置。

接下來，如圖37 (b)所示，以設有開口的第2絕緣膜82為掩膜，對第I濃度區(qū)域21及第9濃度區(qū)域28進行蝕刻(例如RIE)。由此，形成溝槽T3。溝槽T3以從第I濃度區(qū)域21上側(cè)直到第9濃度區(qū)域28中途的深度形成。而且，溝槽T3形成為沿著Y軸方向而延伸存在。在形成溝槽T3之后，在溝槽T3底部附近的第9濃度區(qū)域28內(nèi)形成電場緩和區(qū)域70。接著，如圖38所示，向溝槽T2內(nèi)嵌埋第3部分材料51A。嵌入至溝槽T2內(nèi)的第3部分材料51A成為通過燒結處理而與第2半導體區(qū)域20實現(xiàn)肖特基結的第3部分51。第3部分材料51A形成至第2絕緣膜82上。該部分成為中間電極52。之后，在中間電極52上形成上部電極53。通過第3部分51、中間電極52及上部電極53，而形成第I電極50。然后，在第I部分11下側(cè)形成第2電極60。由此，完成半導體裝置1100。通過該制造方法而制造出的半導體裝置1100中，在第9濃度區(qū)域28和第2部分12之間設置著絕緣膜15。(第13實施方式)圖39是例示第13實施方式的半導體裝置構成的示意性平面圖。圖39中，省略了第I絕緣膜81、第2絕緣膜82、中間電極52及上部電極53。如圖39所示，和圖4表示的第2實施方式的半導體裝置120同樣地，第13實施方式的半導體裝置1130至少包括第2半導體區(qū)域20、第3半導體區(qū)域30、第2部分12和第3部分51。半導體裝置1130中，第2部分12的沿著Z軸觀察的外形形狀被設為波浪形狀(第2部分12W)。沿著X軸相鄰的2個第2部分12W的波浪形狀的周期相同，但相位相差180度。由此，2個第2部分12W的沿著X軸的間隔重復地變成最寬的間隔Wl和最窄的間隔W2。第3半導體區(qū)域30設于2個第2部分12W之間的間隔Wl的位置上。例如，第3半導體區(qū)域30的和第2部分12W對置的面的形狀，與第2部分12W的和第3半導體區(qū)域30對置的面的形狀相似。也就是說，第3半導體區(qū)域30的沿著Z軸觀察的外形形狀的一部分，和第2部分12W的沿著Z軸觀察的外形形狀相似。(第14實施方式)
第14實施方式是關于半導體裝置的制造方法的實施方式。圖40(a) 圖48(b)是說明第13實施方式的半導體裝置的制造方法的示意圖。在圖40(a) 圖48(b)的各圖中，(a)表示示意性平面圖，(b)表示(a)所示的A-A'線的示意性截面圖。首先，如圖40(a)及(b)所示，在作為第I半導體區(qū)域10的第I部分11的第I主表面IOa上，形成第I絕緣膜81。然后，將第I絕緣膜81圖案化為波浪形狀。圖案化后的第I絕緣膜81的沿著Z軸觀察的形狀，成為和第2部分12W(參照圖39)的沿著Z軸觀察的形狀相同的波浪形狀。接著，如圖41(a)及(b)所示，以殘留的第I絕緣膜81為掩膜，對第I部分11進行蝕刻。通過該蝕刻，被第I絕緣膜81遮住的部分成為從第I部分11沿著Z軸方向延伸存在的第2部分12W。第2部分12W的沿著Z軸觀察的形狀，成為和第I絕緣膜81的形狀 相同的波浪形狀。然后，如圖41(a)及(b)所示，進行第2半導體材料20A的外延生長。第2半導體材料20A在第I部分11的表面及第2部分12W的表面上生長。若晶體不斷生長，則相鄰2個第2部分12之間的窄間隔W2的部分被第2半導體材料20A嵌埋。相鄰2個第2部分12W之間的寬間隔Wl的部分也形成第2半導體材料20A，但使間隔Wl部分的一部分上殘留空間?？臻g成為孔Hl。由于設于相鄰2個第2部分12W之間的寬間隔Wl和窄間隔W2被重復設置，所以設于寬間隔Wl部分的孔Hl沿著Y軸而設置著多個。 間隔W2部分被第2半導體材料20A填埋之后，直到間隔Wl部分被第2半導體材料20A完全填埋為止，若調(diào)整晶體生長的時間等條件，則可以調(diào)整孔Hl的開口尺寸及深度。在形成第2半導體材料20A之后，在孔Hl底部附近的第2半導體材料20A內(nèi)形成電場緩和區(qū)域70。接著，如圖43 (a)及(b)所示，向孔Hl內(nèi)嵌埋第3半導體材料30A。第3半導體材料30A還形成在第2半導體區(qū)域20上側(cè)。然后，如圖44(a)及(b)所示，通過例如CMP而將形成于第2半導體區(qū)域20上側(cè)的第3半導體材料30A去除。露出面通過CPM而被平坦化。殘留于孔Hl內(nèi)的第3半導體材料30A成為第3半導體區(qū)域30。接下來，如圖45(a)及(b)所示，在平坦化后的露出面上形成第2絕緣膜82，并在第2絕緣膜82的一部分上設置開口 ST。開口 ST以沿著Y軸貫穿多個第3半導體區(qū)域30的方式而形成于2個第2部分12W之間。接著，如圖46(a)及(b)所示，通過第2絕緣膜82的開口 ST，而在第3半導體區(qū)域30及第2半導體區(qū)域20內(nèi)形成溝槽T5。溝槽T5形成地比第3半導體區(qū)域30在Z軸方向上的深度淺。而且，溝槽T5以沿著Y軸方向貫穿多個第3半導體區(qū)域30的方式形成。形成溝槽T5之后，視需要在溝槽T5底部附近形成電場緩和區(qū)域75。然后，如圖47(a)及(b)所示，向溝槽T5內(nèi)嵌埋第3部分材料51A。嵌埋至溝槽T5內(nèi)的第3部材材料51A成為第3部分51。第3部分材料51A形成至第2絕緣膜82上。該部分成為中間電極52。中間電極52的表面被平坦化。接著，如圖48(a)及(b)所示，在中間電極52上形成上部電極53。然后，在第I部分11下側(cè)形成第2電極60。由此，完成半導體裝置1130。
根據(jù)所述制造方法，在半導體裝置1130的制造步驟內(nèi)形成的溝槽只有溝槽T5。(第15實施方式)圖49是例示第13實施方式的半導體裝置構成的示意性平面圖。圖49中，省略了第I絕緣膜81、第2絕緣膜82、中間電極52及上部電極53。如圖49所示，第15實施方式的半導體裝置1150至少包括第2半導體區(qū)域20、第2部分12和第3部分51。半導體裝置1150中，第2部分12的沿著Z軸觀察的形狀被設為波浪形狀(第2部分12W)。第2部分12W和半導體裝置1130的第2部分12W相同。第3部分51設于2個第2部分12W之間的寬度Wl的位置上。第3部分51的沿著Z軸觀察的形狀為例如長圓形、橢圓形、圓形。例如，第3部分51的和第2部分12W對置的 面的形狀，與第2部分12W的和第3部分51對置的面的形狀相似。也就是說，第3部分51的沿著Z軸觀察的外形形狀的一部分，與第2部分12W的沿著Z軸觀察的外形形狀相似。在半導體裝置1150中，沿著Z軸觀察的第2部分12W的形狀為波浪形狀，所以與沿著Z軸觀察形狀時第2部分12為直線狀的半導體裝置相比，沿著Y軸的每相同長度下的第2部分12W和第2半導體區(qū)域20的界面面積增加。而且，半導體裝置1150中，和第2部分12W對置的第3部分51的面仿照了第2部分12W的波浪形狀，所以和包含直線狀的第2部分12及第3部分51的裝置相比，沿著Y軸的每相同長度下的電流路徑(形成于第3第2部分12W和第3部分51之間的電流路徑)增力口。由此，在半導體裝置1150中，VF減少。另一方面，在獲得與包含直線狀的第2部分12及第3部分51的裝置相同VF的情況下，半導體裝置1150中沿著Y軸的元件尺寸變小。(第16實施方式)第16實施方式是關于半導體裝置的制造方法的實施方式。圖50(a) 圖51(b)是說明第15實施方式的半導體裝置的制造方法的示意圖。在圖50(a) 圖51(b)的各圖中，(a)表示示意性平面圖，(b)表示(a)所示的A-A'線的示意性截面圖。首先，在第I部分11上形成波浪形狀第2部分12W，并在多個第2部分12W之間形成第2半導體區(qū)域20，且在相鄰2個第2部分12W之間的寬間隔Wl部分上設置孔H1。到此為止的步驟是和圖40(a) 圖42(b)表不的第14實施方式相同。接下來，如圖50(a)及(b)所示，向孔Hl內(nèi)嵌埋第3部分材料51A。第3部分材料51A還形成于第2半導體區(qū)域20上側(cè)。第3部分材料51A的表面被平坦化。第3部分材料51A中嵌埋至孔Hl內(nèi)的部分成為第3部分51。第3部分材料51A中形成于第2半導體區(qū)域20上側(cè)的部分成為中間電極52。接著，如圖51 (a)及(b)所示，在中間電極52上形成上部電極53。然后，在第I部分11下側(cè)形成第2電極60。由此,完成半導體裝置1150。(第17實施方式)圖54是例示第17實施方式的半導體裝置構成的示意性立體圖。圖55(a) (C)是第17實施方式的半導體裝置的示意性截面圖。圖55(a)是圖54所示的A-A'線的示意性截面圖，圖55 (b)是圖54所示的B-B'線的示意性截面圖，圖55(c)是圖54所示的C-C'線的示意性截面圖。還有，圖54及圖55(a) (C)中，省略了上部電極53及下部電極60。
如圖54所示，在第17實施方式的半導體裝置1710中，和第2實施方式的半導體裝置120 (參照圖4)的不同之處在于第3半導體區(qū)域30的構成。如圖55(a) (C)所示，半導體裝置1710的第3半導體區(qū)域30和第I部分11相接觸。另外，半導體裝置1710的第3半導體區(qū)域30從第2部分12開始延伸存在到第3部分51為止。也就是說，半導體裝置1710的第3半導體區(qū)域30在X方向上貫穿設于第2部分12和第3部分30之間的第2半導體區(qū)域20。半導體裝置1710內(nèi)設置著多個第3半導體區(qū)域30。多個第3半導體區(qū)域30在Y方向上以既定間隔配置。在第3部分51和第2部分12之間還可以設置濃度調(diào)整區(qū)域25。通過這種第3半導體區(qū)域30的構成，在對半導體裝置1710施加了逆向電壓時，第3半導體區(qū)域30和第2半導體區(qū)域20的界面(pn結)的耗盡層在第2部分12及第3部 分51之間擴展，從而能提高耐壓。圖56(a) 圖57(d)是例示第17實施方式的半導體裝置的制造方法的示意性立體圖。首先，如圖56(a)所示，在作為第I半導體區(qū)域10的第I部分11的第I主表面IOa上，例如通過外延生長而形成第2半導體區(qū)域20。接著，如圖56(b)所示，在第2半導體區(qū)域20內(nèi)形成多個溝槽T6。多個溝槽T6在Y方向上以既定間隔設置。溝槽T6沿著X方向延伸存在，且形成為從第2半導體區(qū)域20的上表面20a開始至少到達第I部分11的第I主表面IOa為止的深度。形成溝槽T6時,在上表面20a上形成設有開口的掩膜(未圖不)，通過該掩膜的開口而使用RIE等對第2半導體區(qū)域20進行蝕刻。然后，如圖56(c)所示，在多個溝槽T6內(nèi)形成第3半導體區(qū)域材料30A。之后，通過CMP等方法使第3半導體區(qū)域材料30A的表面平坦化。由此，在第I部分11上交替形成第2半導體區(qū)域20和第3半導體區(qū)域30。接下來，如圖56(d)所示，在第2半導體區(qū)域20及第3半導體區(qū)域30上形成第I絕緣膜81，并在一部分上形成開口。第I絕緣膜81使用例如經(jīng)熱氧化后的Si02。然后，以設有開口的第I絕緣膜81為掩膜，通過RIE等方式對第2半導體區(qū)域20及第3半導體區(qū)域30進行蝕刻。由此，如圖57 (a)所示，以從第2半導體區(qū)域20及第3半導體區(qū)域30的上表面20a開始到達第I部分11的深度形成多個溝槽17。多個溝槽T7形成為沿著Y軸方向而延伸存在。然后，如圖57 (b)所示，向溝槽T7內(nèi)嵌埋第2部分材料12A。第2部分材料12A使用例如高雜質(zhì)濃度的多晶硅。第2部分材料12A的表面通過例如CMP而被去除。由此，在溝槽17內(nèi)形成第2部分12。接著，如圖57(c)所示，在2個第I部分12之間形成溝槽T8。溝槽T8通過例如RIE而形成。溝槽T8以從第2半導體區(qū)域20及第3半導體區(qū)域30上側(cè)開始到達中途的深度而形成。而且，溝槽T8形成為沿著Y軸方向而延伸存在。在形成溝槽T8之后，在溝槽T8底部附近的第2半導體區(qū)域20及第3半導體區(qū)域30內(nèi)形成電場緩和區(qū)域70。例如，將B(硼)傾斜地朝溝槽T8底部離子注入，并使B(硼)熱擴散。由此，形成電場緩和區(qū)域70。
接下來，如圖57 (d)所示，向溝槽T8內(nèi)嵌埋第3部分材料51A。第3部分材料5IA為例如W單層、W-Al層疊膜、使用Mo、Pt、TiW、V、Ti等代替上述層疊膜的W而成的層疊膜。而且，用作第3部分材料51A的層疊膜還可以是與硅的合金即硅化物層。向溝槽T8內(nèi)嵌埋第3部分材料51A后的部分成為通過燒結處理而與第2半導體區(qū)域20實現(xiàn)肖特基結的第3部分51。第3部分材料51A形成至第2絕緣膜82上。該部分成為中間電極52。之后，形成未圖示的上部電極。而且，在第I部分11下側(cè)形成第2電極60。由此，完成半導體裝置1710。還有，半導體裝置1710的制造方法還可以是所述以外的方法。例如，還可以使圖13(b)表示的溝槽T4形成為在X方向上擴展至第2部分12，在Z方向上到達第I部分11，之后通過和圖13(c) (d)相同的步驟而制造。 圖58(a) (C)是例示第17實施方式的半導體裝置的各種形態(tài)的示意圖。圖58(a) (C)中，表示的是半導體裝置1710的第2部分12和第3部分51之間的一部分的平面圖。圖58 (a)表不的例子中，在第2部分12和第3部分51之間以大體固定的寬度設置著第3半導體區(qū)域30。而且，多個第3半導體區(qū)域30是以大體固定的間隔配置。在所述例子中，通過均衡相鄰第2半導體區(qū)域20和第3半導體區(qū)域30的電荷平衡，而構成超結(super junction)。通過超結結構可以實現(xiàn)半導體裝置的低VF化。在圖58(a)的Al表示的部分上，以虛線表示耗盡化初始階段(例如施加耐壓10%左右的電壓)的耗盡化區(qū)域。在第2半導體區(qū)域20內(nèi)，耗盡化區(qū)域從第2半導體區(qū)域20和第3部分51的界面以及第2半導體區(qū)域20和第3半導體區(qū)域30的界面起，朝第2半導體區(qū)域20內(nèi)側(cè)擴展。 在第3半導體區(qū)域30內(nèi)，耗盡化區(qū)域從第3半導體區(qū)域30和第2半導體區(qū)域20的界面起，朝第3半導體區(qū)域30內(nèi)側(cè)擴展。圖58(a)的A2表示的部分上，以虛線表示即將完全耗盡化前(例如施加耐壓70%左右的電壓)的耗盡化區(qū)域。和Al表示的耗盡化區(qū)域相比，A2表示的耗盡化區(qū)域的耗盡
化程度變高。由此，對半導體裝置1710施加了逆向電壓時，第3半導體區(qū)域30及第2半導體區(qū)域20大體完全耗盡化，從而可以提高耐壓。圖58(a)的A3表示的部分上，以虛線表示了完全耗盡化(例如施加耐壓90%左右的電壓)的耗盡化區(qū)域。第2半導體區(qū)域20及第3半導體區(qū)域30均大體被完全耗盡化。在圖58(b)表示的例子中，第2半導體區(qū)域20及第3半導體區(qū)域30內(nèi)包含濃度調(diào)整區(qū)域29。濃度調(diào)整區(qū)域29設于第2半導體區(qū)域20及第3半導體區(qū)域30各自的第3部分51 —側(cè)。例如，在n型第2半導體區(qū)域20內(nèi)設置濃度調(diào)整區(qū)域29，從而第2半導體區(qū)域20在第3部分51 —側(cè)的雜質(zhì)濃度變得低于第2半導體區(qū)域20在第2部分12 —側(cè)的雜質(zhì)濃度。例如，在第2半導體區(qū)域20在第2部分12 —側(cè)為n型的情況下，第2半導體區(qū)域20在第3部分51 —側(cè)則成為n_型。而且，在p型第3半導體區(qū)域30內(nèi)設置濃度調(diào)整區(qū)域29，從而第3半導體區(qū)域30在第3部分51 —側(cè)的雜質(zhì)濃度變得高于第3半導體區(qū)域30在第2部分12 —側(cè)的雜質(zhì)濃度。例如，在第3半導體區(qū)域30在第2部分12 —側(cè)為p型的情況下，第3半導體區(qū)域30在第3部分51—側(cè)則成為P+型。圖58(b)的B I表示的部分上，以虛線表示了耗盡化初始階段(例如施加耐壓10%左右的電壓)的耗盡化區(qū)域。在第2半導體區(qū)域20內(nèi)，耗盡化從第2半導體區(qū)域20和第3部分51的界面以及第2半導體區(qū)域20和第3半導體區(qū)域30的界面起，朝第2半導體區(qū)域20內(nèi)側(cè)推進。此時，第2半導體區(qū)域20的濃度調(diào)整區(qū)域29 (n_型區(qū)域)被完全耗盡化。由此，濃度調(diào)整區(qū)域29和第3部分51的界面處的電場被抑制地較低，實現(xiàn)低電壓漏電流的降低。在第3半導體區(qū)域30內(nèi)，耗盡化區(qū)域從第3半導體區(qū)域30和第2半導體區(qū)域20的界面起，朝第3半導體區(qū)域30內(nèi)側(cè)擴展。圖58(b)的B2表示的部分上，以虛線表示即將完全耗盡化前(例如施加耐壓70%左右的電壓)的耗盡化區(qū)域。和BI所示的耗盡化區(qū)域相比，B2所示的耗盡化區(qū)域的耗盡 化程度變高。此時，第2半導體區(qū)域20的濃度調(diào)整區(qū)域29內(nèi)已完全耗盡化。由此，濃度調(diào)整區(qū)域29和第3部分51的界面處的電場被抑制地較低，實現(xiàn)高電壓漏電流的降低。圖58(b)的B3表示的部分上，以虛線表示完全耗盡化(例如施加耐壓90%左右的電壓)的耗盡化區(qū)域。第2半導體區(qū)域20及第3半導體區(qū)域30均大體被完全耗盡化。此時，第3半導體區(qū)域30的濃度調(diào)整區(qū)域29 (p+型區(qū)域)內(nèi)，直到最后仍存在未完全耗盡化的部分。由此，濃度調(diào)整區(qū)域29和第3部分51的界面處的電場持續(xù)被抑制地較低，實現(xiàn)高電壓漏電流的降低。這樣，在圖58(b)表示的結構中，均衡第2半導體區(qū)域20及第3半導體區(qū)域30的電荷平衡而構成超結。由此，能實現(xiàn)半導體裝置1710的低VF化。另一方面，在第2半導體區(qū)域20及第3半導體區(qū)域30的第3部分51 —側(cè)，當施加逆向電壓時，第2半導體區(qū)域20雖被完全耗盡化，但第3半導體區(qū)域30內(nèi)仍殘留未耗盡化的部分。由此，第3部分51和第2半導體區(qū)域20的界面(肖特基勢壘面)處的電場上升被抑制，實現(xiàn)漏電流的降低。在圖58(c)表示的例子中，第3半導體區(qū)域30在第3部分51—側(cè)的寬度wll設置地比第2部分12—側(cè)的寬度《12寬。而且，第3半導體區(qū)域30在第3部分51 —側(cè)的寬度wll設置地比第2半導體區(qū)域20在第3部分51 —側(cè)的寬度《13寬。另外，多個第3半導體區(qū)域30以大體固定的間隔配置。圖58(c)的Cl表示的部分上，以虛線表示耗盡化初始階段(例如施加耐壓10%左右的電壓)的耗盡化區(qū)域。在第2半導體區(qū)域20內(nèi)，耗盡化區(qū)域從第2半導體區(qū)域20和第3部分51的界面以及第2半導體區(qū)域20和第3半導體區(qū)域30的界面起，朝第2半導體區(qū)域20內(nèi)側(cè)擴展。在第3半導體區(qū)域30內(nèi)，耗盡化區(qū)域從第3半導體區(qū)域30和第2半導體區(qū)域20的界面起，朝第3半導體區(qū)域30內(nèi)側(cè)擴展。此時，由于第3半導體區(qū)域30在第3部分51一側(cè)的寬度比第2半導體區(qū)域20在第3部分51 —側(cè)的寬度窄，所以第3半導體區(qū)域30的耗盡化程度比第2半導體區(qū)域20的耗盡化程度高。圖58(c)的C2表示的部分上，以虛線表示即將完全耗盡化前(例如施加耐壓70%左右的電壓)的耗盡化區(qū)域。和Cl表示的耗盡化區(qū)域相比，C2表示的耗盡化區(qū)域的耗盡化程度變高。此時，第2半導體區(qū)域20內(nèi)已被完全耗盡化。由此，第2半導體區(qū)域20和第3部分51的界面處的電場被抑制地較低，實現(xiàn)高電壓漏電流的降低。圖58(c)的C3表示的部分上，以虛線表示完全耗盡化(例如施加耐壓90%左右的電壓)的耗盡化區(qū)域。第2半導體區(qū)域20及第3半導體區(qū)域30均大體被完全耗盡化。而且，第3半導體區(qū)域30在第3部分51 —側(cè)，直到最后為止仍存在未完全耗盡化的部分。由此，第3半導體區(qū)域30和第3部分51的界面處的電場持續(xù)被抑制地較低，實現(xiàn)高電壓漏電流的降低。這樣，在圖58(c)表示的結構中，均衡第2半導體區(qū)域20及第3半導體區(qū)域30的電荷平衡而構成超結。由此，能實現(xiàn)半導體裝置1710的低VF化。另一方面，第2半導體區(qū)域20及第3半導體區(qū)域30在第3部分51 —側(cè)，當施加逆向電壓時，第2半導體區(qū)域20雖然被完全耗盡化，但第3半導體區(qū)域30內(nèi)仍殘留未耗盡化的部分。由此，第3部分51和第2半導體區(qū)域20的界面(肖特基勢壘面)處的電場上 升被抑制，實現(xiàn)漏電流的降低。圖59是例示漏電流的特性的圖。圖59中表示了漏電流的特性Fl F3。特性Fl表示圖58 (a)所示的構成例的漏電流特性，特性F2表示圖58(b)所示的構成例的漏電流特性，特性F3表示圖58(c)所示的構成例的漏電流特性。圖59中，橫軸表示逆向電壓VR、縱軸表示漏電流IR。如圖59所示，特性Fl F3中，抑制漏電流IR的效果從大到小依次為特性F2、特性F3及特性Fl。圖60是表示第17實施方式的半導體裝置的其他例子的示意圖。圖60中表示了第2部分12和第3部分51之間的一部分的平面圖。半導體裝置1711中，是圖54表示的半導體裝置1710中使第3半導體區(qū)域30不到達第2部分12的構成。還有，第3半導體區(qū)域30到達第I部分11。這樣，第3半導體區(qū)域30可以不到達第2部分12的結構能應用于圖58(a) (C)表示的各種形態(tài)。圖61 (a) 圖62(b)是表示第2實施方式的變形例的示意性平面圖。圖61(a)表示的半導體裝置121中，第3半導體區(qū)域30在第3部分51 —側(cè)的寬度wl4設置地比在第2部分12 —側(cè)的寬度wl5寬。而且，第3半導體區(qū)域30在第3部分51 一側(cè)的寬度wl4設置地比第2半導體區(qū)域20在第3部分51 —側(cè)的寬度wl6寬。半導體裝置121中，可以通過調(diào)整第3半導體區(qū)域30的寬度《14和第2半導體區(qū)域20的寬度《16的平衡，來調(diào)整第3半導體區(qū)域30和第2半導體區(qū)域20的電荷平衡。例如，如果第3半導體區(qū)域30和第2半導體區(qū)域20的電荷量相等，則構成超結結構，實現(xiàn)低VF化。而且，通過使寬度《14寬于寬度wl5，從而當施加逆向電壓時，雖然第2半導體區(qū)域20內(nèi)被完全耗盡化，但第3半導體區(qū)域30內(nèi)仍殘留未耗盡化的部分。由此，第3部分51和第2半導體區(qū)域20的界面(肖特基勢壘面)處的電場上升被抑制，實現(xiàn)漏電流的減少。圖61(b)表示的半導體裝置122中，在第2半導體區(qū)域20的第3部分51 —側(cè)設置著濃度調(diào)整區(qū)域28。相對于n型第2半導體區(qū)域20而言，濃度調(diào)整區(qū)域28為n+型。
由此，第2半導體區(qū)域20內(nèi)設置著濃度調(diào)整區(qū)域28的部分的比阻抗變得小于未設置濃度調(diào)整區(qū)域28的部分的比阻抗。由此，半導體裝置122內(nèi)導通電阻減小，實現(xiàn)低VF化。圖62(a)表示的半導體裝置123中，第3半導體區(qū)域30使用摻雜多晶硅。摻雜多晶硅為例如摻硼多晶硅。制造所述半導體裝置123時，如圖13(c)所示，作為向溝槽T4內(nèi)嵌埋的第3半導體材料30A，使用摻雜多晶硅。摻雜多晶硅通過例如CVD而嵌埋至溝槽T4內(nèi)。向溝槽T4內(nèi)嵌埋摻雜多晶硅之后，通過熱處理而使雜質(zhì)(例如硼)擴散。由此，在第3半導體區(qū)域30周邊形成擴散區(qū)域31 (例如P+型)。使用摻雜多晶硅作為第3半導體區(qū)域30，從而通過CVD等方法可以容易地形成第3半導體區(qū)域30，可以降低半導體裝置123的制造成本。

在圖62(b)表示的半導體裝置124中，在第2半導體區(qū)域20的第3半導體區(qū)域30和第2部分12之間，即第3半導體區(qū)域30的第2部分12 —側(cè)的端部附近設置著電場緩和區(qū)域71。電場緩和區(qū)域71為p_型或者n_型區(qū)域。通過設置電場緩和區(qū)域71，來緩和第3半導體區(qū)域30的第2部分12 —側(cè)的端部處的電場集中，提高耐壓。還有，電場緩和區(qū)域71還可以應用于圖62(a)表示的半導體裝置123。將電場緩和區(qū)域71應用于半導體裝置123時，電場緩和區(qū)域71為p型、p_型或者n_型區(qū)域。由此，半導體裝置123的耐壓提高。圖63是表示第3實施方式的變形例的示意性平面圖。圖63表示的半導體裝置131是第3實施方式的半導體裝置130 (參照圖6(a) (b))的變形例。半導體裝置131中，在第2半導體區(qū)域20的第3絕緣膜83和第2部分12之間，即第4部分55的第2部分12 —側(cè)的端部附近設置著電場緩和區(qū)域71。半導體裝置131的電場緩和區(qū)域71為p型、p_型或者n_型區(qū)域。通過設置電場緩和區(qū)域71，來緩和第4部分55的第2部分12 —側(cè)的端部處的電場集中，提高耐壓。圖64是例示第3部分51的終端結構的示意性平面圖。圖64中，為了便于說明而表示了第3部分51、第2部分12及第2半導體區(qū)域20。在第2半導體區(qū)域20的第3部分51的終端51a附近，設置著電場緩和區(qū)域73。電場緩和區(qū)域73為p_型或者n_型區(qū)域。通過設置電場緩和區(qū)域73，來緩和第3部分51的終端51a處的電場集中，提高耐壓。該電場緩和區(qū)域73也可以應用于所述已說明的任意實施方式的半導體裝置。如上所述，根據(jù)實施方式的半導體裝置及半導體裝置的制造方法，可以不增加元件面積而減少正向電壓降。還有，上述內(nèi)容說明了本實施方式及其變形例，但是本發(fā)明并不受到這些例子的限定。例如，對于所述各實施方式或其變形例，本領域技術人員可以適當?shù)貙嫵梢剡M行追加、刪除、設計變更，或者適當組合各實施方式的特征，只要具備本發(fā)明的主旨，則均屬于本發(fā)明的范圍。例如，在所述各實施方式及各變形例中，說明的是第I導電型為n型、第2導電型為P型的情況，但是本發(fā)明也可以將第I導電型設為P型、將第2導電型設為n型來實施。
而且，關于半導體裝置120、130及140中的任意裝置，第3部分51在Z軸方向上的長度(深度)均設定地比溝槽T4在Z軸方向上的深度淺，但是第3部分51的深度也可以和溝槽T4相同，也可以比溝槽T4深。而且，設置于第2部分12、12W上的第I絕緣膜81在半導體裝置中并非一定需要。也就是說，第I絕緣膜81在半導體裝置的制造中途，在作為用于形成第2部分12、12W的掩膜被利用之后，可以通過蝕刻或CMP去除。另外，在所述各實施方式及各變形例中，說明了使用Si(硅)作為半導體的M0SFET，但是作為半導體，還可以使用例如SiC (碳化硅)或者GaN (氮化鎵)等化合物半導體、或者金剛石等寬帶隙半導體。而且，在所述實施方式中，說明的是電場緩和區(qū)域70、71、72及73為雜質(zhì)濃度經(jīng)調(diào)整后的半導體區(qū)域的例子，但是電場緩和區(qū)域70、71、72及73也可以是絕緣材料的區(qū)域。

盡管已經(jīng)描述一些實施例，但這些實施例僅作為實例而呈現(xiàn)，而且并不意欲限制本發(fā)明的范疇。實際上，本文中描述的新穎實施例可以通過多種其他形式體現(xiàn)。此外，在不脫離本發(fā)明精神的情況下，本文中描述的實施例的形式可以進行各種省略、替代和變更。隨附權利要求及其等效物意欲涵蓋這些形式及修改，且屬于本發(fā)明的范疇及精神內(nèi)。
權利要求
1.一種半導體裝置，其特征在于，包括 第I導電型的第I半導體區(qū)域，包含第I部分及第2部分，所述第I部分具有第I主表面，所述第2部分在所述第I主表面上沿著與所述第I主表面正交的第I方向而延伸存在；第I電極，包含第3部分，且設為與所述第I半導體區(qū)域分離，所述第3部分是與所述第2部分對置而設的金屬區(qū)域； 第I導電型的第2半導體區(qū)域，設于所述第2部分和所述第3部分之間，包含雜質(zhì)濃度低于所述第I半導體區(qū)域的第I濃度區(qū)域，且與所述第3部分實現(xiàn)肖特基結；以及 第2電極，設于所述第I部分的與所述第I主表面相反一側(cè)，且與所述第I部分導通。
2.根據(jù)權利要求I所述的半導體裝置，其特征在于 包含2個所述第2部分； 所述第3部分配置于所述2個第2部分之間。
3.根據(jù)權利要求I所述的半導體裝置，其特征在于 還包含第I電場緩和區(qū)域，該第I電場緩和區(qū)域設于所述第3部分和所述第I部分之間。
4.根據(jù)權利要求3所述的半導體裝置，其特征在于 所述第I電場緩和區(qū)域為第2導電型的半導體區(qū)域。
5.根據(jù)權利要求3所述的半導體裝置，其特征在于 所述第I電場緩和區(qū)域為比阻抗高于所述第2半導體區(qū)域、或者雜質(zhì)濃度低于所述2半導體區(qū)域的第I導電型的半導體區(qū)域。
6.根據(jù)權利要求I所述的半導體裝置，其特征在于 還包含第2電場緩和區(qū)域，該第2電場緩和區(qū)域設于所述第3部分和所述第2半導體區(qū)域的界面上。
7.根據(jù)權利要求6所述的半導體裝置，其特征在于 所述第2電場緩和區(qū)域為第2導電型的半導體區(qū)域。
8.根據(jù)權利要求6所述的半導體裝置，其特征在于 所述第2電場緩和區(qū)域為雜質(zhì)濃度低于所述2半導體區(qū)域的第I導電型的半導體區(qū)域。
9.根據(jù)權利要求I所述的半導體裝置，其特征在于 還包含第2導電型的第3半導體區(qū)域，該第2導電型的第3半導體區(qū)域沿著將所述第3部分和所述第2部分連結的第2方向延伸存在，且沿著所述第I方向延伸存在，而且與所述第I電極導通。
10.根據(jù)權利要求9所述的半導體裝置，其特征在于 所述第3半導體區(qū)域設置成與所述第3部分分離。
11.根據(jù)權利要求I所述的半導體裝置，其特征在于 所述第I電極還包含第4部分，該第4部分沿著將所述第3部分和所述第2部分連結的第2方向延伸存在，且沿著所述第I方向延伸存在； 在所述第4部分和所述第2半導體區(qū)域之間，設置著絕緣區(qū)域。
12.根據(jù)權利要求11所述的半導體裝置，其特征在于 所述第4部分及所述絕緣區(qū)域設置成與所述第3部分分離。
13.根據(jù)權利要求12所述的半導體裝置，其特征在于 所述第4部分及所述絕緣區(qū)域從所述第3部分開始一直設置到所述第2部分； 所述絕緣區(qū)域中與所述第2部分重疊的部分附近的區(qū)域的膜厚大于其他區(qū)域的膜厚。
14.根據(jù)權利要求12所述的半導體裝置，其特征在于 在所述第2半導體區(qū)域的所述絕緣區(qū)域一側(cè)，設置著第2導電型的第4半導體區(qū)域。
15.根據(jù)權利要求I所述的半導體裝置，其特征在于 所述第2半導體區(qū)域還包含第2濃度區(qū)域，該第2濃度區(qū)域設于所述第3部分和所述第I濃度區(qū)域之間； 所述第2濃度區(qū)域的雜質(zhì)濃度低于所述第I濃度區(qū)域。
16.根據(jù)權利要求I所述的半導體裝置，其特征在于 所述第2半導體區(qū)域還包含第3濃度區(qū)域，該第3濃度區(qū)域設于所述第3部分和所述第I濃度區(qū)域之間； 所述第3濃度區(qū)域的雜質(zhì)濃度高于所述第I濃度區(qū)域。
17.根據(jù)權利要求3所述的半導體裝置，其特征在于 所述第I電場緩和區(qū)域以包圍所述第3部分的所述第I部分側(cè)的端部的方式設置。
18.根據(jù)權利要求I所述的半導體裝置，其特征在于 所述第2部分的沿著所述第I方向觀察的外形形狀被設為波浪形狀； 所述第3部分的沿著所述第I方向觀察的外形形狀的一部分和所述第2部分的所述外形形狀相似。
19.根據(jù)權利要求9所述的半導體裝置，其特征在于 所述第2部分的沿著所述第I方向觀察的外形形狀設為波浪形狀； 所述第3半導體區(qū)域的沿著所述第I方向觀察的外形形狀的一部分和所述第2部分的所述外形形狀相似。
20.根據(jù)權利要求I所述的半導體裝置，其特征在于 包含多個所述第3部分； 所述多個第3部分設為沿著與所述第I方向正交的方向而分離； 所述半導體裝置還包含第2導電型的多個第3半導體區(qū)域，該第2導電型的多個第3半導體區(qū)域設于所述多個第3部分各自之間，且與所述第I電極導通。
21.根據(jù)權利要求I所述的半導體裝置，其特征在于 所述第2半導體區(qū)域還包含第4濃度區(qū)域，該第4濃度區(qū)域設于所述第I濃度區(qū)域和所述第3部分之間； 所述第4濃度區(qū)域的比阻抗高于所述第I濃度區(qū)域的比阻抗，或者雜質(zhì)濃度低于所述第I濃度區(qū)域的雜質(zhì)濃度。
22.根據(jù)權利要求9所述的半導體裝置，其特征在于 所述第2半導體區(qū)域還包含第5濃度區(qū)域，該第5濃度區(qū)域設于所述第I濃度區(qū)域和所述第3部分之間，且雜質(zhì)濃度低于所述第I濃度區(qū)域的雜質(zhì)濃度。
23.根據(jù)權利要求9所述的半導體裝置，其特征在于 所述第2半導體區(qū)域還包含第6濃度區(qū)域，該第6濃度區(qū)域設于所述第I濃度區(qū)域和所述第3部分之間，且雜質(zhì)濃度高于所述第I濃度區(qū)域的雜質(zhì)濃度。
24.根據(jù)權利要求20所述的半導體裝置，其特征在于 所述第2半導體區(qū)域還包含第7濃度區(qū)域，該第7濃度區(qū)域設于所述第2半導體區(qū)域中的與所述第3部分的界面附近、及所述第2半導體區(qū)域中的與所述第3半導體區(qū)域的界面附近，且雜質(zhì)濃度低于所述第I濃度區(qū)域的雜質(zhì)濃度。
25.根據(jù)權利要求20所述的半導體裝置，其特征在于 所述第2半導體區(qū)域還包含第8濃度區(qū)域，該第8濃度區(qū)域設于所述第2半導體區(qū)域中的與所述第3部分的界面附近、及所述第2半導體區(qū)域中的與所述第3半導體區(qū)域的界面附近，且雜質(zhì)濃度高于所述第I濃度區(qū)域的雜質(zhì)濃度。
26.根據(jù)權利要求I所述的半導體裝置，其特征在于 所述第2半導體區(qū)域還包含第9濃度區(qū)域，該第9濃度區(qū)域設于所述第I濃度區(qū)域和所述第I部分之間，且包圍所述第2部分下側(cè)的一部分； 所述第9濃度區(qū)域的比阻抗高于所述第I濃度區(qū)域的比阻抗，或者雜質(zhì)濃度低于所述第I濃度區(qū)域的雜質(zhì)濃度。
27.根據(jù)權利要求26所述的半導體裝置，其特征在于 還包括絕緣膜15，該絕緣膜15設于所述第9濃度區(qū)域和所述第2部分之間。
28.一種半導體裝置的制造方法，其特征在于，包括以下步驟 在第I導電型的第I半導體區(qū)域中的第I部分的第I主表面上，形成第I導電型的第2半導體區(qū)域，該第i導電型的第2半導體區(qū)域包含雜質(zhì)濃度低于所述第I半導體區(qū)域的區(qū)域的步驟； 從所述第2半導體區(qū)域開始直到所述第I部分的中途、沿著與所述第I主表面正交的第I方向而形成第I槽，在所述第I槽內(nèi)形成第I半導體區(qū)域中的第2部分的步驟；以及 在所述第2半導體區(qū)域內(nèi)形成與所述第2部分對置的第2槽，在所述第2槽內(nèi)形成作為第I電極的金屬區(qū)域的第3部分，并且使所述第3部分與所述第2半導體區(qū)域?qū)崿F(xiàn)肖特基結的步驟。
29.根據(jù)權利要求28所述的半導體裝置的制造方法，其特征在于 將硼朝所述第2槽內(nèi)離子注入并熱擴散，由此形成電場緩和區(qū)域。
全文摘要
實施方式的半導體裝置包括第1半導體區(qū)域、第1電極、第2半導體區(qū)域和第2電極。第1半導體區(qū)域是包含第1部分和第2部分的第1導電型的半導體區(qū)域，所述第1部分具有第1主表面，所述第2部分在第1主表面上沿著和第1主表面正交的第1方向而延伸存在。第1電極包含第3部分，該第3部分是和第2部分對置而設的金屬區(qū)域。第1電極設為和第1半導體區(qū)域分離。第2半導體區(qū)域設于第2部分和第3部分之間。第2半導體區(qū)域包含雜質(zhì)濃度低于第1半導體區(qū)域的第1濃度區(qū)域。第2半導體區(qū)域和第3部分實現(xiàn)肖特基結。第2半導體區(qū)域為第1導電型的半導體區(qū)域。第2電極設于和第1部分的第1主表面相反一側(cè)。第2電極和第1部分相互導通。
文檔編號H01L29/417GK102790078SQ201210059960
公開日2012年11月21日 申請日期2012年3月8日 優(yōu)先權日2011年3月24日
發(fā)明者大田剛志, 新井雅俊, 松田正, 鈴木誠和子 申請人:株式會社東芝