專(zhuān)利名稱(chēng)：場(chǎng)邊次位線反或nor快閃陣列以及其制造工藝方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于半導(dǎo)體非揮發(fā)性存儲(chǔ)器(NVM, non-volatile memory)的陣列(array)架構(gòu)、以及利用已知互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS, Complimentary-Metal-Oxide-Semiconductor)制造工藝技術(shù)來(lái)制造上述陣列的方法。尤其，本發(fā)明多個(gè)NOR NVM單兀串(cell string)通過(guò)多個(gè)場(chǎng)邊次位線(field side sub-bitline)連接一連串的半導(dǎo)體NVM單元。包含所述多個(gè)NORNVM單元串的所述的NOR快閃存儲(chǔ)器陣列，具有和已知NAND快閃陣列一樣高的單元面積密度(cell area density)。除了提高了單元面積密度之外,本發(fā)明依然保留了傳統(tǒng)NOR快閃存儲(chǔ)器相較于NAND快閃存儲(chǔ)器的優(yōu)勢(shì)快速讀/寫(xiě)速度以及低操作(operation)電壓。
背景技術(shù)：
半導(dǎo)體非揮發(fā)性存儲(chǔ)器，尤其是電子可抹除可程式唯讀存儲(chǔ)器(electrical-erasable-programmable read-only memory, EEPR0M),被廣泛地應(yīng)用于在電子設(shè)備(equipment)領(lǐng)域,從電腦、電子通訊硬件至消費(fèi)性電器產(chǎn)品(consumer appliance)。一般而言，EEPROM在非揮發(fā)性存儲(chǔ)器領(lǐng)域的機(jī)制是用以儲(chǔ)存韌體(firmware)與數(shù)據(jù)，即使系統(tǒng)關(guān)機(jī)之后，仍可保存該些韌體與數(shù)據(jù)，而且，日后只要有需要，亦可修改該些韌體與數(shù)據(jù)。EEPROM單元(cell)儲(chǔ)存數(shù)據(jù)的方式，是通過(guò)將電荷載子(charge carrier)從金氧半場(chǎng)效應(yīng)晶體管(Metal-Oxide-Semiconductor Field Effect Transistors, M0SFET)的基板(substrate)注入電荷儲(chǔ)存層(charge-storage layer)來(lái)調(diào)整MOSFET的臨界電壓(threshold voltage)(元件0N/0FF電壓)。例如，就n通道MOSFET而言，當(dāng)電子堆積于晶體管通道區(qū)上方的浮柵(floating gate)、或介電層(dielectric layer)、或奈米晶體(nano-crystals)時(shí),導(dǎo)致MOSFET具有相對(duì)較高的臨界電壓?？扉WEEPROM可被視為特殊配置的EEPROM單元陣列，抹除數(shù)據(jù)時(shí)只能一次將所有存儲(chǔ)器單元的數(shù)據(jù)抹除，或者以扇區(qū)(sector)為單位進(jìn)行抹除。根據(jù)存儲(chǔ)器單元在陣列中的連接配置方式，快閃NVM陣列分成NOR快閃陣列與NAND快閃陣列。請(qǐng)參考圖I，NOR快閃陣列以并聯(lián)(parallel)方式連接多個(gè)NVM單元(NVM cell)，其中該些NVM單元的源極(source)連接至一共地(common ground) 12,而該些NVM單元的漏極(drain)分別連接至多條位線(bitline) (B廣Bm)。在圖I的MXN NOR快閃陣列中，沿著x軸方向延伸的各字元線(wordline)包含M個(gè)NVM單元,其各自的漏極分別連接至M條位線；而沿著y軸方向延伸的各位線連接了 N個(gè)NVM單元的漏極。該NOR快閃陣列中所有NVM單元的源極都連接至單一共地(common ground) 12。當(dāng)一字元線被選擇時(shí)，和該字元線相連的M個(gè)NVM單元皆被啟動(dòng)(activated)。另一方面，和未被選擇的多條字元線相連的其他NVM單元?jiǎng)t和M條位線電氣分離。而透過(guò)相連的M條位線，可以檢測(cè)到M個(gè)被選擇NVM單元的漏極的電氣反應(yīng)。因?yàn)樵贜OR快閃陣列中偏壓(bias)及信號(hào)都直接施加至該些被選擇NVM單元的電極上，所以，一般來(lái)說(shuō)，相較于NAND快閃陣列，NOR快閃陣列有較快速的讀/寫(xiě)存取速度以及較低的操作電壓。
NAND快閃陣列以串聯(lián)方式連接多個(gè)NVM單元。不同于NOR快閃陣列的源極接源極、與漏極接漏極的連接配置方式，NAND快閃陣列是將一 NVM單元的漏極連接至下一個(gè)相鄰NVM單元的源極。取決于半導(dǎo)體制造工藝技術(shù)世代(process technology node),單一NAND單元串(cell string)所串接的NVM單元數(shù)目從8至32個(gè)不等。請(qǐng)參考圖2，MXNNAND快閃陣列包含M個(gè)NAND單元串，每一 NAND單元串包含p (=8^32)個(gè)NVM單元及一選擇柵(selection gate),該選擇柵用以將該NAND單元串連接至對(duì)應(yīng)的主位線。各主位線連接q個(gè)NAND單元串，故對(duì)MXN NAND快閃陣列而言，每一主位線連接至p X q (=N)個(gè)NVM單元。就每一 NAND單元串而言，除了有一個(gè)接點(diǎn)(contact) 11位在該NAND單元串的末端、用以將該NAND單元串連接至對(duì)應(yīng)的主位線之外，因?yàn)楦鱊VM單元的源極與漏極相互重迭，所以串聯(lián)的各個(gè)NVM單元之間沒(méi)有接點(diǎn)。通常，在NAND快閃陣列中，連接多個(gè)NAND單元串的各主位線沿著y軸方向延伸，而各共源極線12沿著X軸方向延伸。相對(duì)而言，NOR快閃陣列的各NVM單元均設(shè)有一接點(diǎn)11，用以將各自NVM單元的漏極連接至對(duì)應(yīng)的主位線，如圖I所示。當(dāng)P=I時(shí)，一 NOR快閃陣列實(shí)質(zhì)上相當(dāng)于一 NAND快閃陣列。一般而言，在一 NOR快閃陣列中，包含接點(diǎn)11的各NORNVM單元面積(cell size)為9 IOF2，而在一 NAND快閃陣列 中，各NAND NVM單元面積因?yàn)椴话狱c(diǎn)，故僅有4 5F2，其中F代表一半導(dǎo)體制造工藝技術(shù)世代的最小特征尺寸(minimum feature size)。因此,就相同存儲(chǔ)器面積及相同半導(dǎo)體制造工藝技術(shù)世代的條件下，NAND快閃陣列的晶片單元陣列面積(chip cell array area)小于(約小40%至50%)NOR快閃陣列的晶片單元陣列面積。換言之，在相同位元儲(chǔ)存容量的條件下，具較小單元陣列面積的NAND快閃陣列擁有較低制造成本的競(jìng)爭(zhēng)優(yōu)勢(shì)。另一方面,若要存取一 NAND單兀串的一 NVM單兀時(shí)，需施加足夠高的電壓至未被選擇NVM單元的控制柵(control gate),用以傳遞偏壓至被選擇NVM單元的源極與漏極。NAND單元串的存取時(shí)間較長(zhǎng),通常大約為數(shù)十微秒(microsecond),這是因?yàn)樾枰欢螘r(shí)間來(lái)將未被選擇NVM單元的柵極充電至一足夠高的電壓來(lái)導(dǎo)通(turn 0N)NVM單元以便在NAND單元串中傳遞偏壓。相較之下，NOR快閃陣列的存取時(shí)間一般只需數(shù)十奈秒(nanosecond)。因此，就隨機(jī)讀取速度而言，NOR快閃陣列比NAND快閃存儲(chǔ)器快數(shù)百倍。就程式化(programming)方式來(lái)說(shuō)，NOR快閃陣列通常采用熱載子注入(hotcarrier injection)方式，而NAND快閃陣列則米用F/N穿隧效應(yīng)(Fowler-Nordheimtunneling)方式。相較于熱載子注入方式，前述F/N穿隧效應(yīng)方式需要施加較高電壓及維持較長(zhǎng)的脈沖(pulse)期間,來(lái)獲得半導(dǎo)體NVM單元的相同的臨界電壓變化量(thresholdvoltage shift)。傳統(tǒng)上，使用前述F/N穿隧效應(yīng)方式的電壓范圍在17V至22V之間，以及脈沖持續(xù)期間的范圍在數(shù)百微秒至數(shù)十毫秒(millisecond)之間。相對(duì)而言，使用熱載子注入方式的電壓范圍在3V至IOV之間，以及脈沖持續(xù)期間的范圍在數(shù)百奈秒至數(shù)十微秒之間。因此，NOR快閃陣列的每次電壓脈沖的程式化效率(program efficiency per pulseshot)遠(yuǎn)高于NAND快閃陣列。

發(fā)明內(nèi)容
本發(fā)明的場(chǎng)邊次位線NOR快閃陣列通過(guò)場(chǎng)邊次位線連接多個(gè)NVM單元成為一 NOR單元串。除了具備快速讀/寫(xiě)速度以及低操作電壓的特點(diǎn)之外，本發(fā)明NOR快閃陣列還具有和NAND快閃陣列相容的單元面積密度。以下，將介紹利用已知金氧半場(chǎng)效應(yīng)晶體管制造工藝技術(shù)來(lái)制造本發(fā)明場(chǎng)邊次位線NOR快閃陣列的制造工藝方法。本發(fā)明的目的之一是，提供了一種非揮發(fā)性存儲(chǔ)器NVM裝置，包含一存儲(chǔ)器單元陣列，包含多個(gè)NVM單元，所述多個(gè)NVM單元在一基板上被配置為具有列(column)與行(row)的電路組態(tài),各所述的NVM單元具有一電荷儲(chǔ)存物質(zhì)、一控制柵(control gate)、一第一源極/漏極電極以及一第二源極/漏極電極；多條字元線(row lines)，沿著一第一方向延伸，連接同一行的多個(gè)NVM單元的控制柵；多條場(chǎng)隔離區(qū)(field isolations),被安排的圖案(pattern)是沿著所述的存儲(chǔ)器單元陣列的所述的第一方向，位移小于或等于一個(gè)列間距(column pitch);多條位線(column lines),沿著一第二方向延伸且位在所述多個(gè)字元線的上方；以及多條次位線，設(shè)于所述多個(gè)場(chǎng)隔離區(qū)的二側(cè)，沿著一對(duì)應(yīng)場(chǎng)隔離區(qū)的一側(cè)延伸的各次位線設(shè)于包含一上區(qū)段及一下區(qū)段，其中，所述的上區(qū)段連接排在同一列的連續(xù)的一第一數(shù)目的NVM單元的第二源極/漏極電極，所述的下區(qū)段連接排在其鄰列的連續(xù)的一第二數(shù)目的NVM單元的第一源極/漏極電極，其中，位在一第一層的所述的上區(qū)段及所述的下區(qū)段是透過(guò)多個(gè)電氣接點(diǎn)的一連接至位在一第二層的一共同位線；以及其中，所述多個(gè)第一數(shù)目的連續(xù)NVM單元以及所述多個(gè)第二數(shù)目的連續(xù)NVM單元并未包含任何電氣 接點(diǎn)(electric contact)以連接至所述多個(gè)位線。優(yōu)選的，所述多個(gè)第一源極/漏極電極、所述多個(gè)第二源極/漏極電極以及所述多個(gè)次位線是利用注入一雜質(zhì)所形成，且所述的雜質(zhì)具有的導(dǎo)電型態(tài)(conductivity type)相反于所述的基板，以及，其中所述多個(gè)次位線沿著所述的第二方向延伸于所述多個(gè)場(chǎng)隔離區(qū)的二側(cè)，并跨越多個(gè)硅有效區(qū)域，其中所述多個(gè)硅有效區(qū)域是用以設(shè)置所述多個(gè)電氣接點(diǎn)的區(qū)域。優(yōu)選的,所述多個(gè)場(chǎng)隔離區(qū)用以隔離鄰近列(column adjacent)的多對(duì)次位線，以及其中所述多個(gè)場(chǎng)隔離區(qū)的深度大于所述多個(gè)次位線對(duì)的深度。本發(fā)明的目的之一是，提供一種方法，用以形成一導(dǎo)電浮柵非揮發(fā)性存儲(chǔ)器裝置，包含以下步驟在一基板，注入一雜質(zhì)以形成多個(gè)注入帶狀區(qū)，其中，所述多個(gè)注入帶狀區(qū)沿著一第一方向延伸以及所述的雜質(zhì)的導(dǎo)電型態(tài)相反于所述的基板；在所述的基板表面上，依序沉積一第一介電(dielectric)層及一第一多晶娃(poly-silicon)膜；在所述的第一多晶娃膜上，沉積及圖案化(pattern) —硬光罩(hard mask);蝕刻穿透所述的第一介電層及所述的第一多晶硅膜至所述的基板的一深度，藉以在所述的基板的表面上形成多條溝槽，以致于各所述的注入帶狀區(qū)被分成多對(duì)被隔開(kāi)的次位線，同時(shí)在所述的基板的表面上選擇性地不蝕刻多個(gè)接點(diǎn)設(shè)置區(qū)，其中，各所述的次位線包含一存儲(chǔ)器單元陣列中多個(gè)NVM單元的源極/漏極電極；在所述的基板的表面上，沉積一第二介電層；在所述的第二介電層上，沉積及圖案化一第二多晶硅膜以形成所述多個(gè)NVM單元的控制柵；以及在所述多個(gè)接點(diǎn)設(shè)置區(qū)中，形成多個(gè)電氣接點(diǎn)，以及在多個(gè)位線區(qū)沉積一導(dǎo)電物質(zhì)。本發(fā)明的目的之一是，提供一種方法，用以形成一非揮發(fā)性存儲(chǔ)器NVM裝置，包含以下步驟在一基板，注入一雜質(zhì)以形成多個(gè)注入帶狀區(qū)，其中，所述多個(gè)注入帶狀區(qū)沿著一第一方向延伸以及所述的雜質(zhì)的導(dǎo)電型態(tài)相反于所述的基板；在所述的基板的表面，沉積及圖案化一硬光罩；蝕刻所述的基板至一深度，藉以在所述的基板的表面上形成多條溝槽，以致于各所述的注入帶狀區(qū)被分成多對(duì)被隔開(kāi)的次位線，同時(shí)在所述的基板的表面上選擇性地不蝕刻多個(gè)接點(diǎn)設(shè)置區(qū)，其中，各所述的次位線包含一存儲(chǔ)器單元陣列中多個(gè)NVM單元的源極/漏極電極；在所述的基板的表面上，依序沉積一第一介電層、一電荷儲(chǔ)存物質(zhì)以及一第二介電層；在所述的第二介電層上，沉積及圖案化一多晶硅膜以形成所述多個(gè)NVM單元的控制柵；以及在所述多個(gè)接點(diǎn)設(shè)置區(qū)中，形成多個(gè)電氣接點(diǎn)，以及在多個(gè)位線區(qū)沉積一導(dǎo)電物質(zhì)。本發(fā)明連接的場(chǎng)邊次位線結(jié)構(gòu)能夠去除傳統(tǒng)NOR快閃陣列中的單元接點(diǎn)。本發(fā)明的場(chǎng)邊次位線NOR快閃陣列具有至少相當(dāng)于傳統(tǒng)NAND快閃陣列的單元密度，同時(shí)，本發(fā)明依然保留了相對(duì)于傳統(tǒng)NAND快閃存儲(chǔ)器的競(jìng)爭(zhēng)優(yōu)勢(shì)快速讀/寫(xiě)速度以及低操作電壓。


圖I顯示已知NOR快閃陣列的架構(gòu)示意圖；圖2顯示已知NAND快閃陣列的架構(gòu)示意圖；
圖3顯示本發(fā)明的場(chǎng)邊次位線NOR快閃陣列的一實(shí)施例的架構(gòu)示意圖；圖4A及圖4B是根據(jù)圖3分別顯示本發(fā)明N型場(chǎng)邊次位線NOR快閃陣列及P型場(chǎng)邊次位線NOR快閃陣列的一部份的橫切面圖；圖5是根據(jù)圖3顯示本發(fā)明的場(chǎng)邊次位線NOR快閃陣列的一部份的俯視圖；圖6A顯示本發(fā)明的次位線注入?yún)^(qū)及注入阻隔(blocking)區(qū)的光罩圖；圖6B顯示本發(fā)明的有效區(qū)域(active area)及場(chǎng)區(qū)域(field area)的光罩圖；圖6C顯示本發(fā)明的次位線注入?yún)^(qū)、單元陣列有效區(qū)域及場(chǎng)區(qū)域的重迭圖；圖7是根據(jù)本發(fā)明的一實(shí)施例，顯示于P型基板中形成N型場(chǎng)邊次位線的制造工藝流程模組(process flow module)；圖8是本發(fā)明的一實(shí)施例，使用多晶硅當(dāng)作儲(chǔ)存物質(zhì)(浮柵)的快照橫切面圖；圖9是本發(fā)明的一實(shí)施例,使用堆迭式氮化物膜(stacked nitride film)當(dāng)作儲(chǔ)存物質(zhì)的快照橫切面圖；圖10是本發(fā)明的一實(shí)施例，使用內(nèi)建奈米晶粒當(dāng)作儲(chǔ)存物質(zhì)的快照橫切面圖。主要元件符號(hào)說(shuō)明11,31電氣接點(diǎn) 12地線16奈米晶粒膜17穿隧氧化物32場(chǎng)邊次位線B1Im位線W1X字元線61次位線注入阻隔區(qū)62次位線注入?yún)^(qū)63硅有效區(qū)81第一多晶硅膜 82第二多晶硅膜83自我對(duì)準(zhǔn)硅化物91氮化物堆迭膜 92多晶硅膜401 P型硅基板402 N型擴(kuò)散源極/漏極403隔離溝槽406控制柵極407穿隧介電層 408儲(chǔ)存物質(zhì)410耦合介電層
421 N型硅基板 422 P型擴(kuò)散源極/漏極
具體實(shí)施例方式就一特定半導(dǎo)體制造工藝技術(shù)世代而言，本發(fā)明的場(chǎng)邊次位線NOR快閃陣列和已知NAND快閃陣列一樣，具有相同的單元陣列面積，同時(shí)，依然保留快速讀/寫(xiě)速度以及低操作電壓的優(yōu)點(diǎn)。以下的說(shuō)明將舉出本發(fā)明的數(shù)個(gè)較佳的示范實(shí)施例，熟悉本領(lǐng)域者應(yīng)可理解，本發(fā)明可采用各種可能的方式實(shí)施，并不限于下列示范的實(shí)施例或?qū)嵤├械奶卣?。本發(fā)明的場(chǎng)邊次位線NOR快閃陣列通過(guò)場(chǎng)邊次位線連接多個(gè)NVM單元成為一 NOR單元串。除了具備快速讀/寫(xiě)速度以及低操作電壓的特點(diǎn)之外，本發(fā)明NOR快閃陣列還具有和NAND快閃陣列相容的單元面積密度。以下，將介紹利用已知金氧半場(chǎng)效應(yīng)晶體管制造工藝技術(shù)來(lái)制造本發(fā)明場(chǎng)邊次位線NOR快閃陣列的制造工藝方法。
圖3顯示本發(fā)明的場(chǎng)邊次位線NOR快閃陣列的一實(shí)施例的架構(gòu)示意圖。參考 圖3，本實(shí)施例的陣列大小為MXN。根據(jù)一特定半導(dǎo)體制造工藝技術(shù)的最小控制柵間距 (pitch),由多個(gè)NVM單元的控制柵形成的N條字元線(row lines)沿著x軸方向延伸；而根據(jù)一特定半導(dǎo)體制造工藝技術(shù)的最小第一金屬線間距，由多條第一金屬位線形成的M條主位線沿著I軸方向延伸。各場(chǎng)邊次位線32分別連接2p個(gè)NVM單元的源極/漏極，同時(shí)，電氣接點(diǎn)(electrical contact) 31位于各場(chǎng)邊次位線32中間的轉(zhuǎn)折點(diǎn)(twisted point),用以連接至對(duì)應(yīng)的主位線(B廣Bm)。各場(chǎng)邊次位線32終止于二末端，并在該轉(zhuǎn)折點(diǎn)形成一接點(diǎn)31。每一主位線連接q條場(chǎng)邊次位線32。由于二相鄰場(chǎng)邊次位線32各以中間點(diǎn)為中心沿著單一主位線相互交錯(cuò)配置，越過(guò)各主位線的每一字元線包含二相鄰NVM單元的源極與漏極。因此，對(duì)MXN大小的場(chǎng)邊次位線NOR快閃陣列而言，一列(column)有N個(gè)NVM單元，且N=p X q。其中，q表示每一主位線所連接的場(chǎng)邊次位線32的總數(shù)，而P表示每一場(chǎng)邊次位線32所連接的NVM單元的總數(shù)(2p)的一半。圖4A及圖4B分別顯示本發(fā)明N型與P型場(chǎng)邊次位線NOR快閃陣列的橫切面圖。參考圖4A及圖4B，P型硅基板401及N型硅基板421的有效表面(active surface)，分別被填入場(chǎng)氧化物(field oxide)的多條隔離溝槽(isolation trench) 403所分隔開(kāi)來(lái)。如圖4A所示,沿著隔離溝槽403的二側(cè)壁，N型NVM單元的N型擴(kuò)散(diffusion)源極/漏極402形成于P型硅基板401的有效表面內(nèi)。如圖4B所示，沿著隔離溝槽403的二側(cè)壁，P型NVM單元的P型擴(kuò)散源極/漏極422形成于N型硅基板421的有效表面內(nèi)。NVM單元的通道(channel)區(qū)405形成于控制柵極(字元線)406 (沿著x軸方向延伸)的下方、以及源極與漏極之間的有效表面上。因此，依據(jù)本發(fā)明的場(chǎng)邊次位線NOR快閃陣列，NVM單元的通道長(zhǎng)度與寬度分別等于有效娃區(qū)域(active silicon area)的寬度與控制柵極406的寬度。相對(duì)而言，已知NVM及NAND快閃陣列的通道長(zhǎng)度與寬度分別等于控制柵極的寬度與有效娃區(qū)域的寬度。穿隧介電層(tunneling dielectric) 407位在該有效娃基板表面的上方，而一儲(chǔ)存物質(zhì)(storing material) 408沉積在穿隧介電層407的上方。儲(chǔ)存物質(zhì)408可以是一層多晶體(poly-crystalline)、氮化娃膜(silicon nitride film)、或奈米晶粒(nano-crystal grain)。單?？刂茤艠O 406 位在稱(chēng)合介電層(coupling dielectric) 410的上方，而耦合介電層410也位在儲(chǔ)存物質(zhì)408的上方。如圖4A及圖4B所示，NVM單元的復(fù)合膜堆迭(composite film stack),由下而上的堆迭順序,為娃基板、穿隧介電層、儲(chǔ)存物質(zhì)、耦合介電層及控制柵材料。依據(jù)本發(fā)明，使用和NVM單元的源極/漏極同一類(lèi)型的雜質(zhì)(impurity),來(lái)形成場(chǎng)邊次位線32，而場(chǎng)邊次位線32連接了位于隔離溝槽403的二側(cè)壁的多個(gè)NVM單元的源極/漏極，如圖4A及圖4B所示。擴(kuò)散場(chǎng)邊次位線32的接面深度(junction depth)(分別相當(dāng)于圖4A中N型擴(kuò)散源極/漏極402的接面深度及圖4B中P型擴(kuò)散源極/漏極422的接面深度)高于隔離溝槽403的底部(即隔離溝槽403的底部比次位線32的底部更深)，以致于沿著同一隔離溝槽403的二側(cè)壁而形成的二相鄰場(chǎng)邊次位線32足以被該隔離溝槽403所電氣隔離。請(qǐng)參考圖5的俯視圖，擴(kuò)散場(chǎng)邊次位線32沿著隔離溝槽403的二側(cè)延伸。在此交錯(cuò)的次位線結(jié)構(gòu)中，一側(cè)次位線終止于填入場(chǎng)氧化物的對(duì)角形狀(diagonal shape)的溝槽，而相鄰一側(cè)的次位線跨過(guò)中間的轉(zhuǎn)折點(diǎn)延伸至溝槽的另一側(cè)。同時(shí)，在場(chǎng)邊次位線32中間的該轉(zhuǎn)折點(diǎn)設(shè)置了一電氣接點(diǎn)(electrical contact) 31,用以將該場(chǎng)邊次位線32連接至對(duì)應(yīng)的主位線。以下實(shí)施例，是以多個(gè)N-型NVM單元作為圖示范例，說(shuō)明本發(fā)明的場(chǎng)邊次位線NOR快閃陣列的制造工藝方法，當(dāng)然，本發(fā)明的場(chǎng)邊次位線NOR快閃陣列不限于使用多個(gè)N-型NVM單元來(lái)實(shí)施。根據(jù)一特定半導(dǎo)體制造工藝技術(shù)世代，本發(fā)明場(chǎng)邊次位線NOR快閃陣列的NVM單元面積是取決于控制柵的間距及第一金屬線的間距。F代表一特定半導(dǎo)體制造工藝·技術(shù)世代的最小特征尺寸。對(duì)一特定半導(dǎo)體制造工藝技術(shù)世代，控制柵的間距及第一金屬線的間距可以等于2F，因此，相較于傳統(tǒng)NOR快閃陣列的單元特征面積范圍介于擴(kuò)10F2，本發(fā)明的場(chǎng)邊次位線NOR快閃陣列的單元特征面積可以僅有4F2。請(qǐng)參考圖3，場(chǎng)邊次位線的標(biāo)號(hào)為32。通過(guò)使用和NVM單元的源極/漏極同一類(lèi)型的雜質(zhì)(impurity),來(lái)形成場(chǎng)邊次位線32,而場(chǎng)邊次位線32連接了位于淺溝槽403的二側(cè)壁的多個(gè)NVM單元的源極/漏極。各場(chǎng)邊次位線32終止于其二末端，并利用設(shè)于其中點(diǎn)的一電氣接點(diǎn)31連接至相對(duì)應(yīng)主位線。由于擴(kuò)散場(chǎng)邊次位線32的接面深度必須高于隔離溝槽403的底部，所以沿著同一隔離溝槽403的二側(cè)壁而形成的二相鄰場(chǎng)邊次位線32足以被該隔離溝槽403所電氣隔離。為形成圖7中的N-型次位線NVM元件，在P-型裸硅基板401上的單元陣列區(qū)內(nèi)進(jìn)行單元井區(qū)注入(cell well implant)，該單元井注入包含深N-型井區(qū)隔離、P-型場(chǎng)區(qū)(field)及穿透(punch through)注入。如圖6A所示,利用一個(gè)次位線光罩(photo mask)61來(lái)進(jìn)行單元源極/漏極次位線、以及源極/漏極口袋注入(pocket implant)。對(duì)硅具低熱擴(kuò)散系數(shù)(low thermal diffusivities)的重離子(heavy ion)物質(zhì)，例如砷(arsenic)及銦(indium)，是對(duì)圖6A的區(qū)域62注入時(shí)的優(yōu)先選擇。在進(jìn)行前述二種注入時(shí)，將能量(energy)、劑量(dosage)及入射角度(incident angle)調(diào)整至最佳化,使本發(fā)明的場(chǎng)邊次位線NOR快閃陣列能達(dá)到高元件穿透性、高程式化效率及低次位線電阻值(resistivity)。之后，硅晶片接下來(lái)要形成溝槽隔離，即進(jìn)行一溝槽蝕刻步驟蝕刻穿透圖6A的注入?yún)^(qū)域62，使得原本單一的次位線，分開(kāi)成二條隔離的次位線32。根據(jù)本發(fā)明一實(shí)施例，使用多晶娃(poly-silicon)當(dāng)作儲(chǔ)存物質(zhì)的浮柵NVM元件，進(jìn)行一自我對(duì)準(zhǔn)淺溝渠絕緣(self-aligned shallow trench isolation, SASTI)制造工藝如下。請(qǐng)參考圖8，(I)于硅基板401上熱生成一穿隧氧化層407。(2)于硅晶片上沉積第一多晶娃膜81及氮化物硬光罩膜(nitride hard mask film)(圖未示)。(3)如圖6B所示，根據(jù)有效區(qū)域63，氮化物硬光罩被圖案化(patterned)且被蝕刻。氮化物硬光罩只覆蓋有效區(qū)域63。圖6C顯示次位線注入?yún)^(qū)62、有效區(qū)域63及場(chǎng)區(qū)域403的重迭圖。從圖6C中可以觀察到，次位線注入?yún)^(qū)62及有效區(qū)域63重迭于區(qū)域65。(4)進(jìn)行一溝槽蝕刻步驟。蝕刻穿透第一多晶硅膜81及穿隧氧化層407，并在硅基板401上形成溝槽403，使得溝槽403的深度大于次位線32的接面深度。從圖6B中可以觀察到，該些溝槽(即場(chǎng)區(qū))403被安排的圖案(pattern),是沿著陣列的X軸方向位移小于或等于一個(gè)列間距(column pitch)。
(5)在周邊MOSFET的柵極氧化物生成步驟之前及在周邊MOSFET的井區(qū)注入步驟之后，沉積NVM單元的耦合介電堆迭410。(6)沉積于耦合介電層410之上的第二多晶硅膜82被圖案化且被蝕刻，以形成NVM元件的控制柵406 (即NVM陣列的字元線)。(7)在已知后段金屬導(dǎo)線制造工藝中，金屬接點(diǎn)及金屬線分別設(shè)于存儲(chǔ)器陣列的電氣接點(diǎn)31及列(column)線位置。因?yàn)樾纬芍苓匨OSFET的制造工藝為目前CMOS制造工藝領(lǐng)域技術(shù)領(lǐng)域者所習(xí)知，在此不予詳述，但為完整交代本發(fā)明，僅概述如下。(I)利用離子注入(ion implantation),形成N型MOSFET井區(qū)及P型MOSFET井區(qū)。(2)生長(zhǎng)MOSFET柵極氧化物(厚及薄)。(3) 沉積第二多晶硅柵極。(4)利用光罩及蝕刻制造工藝，形成單元控制柵及周邊MOSFET的柵極。(5)利用離子注入，進(jìn)行MOSFET輕摻雜漏極(lightly doped drain)與口袋。(6)形成MOSFET間隙壁(spacer)。(7)利用注入，形成N型及P型MOSFET的源極與漏極。⑶雜質(zhì)活化退火(impurity activation anneals)。(9)形成自我對(duì)準(zhǔn)娃化物(self-alignedsilicide) 83。前段制造工藝技術(shù)完成周邊MOSFET元件及NVM單元元件。利用后段制造工藝技術(shù)，使陣列中的NVM單元元件及電路中的MOSFET元件能夠通過(guò)隔離介電膜內(nèi)的導(dǎo)電材質(zhì)相連接。該后段制造工藝技術(shù)包含在接點(diǎn)上形成導(dǎo)電材質(zhì)、在層間介電層(inter-dielectric layer)形成介層孔(via hole)、以及在層間金屬層(inter-metal layer)形成金屬線的制造工藝(以下稱(chēng)之為后段金屬線制造工藝)。因此，多數(shù)個(gè)電氣接點(diǎn)31形成于場(chǎng)邊次位線中間的轉(zhuǎn)折點(diǎn)，而一導(dǎo)電物質(zhì)沉積于主位線區(qū)。根據(jù)本發(fā)明一實(shí)施例,使用氮化物膜(nitride film)當(dāng)作儲(chǔ)存物質(zhì)的氮化物NVM元件的橫切面圖，如圖9所示。在形成圖7的單元陣列井區(qū)及次位線源極/漏極之后，進(jìn)行以下制造工藝。(I)于硅晶片上沉積一硬光罩膜(圖未示)。之后，如圖6B所示，根據(jù)有效區(qū)域63，氮化物硬光罩被圖案化且被蝕刻。氮化物硬光罩只覆蓋有效區(qū)域63。(2)進(jìn)行一溝槽蝕刻步驟，包含有效區(qū)域被圖案化、蝕刻、填充場(chǎng)氧化物及化學(xué)機(jī)械研磨(ChemicalMechanical Planarization)。通過(guò)蝕刻步驟,娃基板401被蝕刻而形成溝槽403,使得溝槽403的深度大于次位線32的接面深度。從圖6B中可以觀察到，溝槽(即場(chǎng)區(qū))403被安排的圖案，是沿著陣列的X軸方向位移小于或等于一個(gè)列間距。(3)進(jìn)行數(shù)次離子注入以形成周邊MOSFET各式的井區(qū)。(4)于硅基板401上形成一穿隧氧化層407，以及在熱生成氧化層407頂端沉積氮化物堆迭膜(nitride based stacked film)91。(5)生長(zhǎng)MOSFET柵極氧化物。(6)沉積及蝕刻多晶硅膜92，以分別形成單元控制柵及周邊MOSFET的柵極。(7)進(jìn)行MOSFET輕摻雜漏極注入。(8)形成MOSFET間隙壁。(9)成N型及P型MOSFET的源極與漏極。(10)雜質(zhì)活化退火。(11)形成自我對(duì)準(zhǔn)硅化物83。(12)進(jìn)行后段金屬線制造工藝，包含于場(chǎng)邊次位線32中間的轉(zhuǎn)折點(diǎn)形成多數(shù)個(gè)電氣接點(diǎn)31，而在主位線區(qū)沉積導(dǎo)電物質(zhì)。
根據(jù)本發(fā)明一實(shí)施例，使用內(nèi)建奈米晶粒當(dāng)作儲(chǔ)存物質(zhì)層的奈米晶體NVM元件的橫切面圖，如圖10所示。在形成圖7的單元陣列井區(qū)的及次位線源極/漏極之后，進(jìn)行以下制造工藝。(I)于硅晶片上沉積一硬光罩膜(圖未示)。之后，如圖6B所示，根據(jù)有效區(qū)域63，氮化物硬光罩被圖案化且被蝕刻。氮化物硬光罩只覆蓋有效區(qū)域63。(2)進(jìn)行一溝槽蝕刻步驟，包含有效區(qū)域被圖案化、蝕刻、填充場(chǎng)氧化物及化學(xué)機(jī)械研磨。通過(guò)蝕刻步驟，硅基板401被蝕刻而形成溝槽403，使得溝槽403的深度大于次位線32的接面深度。從圖6B中可以觀察到，溝槽(即場(chǎng)區(qū))403被安排的圖案，是沿著陣列的X軸方向位移小于或等于一個(gè)列間距。(3)進(jìn)行數(shù)次離子注入以形成周邊MOSFET各式的井區(qū)。(4)于硅基板401上形成一穿隧氧化層17，并利用化學(xué)汽相沉積(chemical vapor deposition)技術(shù),沉積奈米晶粒膜16。或者,將可形成奈米晶粒的成分注入氧化物膜17。退火后,奈米晶粒16就內(nèi)建于氧化物膜17之內(nèi)。(5)生長(zhǎng)MOSFET柵極氧化層。(6)沉積及蝕刻多晶硅膜92，以分別形成單元控制柵及周邊MOSFET的柵極。(7)進(jìn)行MOSFET輕摻雜漏極注入。(8)形成MOSFET間隙壁。(9)形成N型及P型MOSFET的源極與漏極。(10)雜質(zhì)活化退火。(11)形成自我對(duì)準(zhǔn)硅化物83。(12)進(jìn)行后段金屬線制造工藝，包含于場(chǎng)邊次位線32中間的轉(zhuǎn)折點(diǎn)形成多數(shù)個(gè)電氣接點(diǎn)31，而在主位線區(qū)沉積一導(dǎo)電物質(zhì)。 以上，已揭露本發(fā)明的場(chǎng)邊次位線NOR NVM快閃陣列及其制造工藝方法。本發(fā)明連接的場(chǎng)邊次位線結(jié)構(gòu)能夠去除傳統(tǒng)NOR快閃陣列中的單元接點(diǎn)。本發(fā)明的場(chǎng)邊次位線NOR快閃陣列具有至少相當(dāng)于傳統(tǒng)NAND快閃陣列的單元密度，同時(shí)，本發(fā)明依然保留了相對(duì)于傳統(tǒng)NAND快閃存儲(chǔ)器的競(jìng)爭(zhēng)優(yōu)勢(shì)快速讀/寫(xiě)速度以及低操作電壓。以上雖以實(shí)施例說(shuō)明本發(fā)明，但并不因此限定本發(fā)明的范圍，只要不脫離本發(fā)明的要旨，該行業(yè)者可進(jìn)行各種變形或變更。
權(quán)利要求
1.ー種非揮發(fā)性存儲(chǔ)器NVM裝置，其特征是，包含 一存儲(chǔ)器單元陣列，包含多個(gè)NVM単元，所述多個(gè)NVM単元在一基板上被配置為具有列與行的電路組態(tài)，各所述的NVM單兀具有一電荷儲(chǔ)存物質(zhì)、一控制柵、一第一源極/漏極電極以及一第二源極/漏極電極； 多條字兀線，沿著一第一方向延伸，連接同一行的多個(gè)NVM單兀的控制柵； 多條場(chǎng)隔離區(qū)，被安排的圖案是沿著所述的存儲(chǔ)器單元陣列的所述的第一方向，位移小于或等于ー個(gè)列間距； 多條位線，沿著一第二方向延伸且位在所述多個(gè)字元線的上方；以及 多條次位線，設(shè)于所述多個(gè)場(chǎng)隔離區(qū)的ニ側(cè)，沿著一對(duì)應(yīng)場(chǎng)隔離區(qū)的ー側(cè)延伸的各次位線設(shè)于包含一上區(qū)段及一下區(qū)段，其中，所述的上區(qū)段連接排在同一列的連續(xù)的一第一數(shù)目的NVM単元的第二源極/漏極電扱，所述的下區(qū)段連接排在其鄰列的連續(xù)的一第二數(shù)目的NVM単元的第一源極/漏極電極，其中，位在一第一層的所述的上區(qū)段及所述的下區(qū)段是透過(guò)多個(gè)電氣接點(diǎn)的一連接至位在一第二層的一共同位線；以及 其中，所述多個(gè)第一數(shù)目的連續(xù)NVM單元以及所述多個(gè)第二數(shù)目的連續(xù)NVM單元并未包含任何電氣接點(diǎn)以連接至所述多個(gè)位線。
2.如權(quán)利要求I所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，所述多個(gè)第一源扱/漏極電極、所述多個(gè)第二源扱/漏極電極以及所述多個(gè)次位線是利用注入一雜質(zhì)所形成，且所述的雜質(zhì)具有的導(dǎo)電型態(tài)相反于所述的基板，以及，其中所述多個(gè)次位線沿著所述的第二方向延伸于所述多個(gè)場(chǎng)隔離區(qū)的ニ側(cè)，并跨越多個(gè)硅有效區(qū)域，其中所述多個(gè)硅有效區(qū)域是用以設(shè)置所述多個(gè)電氣接點(diǎn)的區(qū)域。
3.如權(quán)利要求2所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，更包含 多半導(dǎo)體區(qū)域，使用一制造エ藝，注入所述的雜質(zhì)所形成，其中，所述多個(gè)半導(dǎo)體區(qū)域沿著所述的第二方向延伸，以及，各所述的半導(dǎo)體區(qū)域大于各所述的場(chǎng)隔離區(qū)。
4.如權(quán)利要求I所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，所述多個(gè)場(chǎng)隔離區(qū)用以隔離鄰近列的多對(duì)次位線，以及其中所述多個(gè)場(chǎng)隔離區(qū)的深度大于所述多個(gè)次位線對(duì)的深度。
5.如權(quán)利要求I所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，于每個(gè)所述的上區(qū)段與所述的下區(qū)段的交接處，所述的場(chǎng)隔離區(qū)圖案在所述的第一方向上產(chǎn)生小于或等于ー個(gè)列間距的位移。
6.如權(quán)利要求I所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，沿著同一場(chǎng)隔離區(qū)的二相鄰次位線的第一條次位線終止于所述的場(chǎng)隔離區(qū)的第一側(cè)，而位于所述的場(chǎng)隔離區(qū)的第二側(cè)的第二條次位線越過(guò)一轉(zhuǎn)折處，繼續(xù)往所述的第一側(cè)延伸，其中在所述的轉(zhuǎn)折處，所述的場(chǎng)隔離區(qū)圖案在所述的第一方向上產(chǎn)生小于或等于ー個(gè)列間距的位移。
7.如權(quán)利要求6所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，所述的第二條次位線是通過(guò)ー電氣接點(diǎn)連接至一相對(duì)應(yīng)的位線。
8.如權(quán)利要求I所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，各所述的NVM単元的面積實(shí)質(zhì)上等于4F2，其中，F(xiàn)代表一半導(dǎo)體制造エ藝技術(shù)世代的最小特征尺寸。
9.如權(quán)利要求I所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，所述多個(gè)次位線是利用注入一雜質(zhì)所形成，且所述的雜質(zhì)具有的導(dǎo)電型態(tài)相同于所述多個(gè)第一源扱/漏極電極以及所述多個(gè)第二源扱/漏極電扱。
10.如權(quán)利要求I所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，所述的電荷儲(chǔ)存物質(zhì)是導(dǎo)電浮柵、氮化硅膜、以及奈米晶粒的其中之一。
11.如權(quán)利要求I所述的非揮發(fā)性存儲(chǔ)器裝置，其特征是，所述的非揮發(fā)性存儲(chǔ)器裝置為ー NOR快閃存儲(chǔ)器裝置。
12.ー種方法，用以形成ー導(dǎo)電浮柵非揮發(fā)性存儲(chǔ)器裝置，其特征是，包含以下步驟 在一基板，注入一雜質(zhì)以形成多個(gè)注入帯狀區(qū)，其中，所述多個(gè)注入帯狀區(qū)沿著一第一方向延伸以及所述的雜質(zhì)的導(dǎo)電型態(tài)相反于所述的基板； 在所述的基板表面上，依序沉積ー第一介電層及一第一多晶娃膜； 在所述的第一多晶硅膜上，沉積及圖案化一硬光罩；蝕刻穿透所述的第一介電層及所述的第一多晶硅膜至所述的基板的一深度，藉以在所述的基板的表面上形成多條溝槽，以致于各所述的注入帯狀區(qū)被分成多對(duì)被隔開(kāi)的次位線，同時(shí)在所述的基板的表面上選擇性地不蝕刻多個(gè)接點(diǎn)設(shè)置區(qū)，其中，各所述的次位線包含一存儲(chǔ)器單元陣列中多個(gè)NVM単元的源極/漏極電極； 在所述的基板的表面上，沉積ー第二介電層； 在所述的第二介電層上，沉積及圖案化一第二多晶硅膜以形成所述多個(gè)NVM単元的控制柵；以及 在所述多個(gè)接點(diǎn)設(shè)置區(qū)中，形成多個(gè)電氣接點(diǎn)，以及在多個(gè)位線區(qū)沉積ー導(dǎo)電物質(zhì)。
13.如權(quán)利要求12所述的方法，其特征是，所述多個(gè)溝槽的深度大于所述多個(gè)次位線及所述多個(gè)源極/漏極電極的接面深度。
14.如權(quán)利要求12所述的方法，其特征是，所述多個(gè)NVM単元在所述的基板上被配置為具有列與行的電路組態(tài)，以及各所述的NVM単元具有ー浮柵、一控制柵、一第一源極/漏極電極以及一第二源極/漏極電扱。
15.如權(quán)利要求14所述的方法，其特征是，沿著ー溝槽的ー側(cè)延伸的各次位線包含一上區(qū)段及一下區(qū)段，其中，所述的上區(qū)段連接排在同一列的連續(xù)的一第一數(shù)目的NVM単元的第二源極/漏極電極，所述的下區(qū)段連接排在其鄰近列的連續(xù)的一第二數(shù)目的NVM単元的第一源扱/漏極電極，其中，位在一第一層的所述的上區(qū)段及所述的下區(qū)段是透過(guò)多個(gè)電氣接點(diǎn)的一連接至位在一第二層的一共同位線。
16.如權(quán)利要求15所述的方法，其特征是，所述多個(gè)第一數(shù)目的連續(xù)NVM單元以及所述多個(gè)第二數(shù)目的連續(xù)NVM單元并未包含任何電氣接點(diǎn)以連接至所述多個(gè)位線。
17.如權(quán)利要求15所述的方法，其特征是，所述多個(gè)溝槽被安排的圖案是沿著所述多個(gè)NVM単元的所述的第二方向位移小于或等于ー個(gè)列間距。
18.如權(quán)利要求17所述的方法，其特征是，于每個(gè)所述的上區(qū)段與所述的下區(qū)段的交接處，所述的溝槽圖案在所述的第二方向上產(chǎn)生小于或等于ー個(gè)列間距的位移。
19.如權(quán)利要求12所述的方法，其特征是，各所述的NVM単元的面積實(shí)質(zhì)上等于4F2，其中，F(xiàn)代表一半導(dǎo)體制造エ藝技術(shù)世代的最小特征尺寸。
20.如權(quán)利要求12項(xiàng)所述的方法，其特征是，所述的非揮發(fā)性存儲(chǔ)器裝置為ーNOR快閃存儲(chǔ)器裝置。
21.ー種方法，用以形成一非揮發(fā)性存儲(chǔ)器NVM裝置，其特征是，包含以下步驟 在一基板，注入一雜質(zhì)以形成多個(gè)注入帯狀區(qū)，其中，所述多個(gè)注入帯狀區(qū)沿著一第一方向延伸以及所述的雜質(zhì)的導(dǎo)電型態(tài)相反于所述的基板； 在所述的基板的表面，沉積及圖案化一硬光罩； 蝕刻所述的基板至一深度，藉以在所述的基板的表面上形成多條溝槽，以致于各所述的注入帯狀區(qū)被分成多對(duì)被隔開(kāi)的次位線，同時(shí)在所述的基板的表面上選擇性地不蝕刻多個(gè)接點(diǎn)設(shè)置區(qū)，其中，各所述的次位線包含一存儲(chǔ)器單元陣列中多個(gè)NVM単元的源極/漏極電極； 在所述的基板的表面上，依序沉積ー第一介電層、一電荷儲(chǔ)存物質(zhì)以及ー第二介電層；在所述的第二介電層上，沉積及圖案化ー多晶硅膜以形成所述多個(gè)NVM単元的控制柵；以及 在所述多個(gè)接點(diǎn)設(shè)置區(qū)中，形成多個(gè)電氣接點(diǎn)，以及在多個(gè)位線區(qū)沉積ー導(dǎo)電物質(zhì)。
22.如權(quán)利要求21所述的方法，其特征是，所述的電荷儲(chǔ)存物質(zhì)是氮化硅膜、以及奈米晶體膜的其中之一。
23.如權(quán)利要求22所述的方法，其特征是，當(dāng)所述的電荷儲(chǔ)存物質(zhì)層為奈米晶體膜吋，所述的奈米晶膜為化學(xué)汽相沉積膜以及被注入奈米晶體成分的氧化物膜的其中之一。
24.如權(quán)利要求21所述的方法，其特征是，所述多個(gè)溝槽的深度大于所述多個(gè)次位線及所述多個(gè)源極/漏極電極的接面深度。
25.如權(quán)利要求21所述的方法，其特征是，所述多個(gè)NVM単元在所述的基板上被配置為具有列與行的電路組態(tài)，以及各所述的NVM単元具有ー電荷儲(chǔ)存物質(zhì)層、一控制柵、一第一源極/漏極電極以及ー第二源極/漏極電扱。
26.如權(quán)利要求25所述的方法，其特征是，沿著ー溝槽的ー側(cè)延伸的各次位線包含一上區(qū)段及一下區(qū)段，其中，所述的上區(qū)段連接排在同一列的連續(xù)的一第一數(shù)目的NVM単元的第二源扱/漏極電極，所述的下區(qū)段連接排在其鄰列的連續(xù)的一第二數(shù)目的NVM単元的第一源扱/漏極電極，其中，位在一第一層的所述的上區(qū)段及所述的下區(qū)段是透過(guò)多個(gè)電氣接點(diǎn)的一連接至位在一第二層的一共同位線。
27.如權(quán)利要求26所述的方法，其特征是，所述多個(gè)第一數(shù)目的連續(xù)NVM單元以及所述多個(gè)第二數(shù)目的連續(xù)NVM單元并未包含任何電氣接點(diǎn)以連接至所述多個(gè)位線。
28.如權(quán)利要求26所述的方法，其特征是，所述多個(gè)溝槽被安排的圖案是沿著所述多個(gè)NVM単元的所述的第二方向位移小于或等于ー個(gè)列間距。
29.如權(quán)利要求28所述的方法，其特征是，于每個(gè)所述的上區(qū)段與所述的下區(qū)段的交接處，所述的溝槽圖案在所述的第二方向上產(chǎn)生小于或等于ー個(gè)列間距的位移。
30.如權(quán)利要求21所述的方法，其特征是，各所述的NVM単元的面積實(shí)質(zhì)上等于4F2，其中，F(xiàn)代表一半導(dǎo)體制造エ藝技術(shù)世代的最小特征尺寸。
31.如權(quán)利要求21所述的方法，其特征是，所述的非揮發(fā)性存儲(chǔ)器裝置為ーNOR快閃存儲(chǔ)器裝置。
全文摘要
本發(fā)明提供一種場(chǎng)邊次位線NOR快閃陣列以及其制造工藝方法。本發(fā)明場(chǎng)邊次位線NOR快閃陣列，是利用和存儲(chǔ)器單元的源極/漏極同一類(lèi)型的雜質(zhì)，來(lái)形成場(chǎng)邊次位線。沿著場(chǎng)溝槽氧化物的二側(cè)壁，場(chǎng)邊次位線連接多個(gè)存儲(chǔ)器單元的源極與漏極電極。通過(guò)設(shè)于中間轉(zhuǎn)折點(diǎn)的電氣接點(diǎn)，各場(chǎng)邊次位線連接至對(duì)應(yīng)的主位線。因?yàn)樵诒贿B接的存儲(chǔ)器單元的源極/漏極并未包含任何電氣接點(diǎn)，所以字元線間距及位線間距適用一特定半導(dǎo)體制造工藝技術(shù)世代的最小幾何特征。本發(fā)明場(chǎng)邊次位線NOR快閃陣列具有至少和已知NAND快閃存儲(chǔ)器陣列一樣高的單元面積密度。同時(shí)，本發(fā)明依然保留了相對(duì)于傳統(tǒng)NAND快閃存儲(chǔ)器的競(jìng)爭(zhēng)優(yōu)勢(shì)快速讀/寫(xiě)速度以及低操作電壓。
文檔編號(hào)H01L27/115GK102800678SQ20121015941
公開(kāi)日2012年11月28日 申請(qǐng)日期2012年5月21日 優(yōu)先權(quán)日2011年5月23日
發(fā)明者王立中 申請(qǐng)人:閃矽公司