專利名稱：一種cmos器件及其制作方法
技術領域：
本發(fā)明屬于半導體領域，特別是涉及一種CMOS器件及其制作方法。
背景技術：
金屬氧化物半導體場效應(MOS)晶體管可分為N溝道與P溝道兩大類，P溝道硅MOS場效應晶體管在N型硅襯底上有兩個P+區(qū)，分別叫做源極和漏極，兩極之間不通導，柵極上加有足夠的負電壓(源極接地)時，柵極下的N型硅表面呈現P型反型層，成為連接源極和漏極的溝道。改變柵壓可以改變溝道中的電子密度，從而改變溝道的電阻。這種MOS場效應晶體管稱為P溝道增強型場效應晶體管。如果N型硅襯底表面不加柵壓就已存在P型反型層溝道，加上適當的偏壓，可使溝道的電阻增大或減小。這樣的MOS場效應晶體管稱為P溝道耗盡型場效應晶體管。統(tǒng)稱為PMOS晶體管。
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P溝道MOS晶體管的空穴遷移率低，因而在MOS晶體管的幾何尺寸和工作電壓絕對值相等的情況下，PMOS晶體管的跨導小于N溝道MOS晶體管。此外，P溝道MOS晶體管閾值電壓的絕對值一般偏高，要求有較高的工作電壓。它的供電電源的電壓大小和極性，與雙極型晶體管——晶體管邏輯電路不兼容。PMOS因邏輯擺幅大，充電放電過程長，加之器件跨導小，所以工作速度更低，在NMOS電路(見N溝道金屬-氧化物一半導體集成電路)出現之后，多數已為NMOS電路所取代。只是，因PMOS電路工藝簡單，價格便宜，有些中規(guī)模和小規(guī)模數字控制電路仍采用PMOS電路技術。CMOS由PMOS管和NMOS管共同構成，它的特點是低功耗。由于CMOS中一對MOS組成的門電路在瞬間要么PMOS導通、要么NMOS導通、要么都截至，比線性的三極管(BJT)效率要高得多，因此功耗很低。因此，CMOS在半導體領域有著極為廣泛的應用，也是當今半導體器件最重要的基本構件之一。1965年，Gordon Moore做出“芯片上的晶體管數目隨著時間指數增長，單位面積上的晶體管每18個月翻一番”的預言。隨著場效應管特征尺寸的不斷縮小，其器件性能越來越高，工作速度也越來越快，但其特征尺寸已接近Si材料的極限。必須采取新的技術來提高性能(新材料、新結構、新工藝)。其中，引入新的溝道材料是主要革新途徑。研究表明Ge具有較高的空穴遷移率、III - V族半導體材料具有較高的電子遷移率，因此將上述溝道材料與當前半導體Si工藝集成已成為獲得高性能CMOS器件的重要技術途徑。因此提供一種工藝簡單、低成本、高性能的混合材料溝道及CMOS器件的制備方法實屬必要。

發(fā)明內容
鑒于以上所述現有技術的缺點，本發(fā)明的目的在于提供一種CMOS器件及其制作方法，以提供一種工藝簡單、低成本、高性能的混合材料溝道及CMOS器件的制備方法及一種高性能的CMOS器件。為實現上述目的及其他相關目的，本發(fā)明提供一種CMOS器件的制作方法，所述制作方法至少包括步驟I)提供一 Si襯底，并于所述Si襯底上形成具有第一厚度的SiO2層；
2)刻蝕所述SiO2層及Si襯底，形成至少一個達到第一深度的第一凹槽；并刻蝕所述SiO2層及Si襯底，形成至少一個達到第二深度的第二凹槽，且所述第二深度大于所述第一深度；
3)于所述第一凹槽及第二凹槽內形成Ge層，且使所述第一凹槽內的Ge層的上表面高于所述Si襯底的上表面，所述第二凹槽內的Ge層的上表面低于所述Si襯底的上表面；4)于所述Ge層表面形成止刻層；5)于所述止刻層表面形成III- V族半導體層，且使所述第二凹槽內的III-V族半導體層的上表面高于所述第一凹槽內的Ge層的上表面；6)刻蝕上述所得結構的表面直至露出所述第一凹槽內的Ge層，并使所述Ge層、SiO2層及III - V族半導體層的上表面處于同一平面；7)于所述Ge層制備PMOS器件，于所述III - V族半導體層制備NMOS器件。在本發(fā)明的CMOS器件的制作方法中，采用選擇性外延技術形成所述Ge層、止刻層以及III-V族半導體層。
在本發(fā)明的CMOS器件的制作方法中，所述III - V族半導體層的材料為GaN、GaP、GaAs、GaSb、AIN、A1P、AlAs、AlSb、InN、InP、InAs> InSb 或上述材料的任意組合。在本發(fā)明的CMOS器件的制作方法中，所述止刻層為SixGeyCzSn(1_x_y_z)層、組分不同于所述III - V族半導體層的第二III - V族半導體層、B或P摻雜的SiGe層、B或P摻雜的III- V族半導體層。在本發(fā)明的CMOS器件的制作方法中，所述步驟6)中，先采用選擇性腐蝕技術刻蝕上述所得結構的表面至所述第一凹槽內的止刻層，然后繼續(xù)刻蝕直至露出所述第一凹槽內的Ge層，并使所述Ge層、SiO2層及III - V族半導體層的表面處于同一平面。作為本發(fā)明的CMOS器件的制作方法的一個優(yōu)選方案，所述步驟6)還包括采用機械化學拋光法對所述Ge層、SiO2層及III - V族半導體層表面進行拋光的步驟。在本發(fā)明的CMOS器件的制作方法中，所述步驟7)至少包括步驟7_1)對所述Ge層進行N型導電類型離子注入形成N阱，對所述III - V族半導體層進行P型導電類型離子注入形成P阱；7_2)于所述Ge層表面及III- V族半導體層表面制作柵區(qū)結構；7-3)對所述Ge層進行P型導電類型離子注入以在所述柵區(qū)結構兩側形成PMOS管的源區(qū)及漏區(qū)；7-4)對所述III - V族半導體層進行N型導電類型離子注入以在所述柵區(qū)結構兩側形成NMOS管的源區(qū)及漏區(qū)；7-5)制備PMOS管及NMOS管的源電極及漏電極。本發(fā)明還提供一種依據上述任意一項所述的CMOS器件的制作方法所制作的CMOS器件。如上所述，本發(fā)明的CMOS器件及其制作方法，具有以下有益效果于具有SiO2層的Si襯底中分別形成第一深度的第一凹槽及大于所述第一深度的第二深度的第二凹槽，于所述第一凹槽及第二凹槽內分別形成Ge層、止刻層以及III-V族半導體層，然后采用選擇性腐蝕技術刻蝕上述結構至所述第一凹槽內的Ge層，并使所述Ge層、SiO2層及III - V族半導體層處于同一平面，最后在所述Ge層上制作PMOS器件，在所述III - V族半導體層上制作NMOS器件以完成所述CMOS器件的制作。本發(fā)明只需在外延后通過選擇性腐蝕工藝及拋光工藝即可獲得具有Ge層及III - V族半導體層混合材料溝道的襯底，工藝簡單，有利于降低成本；在該襯底上制備CMOS器件，具有較高的工作速度，有利于提高器件的性能。


圖f 2顯示為本發(fā)明的種CMOS器件的制作方法步驟I)所呈現的結構示意圖。圖3 4顯示為本發(fā)明的種CMOS器件的制作方法步驟2)所呈現的結構示意圖。圖5顯示為本發(fā)明的種CMOS器件的制作方法步驟3)所呈現的結構示意圖。圖6顯示為本發(fā)明的種CMOS器件的制作方法步驟4)所呈現的結構示意圖。圖7顯示為本發(fā)明的種CMOS器件的制作方法步驟5)所呈現的結構示意圖。圖8、顯示為本發(fā)明的種CMOS器件的制作方法步驟6)所呈現的結構示意圖。
圖10顯示為本發(fā)明的種CMOS器件的制作方法步驟7)所呈現的結構示意圖。圖11顯示為本發(fā)明的種CMOS器件的制作方法步驟7)完成后一個CMOS單元呈現的結構示意圖。元件標號說明101Si 襯底102SiO2 層103第一凹槽104第二凹槽105Ge 層106止刻層107III- V族半導體層 108NMOS 器件109PMOS 器件
具體實施例方式以下通過特定的具體實例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實施方式
加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。請參閱圖f圖11。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構想，遂圖式中僅顯示與本發(fā)明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。如圖f 11所示，本發(fā)明提供一種CMOS器件的制作方法，所述制作方法至少包括步驟如圖f 2所示，首先進行步驟1)，提供一 Si襯底101，并于所述Si襯底101上形成具有第一厚度的SiO2層102。所述SiO2層102可以通過熱氧化方法制備，也可以通過化學氣相沉積法等進行制備。在本實施例中，所述SiO2層102通過熱氧化方法進行制備。所述第一厚度可根據不同的需求進行選擇，其厚度范圍為l(T9000nm。如圖3 4所示，然后進行步驟2)，刻蝕所述SiO2層102及Si襯底101，形成至少一個達到第一深度的第一凹槽103 ;并刻蝕所述SiO2層102及Si襯底101，形成至少一個達到第二深度的第二凹槽104，且所述第二深度大于所述第一深度。
在本實施例中，先制作光刻圖形，然后對所述SiO2層102及Si襯底101進行刻蝕，形成至少一個達到第一深度的第一凹槽103 ;然后再次制作光刻圖形并刻蝕所述SiO2層102及Si襯底101，形成至少一個達到第二深度的第二凹槽104，且所述第二深度大于所述第一深度。當然，在其它的實施例中，也可以先刻蝕出深度較大的凹槽，然后再刻蝕深度較小的凹槽。如圖5所示，接著進行步驟3)，于所述第一凹槽103及第二凹槽104內形成Ge層105，且使所述第一凹槽103內的Ge層105的上表面高于所述Si襯底101的上表面，所述第二凹槽104內的Ge層105的上表面低于所述Si襯底101的上表面。在本實施例中，采用化學氣相沉積法沉積純Ge，由于純Ge在SiO2層102上難以成核生長，而可以在Si表面上可以成核生長，因而外延時，Ge只選擇性地在第一凹槽103及第二凹槽104內的Si襯底101表面生長。當然，也可以在沉積Ge的同時通入適量的HCl以 降低Ge在SiO2層102上的成核速度及生長速度，以達到更好的外延選擇效果。所述第一凹槽103內的Ge層105的上表面高于所述Si襯底101的上表面，所述第二凹槽104內的Ge層105的上表面低于所述Si襯底101的上表面。如圖5所不,所述第一凹槽103內的Ge層105的上表面與所述Si襯底101的上表面具有一個正值的高度差h1；且所述Si襯底101的上表面與所述第二凹槽104內的Ge層105的上表面也具有一個正值的高度差h2，其中，!^、匕的具體數值根據實際需求進行確定。如圖6所示，接著進行步驟4)，于所述Ge層105表面形成止刻層106。在本實施集中，采用選擇性外延法形成所述止刻層106。如圖7所示，接著進行步驟5)，于所述止刻層106表面形成III - V族半導體層107，且使所述第二凹槽104內的III - V族半導體層107的上表面高于所述第一凹槽103內的Ge層105的上表面。在本實施例中，采用選擇性外延法于所述止刻層106表面形成III - V族半導體層107。所述III-V族半導體層 107 的材料為 GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs, InSb或上述材料的任意組合。在本實施例中，所述III - V族半導體層107的材料為GaAs。所述第二凹槽104內的III- V族半導體層107的上表面高于所述第一凹槽103內的Ge層105的上表面，如圖7所示，所述III - V族半導體層107的上表面與所述第一凹槽103內的Ge層105的上表面具有一正值的高度差h3。所述止刻層106為SixGeyCzSn(1_x_y_z)層、組分不同于所述III _ V族半導體層107的第二III - V族半導體層107、B或P摻雜的SiGe層105、B或P摻雜的III - V族半導體層107。在本實施例中，所述止刻層106為Sia6GeaiCa2Snai層。如圖8、所示，接著進行步驟6)，刻蝕上述所得結構的表面直至露出所述第一凹槽103內的Ge層105，并使所述Ge層105、SiO2層102及III - V族半導體層107的上表面處于同一平面。在本實施例中，先采用選擇性腐蝕技術刻蝕上述所得結構的表面至所述第一凹槽103內的止刻層106，然后繼續(xù)刻蝕直至露出所述第一凹槽103內的Ge層105，并使所述Ge層105、3丨02層102及III- V族半導體層107的表面處于同一平面。上述步驟完成后，還包括采用機械化學拋光法對所述Ge層105、Si02層102及III - V族半導體層107表面進行拋光的步驟，以使所述Ge層105、SiO2層102及III - V族半導體層107的表面平整以備后續(xù)工藝的進行。本發(fā)明只需通過選擇性腐蝕和拋光即可獲得Ge層105及III - V族半導體層107作為器件的溝道，工藝簡單，可以大大地節(jié)約器件的制作周期及制作成本。如圖IiTll所示，最后進行步驟7)，于所述Ge層105制備PMOS器件109，于所述III - V族半導體層107制備NMOS器件108。 在本實施例中，所述步驟7 )至少包括步驟7-1)對所述Ge層105進行N型導電類型離子注入形成N阱，對所述III - V族半導體層107進行P型導電類型離子注入形成P阱；7-2)于所述Ge層105表面及III _ V族半導體層107表面制作柵區(qū)結構；在本實施例中，所述柵區(qū)結構包括結合于Ge層105或III- V族半導體層107的柵氧層、結合于所 述柵氧層的多晶硅柵，以及制作于所述柵氧層及多晶硅柵側壁的保護側墻結構。7-3)對所述Ge層105進行P型導電類型離子注入以在所述柵區(qū)結構兩側形成PMOS管的源區(qū)及漏區(qū)；在本實施例中，制作掩膜版遮擋住III- V族半導體層107區(qū)域，然后采用自對準工藝對所述Ge層105進行P型導電類型離子注入以在所述柵區(qū)結構兩側形成PMOS管的源區(qū)及漏區(qū)。7-4)對所述III- V族半導體層107進行N型導電類型離子注入以在所述柵區(qū)結構兩層形成NMOS管的源區(qū)及漏區(qū)；在本實施例中，制作掩膜版遮擋住Ge層105區(qū)域，然后采用自對準工藝對所述III-V族半導體層107進行N型導電類型離子注入以在所述柵區(qū)結構兩側形成NMOS管的源區(qū)及漏區(qū)。7-5)制備PMOS管及NMOS管的源電極及漏電極，已完成所述CMOS器件的制作。請參閱圖10及圖11，本發(fā)明還提供一種依據上述CMOS器件的制作方法所制作的CMOS器件，所述CMOS器件至少包括于III - V族半導體層107制作的NMOS管以及在Ge層105制作的PMOS管，其結構如圖10所示，其局部放大的結構如圖11所示。由于III-V族半導體的電子遷移速率較高，而Ge的空穴遷移率較高，本發(fā)明在III- V族半導體層107制作的NMOS管以及在Ge層105制作的PMOS管，因而本發(fā)明的CMOS器件具有較快的工作速度。綜上所述，本發(fā)明的CMOS器件及其制作方法，于具有SiO2層102的Si襯底101中分別形成第一深度的第一凹槽103及大于所述第一深度的第二深度的第二凹槽104，于所述第一凹槽103及第二凹槽104內分別形成Ge層105、止刻層106以及III - V族半導體層107，然后采用選擇性腐蝕技術刻蝕上述結構至所述第一凹槽103內的Ge層105，并使所述Ge層105、SiO2層102及III- V族半導體層107處于同一平面，最后在所述Ge層105上制作PMOS器件109，在所述III - V族半導體層107上制作NMOS器件108以完成所述CMOS器件的制作。本發(fā)明只需在外延后通過選擇性腐蝕工藝及拋光工藝即可獲得具有Ge層105及III - V族半導體層107混合材料溝道的襯底，工藝簡單，有利于降低成本；在該襯底上制備CMOS器件，具有較高的工作速度，有利于提高器件的性能。所以，本發(fā)明有效克服了現有技術中的種種缺點而具高度產業(yè)利用價值。上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。
權利要求
1.一種CMOS器件的制作方法，其特征在于，所述制作方法至少包括步驟 1)提供一Si襯底，并于所述Si襯底上形成具有第一厚度的SiO2層； 2)刻蝕所述SiO2層及Si襯底，形成至少一個達到第一深度的第一凹槽；并刻蝕所述SiO2層及Si襯底，形成至少一個達到第二深度的第二凹槽，且所述第二深度大于所述第一深度； 3)于所述第一凹槽及第二凹槽內形成Ge層，且使所述第一凹槽內的Ge層的上表面高于所述Si襯底的上表面，所述第二凹槽內的Ge層的上表面低于所述Si襯底的上表面； 4)于所述Ge層表面形成止刻層； 5)于所述止刻層表面形成III- V族半導體層，且使所述第二凹槽內的III - V族半導體層的上表面高于所述第一凹槽內的Ge層的上表面； 6)刻蝕上述所得結構的表面直至露出所述第一凹槽內的Ge層，并使所述Ge層、SiO2層及III - V族半導體層的上表面處于同一平面； 7)于所述Ge層制備PMOS器件，于所述III- V族半導體層制備NMOS器件。
2.根據權利要求I所述的CMOS器件的制作方法，其特征在于采用選擇性外延技術形成所述Ge層、止刻層以及III - V族半導體層。
3.根據權利要求I所述的CMOS器件的制作方法，其特征在于所述III- V族半導體層的材料為 GaN、GaP、GaAs、GaSb、AIN、AlP、AlAs、Al Sb、InN、InP、InAs、InSb 或上述材料的任意組合。
4.根據權利要求3所述的CMOS器件的制作方法，其特征在于所述止刻層為SixGeyCzSn(1_x_y_z)層、組分不同于所述III _ V族半導體層的第二III _ V族半導體層、B或P摻雜的SiGe層、B或P摻雜的III - V族半導體層。
5.根據權利要求I所述的CMOS器件的制作方法，其特征在于所述步驟6)中，先采用選擇性腐蝕技術刻蝕上述所得結構的表面至所述第一凹槽內的止刻層，然后繼續(xù)刻蝕直至露出所述第一凹槽內的Ge層，并使所述Ge層、SiO2層及III - V族半導體層的表面處于同一平面。
6.根據權利要求I所述的CMOS器件的制作方法，其特征在于所述步驟6)還包括采用機械化學拋光法對所述Ge層、SiO2層及III - V族半導體層表面進行拋光的步驟。
7.根據權利要求I所述的CMOS器件的制作方法，其特征在于所述步驟7)至少包括步驟 7-1)對所述Ge層進行N型導電類型離子注入形成N阱，對所述III - V族半導體層進行P型導電類型離子注入形成P阱； 7-2)于所述Ge層表面及III - V族半導體層表面制作柵區(qū)結構； 7-3)對所述Ge層進行P型導電類型離子注入以在所述柵區(qū)結構兩側形成PMOS管的源區(qū)及漏區(qū)； 7-4)對所述III - V族半導體層進行N型導電類型離子注入以在所述柵區(qū)結構兩側形成NMOS管的源區(qū)及漏區(qū)； 7-5)制備PMOS管及NMOS管的源電極及漏電極。
8.一種依據權利要求廣7任意一項所述的CMOS器件的制作方法所制作的CMOS器件。
全文摘要
本發(fā)明提供一種CMOS器件及其制作方法，于具有SiO2層的Si襯底中分別形成第一深度的第一凹槽及大于所述第一深度的第二深度的第二凹槽，于所述第一凹槽及第二凹槽內分別形成Ge層、止刻層以及Ⅲ-Ⅴ族半導體層，然后采用選擇性腐蝕技術刻蝕上述結構至所述第一凹槽內的Ge層，并使所述Ge層、SiO2層及Ⅲ-Ⅴ族半導體層處于同一平面，最后在所述Ge層上制作PMOS器件，在所述Ⅲ-Ⅴ族半導體層上制作NMOS器件以完成所述CMOS器件的制作。本發(fā)明只需在外延后通過選擇性腐蝕工藝及拋光工藝即可獲得具有Ge層及Ⅲ-Ⅴ族半導體層混合材料溝道的襯底，工藝簡單，有利于降低成本；在該襯底上制備CMOS器件，具有較高的工作速度，有利于提高器件的性能。
文檔編號H01L21/8238GK102664166SQ201210175119
公開日2012年9月12日 申請日期2012年5月31日 優(yōu)先權日2012年5月31日
發(fā)明者卞建濤, 姜海濤, 張苗, 狄增峰, 王曦, 薛忠營, 魏星 申請人:中國科學院上海微系統(tǒng)與信息技術研究所