一種鰭式場(chǎng)效應(yīng)管制作方法
【專利摘要】本發(fā)明公開(kāi)了一種鰭式場(chǎng)效應(yīng)管FinFET制作方法，該方法利用外延生長(zhǎng)鍺硅層和硅層以及鍺硅層與半導(dǎo)體襯底和硅層之間的高刻蝕選擇比，精確控制形成Fin的高度，在形成包圍Fin的柵極結(jié)構(gòu)和側(cè)墻并源漏極注入之后，利用選擇性刻蝕刻去除Fin的源極和漏極下方的硅層部分形成溝槽，最后用Flowable?CVD二氧化硅的方法在溝槽中形成源漏極隔離；本發(fā)明提出的FinFET制作方法一方面避免了在半導(dǎo)體襯底中形成較大深度的凹槽并在其中填充電介質(zhì)作為STI，也無(wú)需采用回刻部分電介質(zhì)的方法形成鰭片，而是采用外延生長(zhǎng)Si層的方式精確控制鰭片的高度，另一方面以二氧化硅作為介質(zhì)埋層，切斷了源漏的泄露通道，降低泄漏電流。
【專利說(shuō)明】一種鰭式場(chǎng)效應(yīng)管制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件的制作技術(shù)，特別涉及一種鰭式場(chǎng)效應(yīng)管(FinFET)制作方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的發(fā)展，作為其發(fā)展標(biāo)志之一的金屬氧化物半導(dǎo)體晶體管(MOSFET)的特征尺寸一直遵循摩爾定律持續(xù)按比例縮小，由半導(dǎo)體器件作為元件的集成電路(IC)的電路集成度、性能以及功耗也不斷提高。為了進(jìn)一步提高半導(dǎo)體器件的速度，近些年來(lái)提出了不同于傳統(tǒng)的平面型MOSFET的三維(3D)結(jié)構(gòu)或非平面(non-planar)結(jié)構(gòu)M0SFET，即發(fā)展出水平多面柵結(jié)構(gòu)、縱向多面柵結(jié)構(gòu)等三維結(jié)構(gòu)。
[0003]三維結(jié)構(gòu)的多面柵MOSFET可根據(jù)柵與半導(dǎo)體襯底平行或是垂直的位置關(guān)系直觀的分為水平多面柵MOSFET (Planar DG)以及縱向多面柵M0SFET。另外，根據(jù)電流流向與半導(dǎo)體襯底的關(guān)系縱向多面柵MOSFET又分為鰭式場(chǎng)效晶體管(FinFieId-effecttransistor, FinFET)結(jié)構(gòu)(電流方向平行于半導(dǎo)體襯底)和電流方向垂直于半導(dǎo)體襯底(Sidewall)結(jié)構(gòu)。
[0004]FinFET與平面場(chǎng)效應(yīng)管相比，F(xiàn)inFET的器件關(guān)鍵尺寸由多晶硅柵極高度和寬度兩個(gè)因素同時(shí)決定(對(duì)平面型MOSFET而言，關(guān)鍵尺寸被定義為從源極到漏極的柵極的設(shè)計(jì)長(zhǎng)度)。請(qǐng)注意與平面MOSFET不同的是，F(xiàn)inFET的關(guān)鍵尺寸是實(shí)際制造中形成的多晶硅柵極長(zhǎng)度和厚度，而非設(shè)計(jì)定義的多晶硅柵極尺寸。
[0005]眾所周知，每個(gè)晶片(wafer)上都有成百上千個(gè)芯片(chip)，每個(gè)芯片的有源區(qū)(AA沖又有數(shù)以百萬(wàn)計(jì)獨(dú)立的半導(dǎo)體器件海個(gè)FinFET都是一個(gè)半導(dǎo)體器件)，淺溝槽隔離(STI)用于隔離有源區(qū)，避免獨(dú)立的半導(dǎo)體器件之間的相互干擾。如圖1a所示的現(xiàn)有典型的FinFET三維視圖，F(xiàn)inFET包括半導(dǎo)體襯底I上長(zhǎng)度上沿y方向形成的鰭片2，鰭片2在X方向上具有一定的寬度；多晶娃柵極5沿X方向上包圍鰭片2的一個(gè)頂面和兩個(gè)垂直側(cè)面，在鰭片2長(zhǎng)度方向的兩端離子注入形成源/漏極；圖1b為圖1a沿A-A’方向的截面圖，柵氧化層6將多晶硅柵極5與鰭片2隔開(kāi)，通常情況下，柵氧化層6會(huì)有很多層，我們往往用一個(gè)等效的柵氧化層厚度(EOT)來(lái)進(jìn)行表征，但是在圖1b中，為了簡(jiǎn)化問(wèn)題只畫(huà)了一層?xùn)叛趸瘜? ;多晶硅柵極5能夠在鰭片2的三個(gè)包圍面感應(yīng)出導(dǎo)電溝道；鰭片2兩側(cè)的半導(dǎo)體襯底I中具有STI ;源極和漏極分別位于多晶硅柵極5兩側(cè)的鰭片2中。
[0006]研究文獻(xiàn)表明，目前制造出來(lái)的FinFET中，位于鰭片頂部的柵極頂部的介質(zhì)材料還是比較厚，柵極對(duì)于導(dǎo)電溝道的控制主要通過(guò)在鰭片兩側(cè)的較薄的柵極側(cè)壁進(jìn)行，而不是通過(guò)柵極頂部。因此，有人甚至通過(guò)這種厚薄差別制造出互相有一定獨(dú)立性的多柵極FinFET器件，通過(guò)獨(dú)立調(diào)控每一個(gè)柵極，以一個(gè)柵極作為電器的輸入端，另外的柵極作為偏置端，來(lái)實(shí)現(xiàn)精確控制柵極信號(hào)。
[0007]除了柵極本身之外，另外一個(gè)在制造上的轉(zhuǎn)變是需要制作一個(gè)絕緣層上硅(SOI)或者體硅作為半導(dǎo)體襯底。很多研究已經(jīng)充分體現(xiàn)了在SOI和體硅上分別制作的FinFET的差別，這里以在SOI上制作FinFET為例進(jìn)行說(shuō)明。
[0008]結(jié)合圖3?8說(shuō)明現(xiàn)有技術(shù)中如圖2所示FinFET制作的具體步驟如下:
[0009]步驟201，圖3為現(xiàn)有技術(shù)中FinFET制作步驟201的剖面結(jié)構(gòu)示意圖，如圖3所示，半導(dǎo)體襯底的晶片器件面制作硬掩膜；
[0010]首先，提供以SOI (圖中未畫(huà)出SOI具體結(jié)構(gòu))作為半導(dǎo)體襯底300的晶片，在半導(dǎo)體襯底300的晶片器件面依次沉積襯墊氧化層301 (pad oxide layer)和硬掩膜層302,以及光刻后依次刻蝕硬掩膜層302和襯墊氧化層301，在硬掩膜層302和沉淀層上打開(kāi)窗口。其中，光刻是指，在硬掩膜層302上涂覆第一光刻膠，經(jīng)過(guò)曝光和顯影工藝將第一光刻膠圖案化形成第一光刻圖案(圖中未畫(huà)出)；以第一光刻圖案為掩膜依次用各向異性的反應(yīng)離子刻蝕(RIE)或者高密度等離子體(HDP)刻蝕去除沒(méi)有被第一光刻圖案覆蓋的硬掩膜層302和襯墊氧化層301部分，在硬掩膜層302和襯墊氧化層301上形成窗口，露出部分半導(dǎo)體襯底300表面。本步驟中，還包括刻蝕后，剝離殘留第一光刻圖案的步驟。制作硬掩膜的具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0011]步驟202，圖4為現(xiàn)有技術(shù)中FinFET制作的步驟202的剖面結(jié)構(gòu)示意圖，如圖4所示，以硬掩膜層302為遮蔽，第一刻蝕導(dǎo)體半導(dǎo)體襯底300，形成凹槽403 ；
[0012]本步驟中，凹槽403的形狀同時(shí)定義了鰭片805和STI 806的結(jié)構(gòu)，也就是凹槽403的深度為后續(xù)形成的鰭片805的高度和STI 806的深度之和。
[0013]步驟203，圖5為現(xiàn)有技術(shù)中FinFET制作的步驟203的剖面結(jié)構(gòu)示意圖，如圖5所示，在凹槽403中填充電介質(zhì)504 ；
[0014]本步驟中，填充電介質(zhì)504的方法可以是化學(xué)氣相沉積(CVD)或者高縱深比填充(HARP);在填充電介質(zhì)504之前，還可以先在凹槽403表面沉積電介質(zhì)504襯墊氧化層301(liner layer);在填充電介質(zhì)504之后還可以對(duì)晶片退火，以增大凹槽403中電介質(zhì)504的密度，并且在退火之后，凹槽403表面沉積的電介質(zhì)504墊層和凹槽403中填充的電介質(zhì)504之間的界面會(huì)消失。需要注意的是填充電介質(zhì)504的高度高于凹槽403的深度，甚至于完全覆蓋凹槽403和硬掩膜層302。
[0015]步驟204，圖6為現(xiàn)有技術(shù)中FinFET制作的步驟204的剖面結(jié)構(gòu)示意圖，如圖6所示，電介質(zhì)504平坦化，以硬掩膜層302為停止層；
[0016]本步驟中，電介質(zhì)504平坦化的方法可以是化學(xué)機(jī)械研磨(CMP)，去除硬掩膜層302上方的電介質(zhì)504，并以硬掩膜層302為停止層終止平坦化，露出硬掩膜層302。
[0017]步驟205，圖7為現(xiàn)有技術(shù)中FinFET制作的步驟205的剖面結(jié)構(gòu)示意圖，如圖7所示，去除硬掩膜；
[0018]本步驟中，去除硬掩膜的方法是分別濕法刻蝕去除組成硬掩膜的硬掩膜層302和襯墊氧化層301，具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0019]步驟206，圖8為現(xiàn)有技術(shù)中FinFET制作的步驟206的剖面結(jié)構(gòu)示意圖，如圖8所示，回刻部分電介質(zhì)504，形成鰭片805和STI 806結(jié)構(gòu)；
[0020]本步驟中，回刻部分電介質(zhì)504的方法是在晶片器件面進(jìn)行濕法刻蝕，露出部分凹槽403側(cè)壁作為鰭片805，凹槽403中保留的部分電介質(zhì)504作為STI 806結(jié)構(gòu)。該步驟的問(wèn)題在于，為了形成錐形結(jié)構(gòu)的STI 806，在一次刻蝕形成凹槽403過(guò)程中，凹槽403側(cè)壁不垂直于半導(dǎo)體襯底300的水平面，所以回刻形成的鰭片805高度和形狀都不好控制。[0021]FinFET制作的后續(xù)還包括在鰭片805上沉積柵極電介質(zhì)504后制作柵極，環(huán)繞柵極的側(cè)墻(spacer)，以及源漏極注入等步驟，均為現(xiàn)有技術(shù)，不再贅述。
[0022]上述步驟可見(jiàn)，現(xiàn)有技術(shù)中FinFET制作過(guò)程中需要在半導(dǎo)體襯底中形成較大深度的凹槽并在其中填充電介質(zhì)作為STI，但是因?yàn)榘疾鄣母呱顚挶?，凹槽的刻蝕和填充的工藝有很大困難，此外上述回刻部分電介質(zhì)步驟的工藝也不易控制，會(huì)影響后續(xù)形成鰭片的高度和形狀。

【發(fā)明內(nèi)容】

[0023]有鑒于此，本發(fā)明解決的技術(shù)問(wèn)題是=FinFET制作STI過(guò)程中，高深寬比凹槽的刻蝕和填充工藝?yán)щy，以及形成Fin步驟的回刻工藝不易控制，影響后續(xù)形成鰭片的高度和形狀
[0024]為解決上述問(wèn)題，本發(fā)明的技術(shù)方案具體是這樣實(shí)現(xiàn)的:
[0025]一種鰭式場(chǎng)效應(yīng)管FinFET的制作方法，該方法包括:
[0026]提供一具有半導(dǎo)體襯底的晶片，所述半導(dǎo)體襯底的晶片器件面依次外延生長(zhǎng)鍺硅層和娃層；
[0027]光刻后刻蝕所述硅層形成鰭片，以所述鍺硅層為刻蝕停止層；
[0028]形成包圍所述鰭片的柵極結(jié)構(gòu)和側(cè)墻之后，以所述柵極和側(cè)墻為遮蔽在所述鰭片上形成源極和漏極；
[0029]選擇性刻蝕鍺硅層，去除沒(méi)有被所述鰭片、柵極結(jié)構(gòu)以及側(cè)墻覆蓋的鍺硅層部分以及所述源極和漏極下方的鍺硅層部分；
[0030]在晶片器件面可流動(dòng)化學(xué)氣相沉積二氧化硅后，刻蝕去除所述鰭片表面、柵極結(jié)構(gòu)頂部以及側(cè)墻表面的二氧化硅部分。
[0031]所述半導(dǎo)體襯底為體娃或者絕緣層上娃SOI。
[0032]所述鍺硅層厚度范圍是5納米到50納米，所述硅層厚度范圍是10納米到100納米。
[0033]所述選擇性刻蝕鍺硅層的刻蝕氣體是三氟化氯(ClF3)氣體，所述刻蝕氣體的壓強(qiáng)范圍是 0.01 毫巴(mbar) -0.5mbar。
[0034]所述刻蝕去除鰭片表面、柵極結(jié)構(gòu)頂部以及側(cè)墻表面的二氧化硅部分是濕法刻蝕。
[0035]所述柵極結(jié)構(gòu)是柵氧化層和多晶硅柵極的層疊柵極組合，或者高介電系數(shù)絕緣層和金屬柵極的層疊柵極組合，或者高介電系數(shù)絕緣層和虛擬柵極的層疊柵極組合。
[0036]一種鰭式場(chǎng)效應(yīng)管FinFET的制作方法，該方法包括:
[0037]提供一具有半導(dǎo)體襯底的晶片，所在所述半導(dǎo)體襯底的晶片器件面依次外延生長(zhǎng)錯(cuò)娃層和娃層；
[0038]光刻后依次刻蝕所述硅層和硅鍺層形成鰭片，以所述半導(dǎo)體襯底為刻蝕停止層；
[0039]形成包圍所述鰭片的柵極結(jié)構(gòu)和側(cè)墻之后，以所述柵極和側(cè)墻為遮蔽在所述鰭片上形成源極和漏極；
[0040]選擇性刻所述鰭片下方的蝕鍺硅層，至少去除所述源極和漏極下方的鍺硅層部分；[0041]在晶片器件面可流動(dòng)化學(xué)氣相沉積二氧化硅后，刻蝕去除所述鰭片表面、柵極結(jié)構(gòu)頂部以及側(cè)墻表面的二氧化硅部分。
[0042]所述鍺硅層厚度范圍是5納米到50納米，所述硅層厚度范圍是10納米到100納米。
[0043]所述選擇性刻蝕鍺硅層的刻蝕氣體是三氟化氯(ClF3)氣體，所述刻蝕氣體的壓強(qiáng)范圍 0.01 毫巴(mbar)到 0.5mbar。
[0044]所述刻蝕去除鰭片表面、柵極結(jié)構(gòu)頂部以及側(cè)墻表面的二氧化硅部分是濕法刻蝕。
[0045]由上述的技術(shù)方案可見(jiàn)，提出了一種FinFET的制作方法，該方法利用外延生長(zhǎng)鍺硅層和硅層以及鍺硅層與半導(dǎo)體襯底和硅層之間的高刻蝕選擇比，精確控制形成Fin的高度，在形成包圍Fin的柵極結(jié)構(gòu)和側(cè)墻并源漏極注入之后，利用選擇性刻蝕刻去除Fin的源極和漏極下方的硅層部分形成溝槽，最后用Flowable CVD二氧化硅的方法在溝槽中形成源漏極隔離。
【專利附圖】

【附圖說(shuō)明】[0046]圖1a~Ib為現(xiàn)有技術(shù)中FinFET的立體結(jié)構(gòu)示意圖；
[0047]圖2為現(xiàn)有技術(shù)制作FinFET的方法流程示意圖；
[0048]圖3~8為現(xiàn)有技術(shù)制作FinFET的剖面結(jié)構(gòu)示意圖；
[0049]圖9為本發(fā)明實(shí)施例一制作FinFET的方法流程示意圖；
[0050]圖10-16為本發(fā)明實(shí)施例一制作FinFET的剖面結(jié)構(gòu)示意圖；
[0051]圖17為本發(fā)明實(shí)施例二制作FinFET的方法流程示意圖；
[0052]圖18~24為本發(fā)明實(shí)施例二制作FinFET的剖面結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0053]為使本發(fā)明的目的、技術(shù)方案、及優(yōu)點(diǎn)更加清楚明白，以下參照附圖并舉實(shí)施例，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。
[0054]本發(fā)明提出了一種FinFET的制作方法，該方法利用外延生長(zhǎng)鍺硅層和硅層以及鍺硅層與半導(dǎo)體襯底和硅層之間的高刻蝕選擇比，精確控制形成Fin的高度，在形成包圍鰭片(Fin)的柵極結(jié)構(gòu)(Gate)和側(cè)墻(Spacer)并源漏極注入之后，利用選擇性刻蝕刻去除Fin的源極和漏極下方的娃層部分形成溝槽,最后用Flowable CVD 二氧化娃層的方法在溝槽中形成源漏極隔離。
[0055]具體實(shí)施例一
[0056]結(jié)合圖10-16說(shuō)明本發(fā)明如圖9所示FinFET制作的具體步驟如下:
[0057]步驟901，圖10為本發(fā)明FinFET制作步驟901的剖面結(jié)構(gòu)示意圖，如圖10所示，在半導(dǎo)體襯底100的晶片器件面依次外延生長(zhǎng)鍺硅(SiGe)層101和硅(Si)層102 ；
[0058]本步驟中，提供一具有半導(dǎo)體襯底100的晶片，半導(dǎo)體襯底100是體硅或者絕緣層上硅SOI ;外延生長(zhǎng)SiGe層101的厚度范圍是5納米(nm)到50納米，例如:5納米，20納米或者50納米;外延生長(zhǎng)Si層102的厚度范圍是10納米到100納米，例如:10納米，50納米或者100納米；利用外延生長(zhǎng)能夠精確地控制SiGe層101和Si層102的厚度，其中，外延生長(zhǎng)Si層102的厚度決定了后續(xù)形成鰭片113的高度。外延SiGe層101和Si層102的具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0059]步驟902，圖11為本發(fā)明FinFET制作步驟902垂直于鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖11所示，光刻后刻蝕Si層102形成鰭片113，以SiGe層101為刻蝕停止層；
[0060]本步驟中，光刻是指:在SiGe層101上涂覆光刻膠，經(jīng)過(guò)曝光和顯影工藝將光刻膠圖案化形成光刻圖案(圖中未畫(huà)出)；刻蝕Si層102采用干法刻蝕，以光刻圖案為掩膜用各向異性的反應(yīng)離子刻蝕(RIE)或者高密度等離子體(HDP)刻蝕去除沒(méi)有被光刻圖案覆蓋的Si層102部分，因?yàn)楦飨虍愋缘目涛g的選擇性。使得刻蝕后的Si層102形成側(cè)壁陡直的鰭片113，其中，后續(xù)步驟中形成的柵極結(jié)構(gòu)124與鰭片113長(zhǎng)度方向(y方向)上垂直，也就是沿X方向上包圍鰭片113，被柵極結(jié)構(gòu)124包圍的鰭片113的一個(gè)頂面和兩個(gè)垂直側(cè)面部分形成導(dǎo)電溝道；本步驟采用終點(diǎn)檢測(cè)法控制刻蝕的停止，也就是以SiGe層101為刻蝕停止層將刻蝕在SiGe層101上。本步驟中，還包括刻蝕后剝離殘留光刻圖案的步驟，具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0061]步驟903，圖12為本發(fā)明FinFET制作步驟903垂直于鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖12所示，形成包圍鰭片113的柵極結(jié)構(gòu)124后，在鰭片113上進(jìn)行輕摻雜漏極(LDD)注入；
[0062]本步驟中，柵極結(jié)構(gòu)124可以是柵氧化層和多晶硅柵極組成的層疊柵極，也可以是高介電系數(shù)絕緣層和金屬柵極的層疊柵極組合，也可以是高介電系數(shù)絕緣層和虛擬柵極的層疊柵極組合，本實(shí)施例中以柵氧化層和多晶硅柵極為例，說(shuō)明其形成過(guò)程:
[0063]在鰭片113表面和SiGe層101上依次沉積氧化層(例如，二氧化硅)和多晶硅層，并進(jìn)行平坦化，然后圖案化多晶硅層和氧化層，形成覆蓋上述導(dǎo)電溝道的柵氧化層和圍繞柵氧化層表面的多晶硅柵極，具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0064]需要注意的是，本步驟中，LDD注入不是必須步驟，可以省略。
[0065]步驟904，圖13為本發(fā)明FinFET制作步驟904的沿鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖13所示，形成包圍柵極結(jié)構(gòu)124的側(cè)墻135，在鰭片113上形成源極和漏極；
[0066]本步驟中，側(cè)墻135位于柵極結(jié)構(gòu)124側(cè)壁與鰭片113長(zhǎng)度方向垂直，以柵極結(jié)構(gòu)124和側(cè)墻135為遮蔽，在沿導(dǎo)電溝道兩側(cè)延伸的鰭片113結(jié)構(gòu)中進(jìn)行離子注入，形成源極和漏極，具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0067]步驟905，圖14為本發(fā)明FinFET制作步驟905的沿鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖14所示，選擇性刻蝕SiGe層101 ;
[0068]本步驟中，選擇性刻蝕SiGe層101的過(guò)程是各向同性的刻蝕，由于SiGe層101與Si材料鰭片113以及柵極材料、側(cè)墻135材料之間的刻蝕選擇比較大，其各向同性的刻蝕方向性，決定了該步驟將首先完全刻蝕去除了沒(méi)有被鰭片113、柵極結(jié)構(gòu)124以及側(cè)墻135覆蓋的裸露出表面的SiGe層101部分，并且隨著刻蝕的進(jìn)行還將進(jìn)一步去除鰭片113結(jié)構(gòu)中源\漏極下方的SiGe層101部分，以及側(cè)墻135和柵極結(jié)構(gòu)124覆蓋的部分SiGe層101，露出半導(dǎo)體襯底100表面。為了避免鰭片113、柵極以及側(cè)墻135的倒塌，本步驟選擇性刻蝕SiGe層101將保留柵極結(jié)構(gòu)124以及導(dǎo)電溝道在半導(dǎo)體襯底100表面投影區(qū)域的部分SiGe層101。本步驟中以三氟化氯(C1F3)氣體為刻蝕氣體進(jìn)行各向同性刻蝕，刻蝕氣體壓強(qiáng)范圍0.01毫巴(mbar)-0.5mbar (I帕?50帕)，例如:0.01毫巴，0.2毫巴或者0.5毫巴；三氟化氯(C1F3)氣體對(duì)SiGe與Si的刻蝕選擇比可達(dá)1000:1以上。
[0069]步驟906，圖15為本發(fā)明FinFET制作步驟906的沿鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖15所示，晶片器件面可流動(dòng)化學(xué)氣相沉積(Flowable CVD) 二氧化硅層；
[0070]本步驟中，F(xiàn)lowable CVD能夠利用二氧化硅層的表面張力，填充在步驟905中由于去除鰭片113結(jié)構(gòu)中源\漏極下方以及側(cè)墻135和柵極結(jié)構(gòu)124下方部分SiGe層后形成的溝槽，形成如圖15所示填充溝槽的二氧化硅層156b。本步驟中填充溝槽的二氧化硅層156b作為介質(zhì)埋層，切斷了源漏的泄露通道，降低泄漏電流。
[0071]需要注意的是，本步驟中的Flowable CVD同樣也會(huì)在鰭片113表面、柵極結(jié)構(gòu)124頂部以及側(cè)墻135表面形成二氧化娃層156a。
[0072]步驟907，圖16為本發(fā)明FinFET制作步驟907的剖沿鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖16所示，刻蝕去除鰭片113表面、柵極結(jié)構(gòu)124頂部以及側(cè)墻135表面的二氧化娃層156a部分；
[0073]本步驟中刻蝕去除鰭片113表面、柵極結(jié)構(gòu)124頂部以及側(cè)墻135表面的二氧化硅層156a的方法是濕法刻蝕，可通過(guò)控制時(shí)間來(lái)停止刻蝕。
[0074]后續(xù)制作FinFET的工藝流程還包括:源漏極外延，形成金屬娃化物(silicide),沉積層間介質(zhì)，制作金屬互連層以及后段工藝，上述步驟均為現(xiàn)有技術(shù)，不再贅述。
[0075]上述方法可見(jiàn)，本發(fā)明提出的FinFET制作方法一方面避免了在半導(dǎo)體襯底100中形成較大深度的凹槽并在其中填充電介質(zhì)作為STI，也無(wú)需采用回刻部分電介質(zhì)的方法形成鰭片113，而是采用外延生長(zhǎng)Si層的方式精確控制鰭片的高度，另一方面在以源極和漏極下方二氧化硅層為介質(zhì)埋層，切斷了源漏的泄露通道，降低泄漏電流。
[0076]具體實(shí)施例二
[0077]結(jié)合圖18?24說(shuō)明本發(fā)明中如圖17所示的FinFET制作的具體步驟如下:
[0078]步驟1001，圖18為本發(fā)明FinFET制作步驟1001的剖面結(jié)構(gòu)示意圖，如圖18所示，在半導(dǎo)體襯底100的晶片器件面依次外延生長(zhǎng)鍺硅(SiGe)層101和硅(Si)層102 ；
[0079]本步驟中，提供一具有半導(dǎo)體襯底100的晶片，半導(dǎo)體襯底100是體硅或者絕緣層上硅SOI ;外延生長(zhǎng)SiGe層101的厚度范圍是5納米(nm)到50納米，例如:5納米，20納米或者50納米;外延生長(zhǎng)Si層102的厚度范圍是10納米(nm)到100納米，例如:10納米，50納米或者100納米；利用外延生長(zhǎng)能夠精確地控制SiGe層101和Si層102的厚度，其中，外延生長(zhǎng)Si層102的厚度決定了后續(xù)形成鰭片113的高度。外延SiGe層101和Si層102的具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0080]步驟1002，圖19為本發(fā)明FinFET制作步驟1002的垂直于鰭片113長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖19所示，光刻后依次刻蝕Si層102和SiGe層101形成鰭片113，以半導(dǎo)體襯底100為刻蝕停止層；
[0081 ] 本步驟中，光刻是指:在SiGe層101上涂覆光刻膠，經(jīng)過(guò)曝光和顯影工藝將光刻膠圖案化形成光刻圖案(圖中未畫(huà)出)。
[0082]本步驟中依次刻蝕Si層102和SiGe層101分為兩步刻蝕，兩步刻蝕均采用干法刻蝕，以光刻圖案為掩膜用各向異性的反應(yīng)離子刻蝕(RIE)或者高密度等離子體(HDP)刻蝕去除沒(méi)有被光刻圖案覆蓋的部分Si層100，因?yàn)楦飨虍愋缘目涛g的選擇性。使得刻蝕后的Si層102形成側(cè)壁陡直的鰭片113，其中，后續(xù)步驟中形成的柵極結(jié)構(gòu)124與鰭片113長(zhǎng)度方向(y方向)上垂直，也就是沿X方向上包圍鰭片113，被柵極結(jié)構(gòu)124包圍的鰭片113的一個(gè)頂面和兩個(gè)垂直側(cè)面部分形成導(dǎo)電溝道。兩步刻蝕均采用終點(diǎn)檢測(cè)法控制刻蝕的停止，第一步刻蝕以SiGe層101為刻蝕停止層，第二步依然以光刻圖案為掩膜，刻蝕去除沒(méi)有被光刻圖案覆蓋的部分SiGe層，保留鰭片113下方的部分SiGe層101a，刻蝕以半導(dǎo)體襯底100為停止層，露出部分半導(dǎo)體襯底100表面。本步驟中，還包括刻蝕后剝離殘留光刻圖案的步驟，具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0083]步驟1003，圖20為本發(fā)明FinFET制作步驟1003垂直于鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖20所示，形成包圍鰭片113的柵極結(jié)構(gòu)214后，在鰭片113上進(jìn)行輕摻雜漏極(LDD)注入；
[0084]本步驟中，柵極結(jié)構(gòu)214可以是柵氧化層和多晶硅柵極，也可以是柵氧化層和金屬柵極，也可以是高介電系數(shù)材料和虛擬柵極，本實(shí)施例中以柵氧化層和多晶硅柵極為例，說(shuō)明其形成過(guò)程:
[0085]在鰭片113表面和露出的半導(dǎo)體襯底100表面上依次沉積氧化層(例如，二氧化硅)和多晶硅層，并進(jìn)行平坦化，然后圖案化多晶硅層和氧化層，形成覆蓋上述導(dǎo)電溝道的柵氧化層和圍繞柵氧化層表面的多晶硅柵極，具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0086]需要注意的是，本步驟中，LDD注入不是必須步驟，可以省略。
[0087]步驟1004，圖21為本發(fā)明FinFET制作步驟1004垂直于鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖21所示，形成包圍柵極結(jié)構(gòu)214的側(cè)墻215，在鰭片113上形成源極和漏極；
[0088]本步驟中，側(cè)墻215位于與鰭片113長(zhǎng)度方向上垂直的柵極結(jié)構(gòu)214側(cè)壁上，以側(cè)墻215為遮蔽，在沿導(dǎo)電溝道兩側(cè)延伸的鰭片113結(jié)構(gòu)中進(jìn)行離子注入，形成源極和漏極(圖中未畫(huà)出)，具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0089]步驟1005，圖22為本發(fā)明FinFET制作步驟1005沿鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖22所示，選擇性刻蝕鰭片113源漏極下方的部分SiGe層IOla ；
[0090]本步驟中，選擇性刻蝕SiGe層的過(guò)程是各向同性的刻蝕，由于SiGe層IOla與Si材料鰭片113以及柵極材料、側(cè)墻215材料之間的刻蝕選擇比較大，其各向同性的刻蝕方向性，決定了該步驟的選擇性刻蝕SiGe層IOla能夠完全去除鰭片113下方殘留的SiGe層IOla,至少完全去除鰭片113的源極和漏極下方的部分SiGe層IOla ;并且由于柵極結(jié)構(gòu)214和側(cè)墻215的底部與半導(dǎo)體襯底100表面相連，即使完全去除SiGe層IOla也不會(huì)造成鰭片113、柵極以及側(cè)墻215的倒塌(如圖所示)。當(dāng)然，本步驟也可以和具體實(shí)施例一相似，在選擇性刻蝕SiGe層IOla過(guò)程中，保留柵極結(jié)構(gòu)214以及導(dǎo)電溝道在半導(dǎo)體襯底100表面投影區(qū)域的部分SiGe層。本步驟中以三氟化氯(C1F3)氣體為刻蝕氣體進(jìn)行各向同性刻蝕，刻蝕氣體壓強(qiáng)范圍0.01暈巴(mbar)-0.5mbar (I帕50帕)，例如:0.01暈巴，0.2暈巴或者0.5毫巴；三氟化氯(C1F3)氣體對(duì)SiGe與Si的刻蝕選擇比可達(dá)1000:1以上。
[0091]步驟1006，圖23為本發(fā)明FinFET制作步驟1006沿鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖23所示，采用可流動(dòng)化學(xué)氣相沉積(Flowable CVD)，在晶片器件面沉積二氧化硅層；
[0092]本步驟中，F(xiàn)lowable CVD能夠利用二氧化硅層的表面張力，填充在步驟1005中由于去除鰭片113下方的SiGe層IOla而形成的溝槽，也就是如圖23所示的236b。本步驟中填充溝槽的二氧化硅層236作為介質(zhì)埋層，切斷了源漏的泄露通道，降低泄漏電流。需要注意的是，本步驟中的Flowable CVD同樣也會(huì)在鰭片113表面、柵極結(jié)構(gòu)214頂部以及側(cè)墻215表面形成二氧化硅層236a。Flowable CVD 二氧化硅層236的具體步驟為現(xiàn)有技術(shù)，不再贅述。
[0093]步驟1007，圖24為本發(fā)明FinFET制作步驟1007沿鰭片長(zhǎng)度方向的剖面結(jié)構(gòu)示意圖，如圖24所示，刻蝕去除鰭片113表面、柵極結(jié)構(gòu)214頂部以及側(cè)墻215表面的二氧化硅層236a部分；
[0094]本步驟中刻蝕去除鰭片113表面、柵極結(jié)構(gòu)214頂部以及側(cè)墻215表面的二氧化硅層236a的方法是濕法刻蝕，可通過(guò)控制時(shí)間來(lái)停止。
[0095]后續(xù)制作FinFET的工藝流程還包括:源漏極外延，形成金屬娃化物(silicide),沉積層間介質(zhì)，制作金屬互連層以及后段工藝，上述步驟均為現(xiàn)有技術(shù)，不再贅述。
[0096]由上述具體實(shí)施例一和具體實(shí)施例二可見(jiàn)，本發(fā)明提出了一種FinFET的制作方法，該方法利用外延生長(zhǎng)鍺硅層和硅層以及鍺硅層與半導(dǎo)體襯底和硅層之間的高刻蝕選擇t匕，精確控制形成Fin的高度，在形成包圍Fin的柵極結(jié)構(gòu)和側(cè)墻并源漏極注入之后，利用選擇性刻蝕刻去除Fin的源極和漏極下方的娃層部分形成溝槽,最后用Flowable CVD 二氧化硅層的方法在溝槽中形成源漏極隔離；本方法一方面避免了在半導(dǎo)體襯底中形成較大深度的凹槽并在其中填充電介質(zhì)作為STI，也無(wú)需采用回刻部分電介質(zhì)的方法形成鰭片，而是采用外延生長(zhǎng)Si層的方式精確控制鰭片的高度，另一方面在源極和漏極下方以二氧化硅層為介質(zhì)埋層，切斷了源漏的泄露通道，降低泄漏電流。
[0097]以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
【權(quán)利要求】
1.一種鰭式場(chǎng)效應(yīng)管FinFET的制作方法，該方法包括: 提供一具有半導(dǎo)體襯底的晶片，所述半導(dǎo)體襯底的晶片器件面依次外延生長(zhǎng)鍺硅層和娃層; 光刻后刻蝕所述硅層形成鰭片，以所述鍺硅層為刻蝕停止層； 形成包圍所述鰭片的柵極結(jié)構(gòu)和側(cè)墻之后，以所述柵極和側(cè)墻為遮蔽在所述鰭片上形成源極和漏極； 選擇性刻蝕鍺硅層，去除沒(méi)有被所述鰭片、柵極結(jié)構(gòu)以及側(cè)墻覆蓋的鍺硅層部分以及所述源極和漏極下方的鍺硅層部分； 在晶片器件面可流動(dòng)化學(xué)氣相沉積二氧化硅后，刻蝕去除所述鰭片表面、柵極結(jié)構(gòu)頂部以及側(cè)墻表面的二氧化硅部分。
2.如權(quán)利要求1所述的方法，其特征在于，所述半導(dǎo)體襯底為體硅或者絕緣層上硅SOI。
3.如權(quán)利要求1所述的方法，其特征在于，所述鍺硅層厚度范圍是5納米到50納米，所述硅層厚度范圍是10納米到100納米。
4.如權(quán)利要求1所述的方法，其特征在于，所述選擇性刻蝕鍺硅層的刻蝕氣體是三氟化氯ClF3氣體,所述刻蝕氣體的壓強(qiáng)范圍0.01毫巴mbar到0.5mbar。
5.如權(quán)利要求1所述的方法，其特征在于，所述刻蝕去除鰭片表面、柵極結(jié)構(gòu)頂部以及側(cè)墻表面的二氧化硅部分是濕法刻蝕。
6.如權(quán)利要求1所述的方法，其特征在于，所述柵極結(jié)構(gòu)是柵氧化層和多晶硅柵極的層疊柵極組合，或者高介電系數(shù)絕緣層和金屬柵極的層疊柵極組合，或者高介電系數(shù)絕緣層和虛擬柵極的層疊柵極組合。
7.—種鰭式場(chǎng)效應(yīng)管FinFET的制作方法，該方法包括: 提供一具有半導(dǎo)體襯底的晶片，所在所述半導(dǎo)體襯底的晶片器件面依次外延生長(zhǎng)鍺硅層和娃層； 光刻后依次刻蝕所述硅層和硅鍺層形成鰭片，以所述半導(dǎo)體襯底為刻蝕停止層；形成包圍所述鰭片的柵極結(jié)構(gòu)和側(cè)墻之后，以所述柵極和側(cè)墻為遮蔽在所述鰭片上形成源極和漏極； 選擇性刻所述鰭片下方的蝕鍺硅層，至少去除所述源極和漏極下方的鍺硅層部分；在晶片器件面可流動(dòng)化學(xué)氣相沉積二氧化硅后，刻蝕去除所述鰭片表面、柵極結(jié)構(gòu)頂部以及側(cè)墻表面的二氧化硅部分。
8.如權(quán)利要求1所述的方法，其特征在于，所述鍺硅層厚度范圍是5納米到50納米，所述硅層厚度范圍是10納米到100納米。
9.如權(quán)利要求1所述的方法，其特征在于，所述選擇性刻蝕鍺硅層的刻蝕氣體是三氟化氯ClF3氣體,所述刻蝕氣體的壓強(qiáng)范圍是0.01毫巴mbar到0.5mbar。
10.如權(quán)利要求1所述的方法，其特征在于，所述刻蝕去除鰭片表面、柵極結(jié)構(gòu)頂部以及側(cè)墻表面的二氧化硅部分是濕法刻蝕。
【文檔編號(hào)】H01L21/336GK103515215SQ201210219546
【公開(kāi)日】2014年1月15日 申請(qǐng)日期:2012年6月28日 優(yōu)先權(quán)日:2012年6月28日
【發(fā)明者】卜偉海 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司