專利名稱：測試鍵結(jié)構(gòu)以及晶圓測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造工藝，更具體地說，本發(fā)明涉及一種用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)，并且本發(fā)明還涉及一種采用了該測試鍵結(jié)構(gòu)的晶圓測試方法。
背景技術(shù)：
在晶圓加工處理工藝中，為了確保半導(dǎo)體器件的質(zhì)量，需要對(duì)晶圓執(zhí)行WAT(WaferAcceptance Test,晶圓可接受性測試)測試以及射頻(RF)測試之類的各種測試。晶圓可接受性測試指的是在半導(dǎo)體硅片在完成所有制程工藝后，針對(duì)硅片上的各種測試結(jié)構(gòu)所進(jìn)行的電性測試。通過對(duì)晶圓可接受性測試的測試數(shù)據(jù)的分析，可以發(fā)現(xiàn)半 導(dǎo)體制程工藝中的問題，幫助制程工藝進(jìn)行調(diào)整。一般來說，晶圓可接受性測試的測試參數(shù)分為兩類。一類是和器件相關(guān)的，包括MOS的開啟電壓，飽和電流，關(guān)閉電流，擊穿電壓等。另一類是和工藝相關(guān)的，包括接薄層電阻接觸電阻，柵氧化層電性厚度，隔離等。在晶圓可接受性測試中，通過使用測試鍵來測試晶圓各項(xiàng)參數(shù)的合格率。例如，在晶圓可接受性測試中，一般會(huì)在芯片的切割道上布置用于監(jiān)測元件相關(guān)的電性參數(shù)的一些測試鍵。圖I示意性地示出了根據(jù)現(xiàn)有技術(shù)的保護(hù)環(huán)測試鍵結(jié)構(gòu)。如圖I所示，根據(jù)現(xiàn)有技術(shù)的保護(hù)環(huán)測試鍵結(jié)構(gòu)包括底層硅I (其中形成了保護(hù)環(huán)注入?yún)^(qū))、布置在所述底層硅I上的氧化物層2 (用作MOS晶體管的柵極氧化物層)、布置在所述氧化物層2上的氮化硅層3、布置在所述氮化娃層3上的正娃酸乙酯(TEOS)層4、布置在所述正娃酸乙酯層4上的金
屬層5。其中測試鍵結(jié)構(gòu)還包括貫穿所述底層硅I、所述氧化物層2、所述氮化硅層3以及所述正硅酸乙酯層4的填充有導(dǎo)電材料的接觸孔6。并且，所述接觸孔6與所述金屬層5的金屬布線相連。在進(jìn)行金屬刻蝕的時(shí)候，如果金屬刻蝕工藝的等離子發(fā)生變化或者偏差，則會(huì)引入更多的電荷，并對(duì)器件造成損傷，然而圖I所示的保護(hù)環(huán)測試鍵結(jié)構(gòu)并不能測試這種金屬等離子體刻蝕電荷損害。由此，希望能夠提供一種能夠用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是針對(duì)現(xiàn)有技術(shù)中存在上述缺陷，提供一種能夠用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)。為了實(shí)現(xiàn)上述技術(shù)目的，本發(fā)明的第一方面提出一種用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)，其包括底層硅、布置在所述底層硅上的氧化物層、布置在所述氧化物層上的多晶硅層、布置在所述多晶硅層上的氮化硅層、布置在所述氮化硅層上的正硅酸乙酯層、布置在所述正硅酸乙酯層上的金屬層；其中，所述底層硅中形成了保護(hù)環(huán)注入?yún)^(qū)；并且其中，所述測試鍵結(jié)構(gòu)還包括貫穿所述底層硅、所述氧化物層、所述多晶硅層、所述氮化硅層以及所述正硅酸乙酯層的填充有導(dǎo)電材料的接觸孔，所述接觸孔與所述多晶硅層之間具有氧化層隔離區(qū)；并且，所述接觸孔與所述金屬層的金屬布線相連。優(yōu)選地，在上述用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)中，所述氧化物層用作MOS晶體管的柵極氧化物層。優(yōu)選地，在上述用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)中，所述測試鍵結(jié)構(gòu)是用于晶圓可接受性測試的測試鍵結(jié)構(gòu)。優(yōu)選地，在上述用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)中，所述測試鍵結(jié)構(gòu)用于測試功率MOS器件的金屬等離子體刻蝕電荷損害。優(yōu)選地，在上述用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)中，所述保護(hù) 環(huán)注入?yún)^(qū)中摻雜有硼元素。根據(jù)本發(fā)明的第二方面，提供了一種晶圓測試方法，其采用了根據(jù)本發(fā)明第一方面所述的晶圓測試鍵結(jié)構(gòu)來執(zhí)行晶圓可接受性測試。根據(jù)本發(fā)明，等離子體電荷由于天線效應(yīng)而在所述正硅酸乙酯層中被俘獲，并且在氧化物-多晶硅結(jié)構(gòu)中感應(yīng)出感應(yīng)電荷，從而形成耦合電壓，前向電場將導(dǎo)致所述氧化物層下的反型層，由此電流將在所述底層硅的表面反型層流過而不通過保護(hù)環(huán)電阻，即，不通過所述底層硅中的輕摻雜的保護(hù)環(huán)注入?yún)^(qū)。由此，在本發(fā)明中，通過測試上述表面電流，即可進(jìn)行金屬等離子體刻蝕電荷損害測試。


結(jié)合附圖，并通過參考下面的詳細(xì)描述，將會(huì)更容易地對(duì)本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點(diǎn)和特征，其中圖I示意性地示出了根據(jù)現(xiàn)有技術(shù)的保護(hù)環(huán)測試鍵結(jié)構(gòu)。圖2示意性地示出了根據(jù)本發(fā)明實(shí)施例的用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)。圖3示意性地示出了圖2所示的測試鍵結(jié)構(gòu)的電荷。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號(hào)。
具體實(shí)施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。在金屬等離子體刻蝕中，需要將物質(zhì)高度電離并保持一定的能量，然后將這種物質(zhì)刻蝕在晶圓上，從而形成期望的圖案。理論上，打入晶圓的離子總的對(duì)外電性應(yīng)該是呈現(xiàn)中性的，也就是說正離子和負(fù)離子是成對(duì)出現(xiàn)，但在實(shí)際中，打入晶圓的離子并不成對(duì)，這樣，就產(chǎn)生了游離電荷。另外，離子注入也可能導(dǎo)致游離電荷。這種由工藝帶來的影響是無法徹底消除的。在例如CMOS工藝之類的半導(dǎo)體工藝中，襯底一般接地，如果這些收集了電荷的導(dǎo)體和襯底間有電氣通路的話，那么這些電荷就會(huì)跑到襯底上去，將不會(huì)造成什么影響；如果這條放電通路不存在，這些電荷將通過其它路徑釋放，由此，電荷放電會(huì)在半導(dǎo)體器件的放電區(qū)域造成損害，一般來講，最容易遭到傷害的地方就是MOS晶體管的柵極氧化層。圖2示意性地示出了根據(jù)本發(fā)明實(shí)施例的用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)。如圖2所示，根據(jù)本發(fā)明實(shí)施例的用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)包括底層硅I (其中形成了保護(hù)環(huán)注入?yún)^(qū))、布置在所述底層硅I上的氧化物層2 (用作MOS晶體管的柵極氧化物層)、布置 在所述氧化物層2上的多晶硅層7、布置在所述多晶硅層7上的氮化硅層3、布置在所述氮化硅層3上的正硅酸乙酯層4、布置在所述正硅酸乙酯層4上的金屬層5。優(yōu)選地，保護(hù)環(huán)注入?yún)^(qū)中摻雜有硼(B)元素。其中測試鍵結(jié)構(gòu)還包括貫穿所述底層硅I、所述氧化物層2、所述多晶硅層7、所述氮化硅層3以及所述正硅酸乙酯層4的填充有導(dǎo)電材料的接觸孔6。并且，所述接觸孔6與所述金屬層5的金屬布線相連。其中，所述接觸孔6與所述多晶硅層7之間具有氧化層隔離區(qū)8，而不是直接接觸的。例如，氧化層隔離區(qū)8采用TEOS?？梢钥闯?，與現(xiàn)有技術(shù)不同的是，在所述氧化物層2以及所述氮化硅層3之間布置了一個(gè)多晶娃層7。更具體地說，圖3示意性地示出了圖2所示的測試鍵結(jié)構(gòu)的電荷。如圖3所示，等離子體電荷由于天線效應(yīng)而在所述正硅酸乙酯層4中被俘獲(如圖3的所述正硅酸乙酯層4中的“ + ”所示)，并且在氧化物-多晶硅結(jié)構(gòu)(所述氧化物層2、所述多晶硅層7)中感應(yīng)出感應(yīng)電荷，從而形成耦合電壓，前向電場將導(dǎo)致所述氧化物層2下的反型層，由此電流將在所述底層硅I的表面(反型層)流過(如圖3的箭頭所示)而不通過保護(hù)環(huán)電阻(即，不通過所述底層硅I中的輕摻雜的保護(hù)環(huán)注入?yún)^(qū))。由此，在本發(fā)明的上述實(shí)施例中，通過測試上述表面電流，即可進(jìn)行金屬等離子體刻蝕電荷損害測試。優(yōu)選地，上述測試鍵結(jié)構(gòu)是用于晶圓可接受性測試的測試鍵結(jié)構(gòu)。優(yōu)選地，上述測試鍵結(jié)構(gòu)用于測試功率MOS器件的金屬等離子體刻蝕電荷損害。根據(jù)本發(fā)明的另一優(yōu)選實(shí)施例，本發(fā)明還提供了一種采用了上述測試鍵結(jié)構(gòu)的晶圓測試方法。可以理解的是，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對(duì)于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)，其特征在于包括底層硅、布置在所述底層硅上的氧化物層、布置在所述氧化物層上的多晶硅層、布置在所述多晶硅層上的氮化硅層、布置在所述氮化硅層上的正硅酸乙酯層、布置在所述正硅酸乙酯層上的金屬層； 其中，所述底層硅中形成了保護(hù)環(huán)注入?yún)^(qū)；并且其中，所述測試鍵結(jié)構(gòu)還包括貫穿所述底層硅、所述氧化物層、所述多晶硅層、所述氮化硅層以及所述正硅酸乙酯層的填充有導(dǎo)電材料的接觸孔，所述接觸孔與所述多晶硅層之間具有氧化層隔離區(qū)；并且，所述接觸孔與所述金屬層的金屬布線相連。
2.如權(quán)利要求I所述的用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)，其特征在于，所述氧化物層用作MOS晶體管的柵極氧化物層。
3.如權(quán)利要求I或2所述的用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)，其特征在于，所述測試鍵結(jié)構(gòu)是用于晶圓可接受性測試的測試鍵結(jié)構(gòu)。
4.如權(quán)利要求I或2所述的用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)，其特征在于，所述測試鍵結(jié)構(gòu)用于測試功率MOS器件的金屬等離子體刻蝕電荷損害。
5.如權(quán)利要求I或2所述的用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)，其特征在于，所述保護(hù)環(huán)注入?yún)^(qū)中摻雜有硼元素。
6.一種晶圓測試方法，其特征在于采用了根據(jù)權(quán)利要求I至5之一所述的晶圓測試鍵結(jié)構(gòu)來執(zhí)行晶圓可接受性測試。
全文摘要
本發(fā)明提供了一種測試鍵結(jié)構(gòu)以及晶圓測試方法。根據(jù)本發(fā)明的用于金屬等離子體刻蝕電荷損害測試的測試鍵結(jié)構(gòu)包括底層硅、布置在所述底層硅上的氧化物層、布置在所述氧化物層上的多晶硅層、布置在所述多晶硅層上的氮化硅層、布置在所述氮化硅層上的正硅酸乙酯層、布置在所述正硅酸乙酯層上的金屬層。其中，所述底層硅中形成了保護(hù)環(huán)注入?yún)^(qū)；并且其中，所述測試鍵結(jié)構(gòu)還包括貫穿所述底層硅、所述氧化物層、所述多晶硅層、所述氮化硅層以及所述正硅酸乙酯層的填充有導(dǎo)電材料的接觸孔，所述接觸孔與所述多晶硅層之間具有氧化層隔離區(qū)；并且，所述接觸孔與所述金屬層的金屬布線相連。
文檔編號(hào)H01L23/544GK102800658SQ201210313099
公開日2012年11月28日 申請(qǐng)日期2012年8月29日 優(yōu)先權(quán)日2012年8月29日
發(fā)明者吳亞貞, 樓穎穎, 劉憲周, 李秀瑩 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司