專利名稱：鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法
技術(shù)領(lǐng)域：
本發(fā)明提出了鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，屬于超大規(guī)模集成電路制造技術(shù) 領(lǐng)域。
背景技術(shù)：
當(dāng)今半導(dǎo)體制造業(yè)在摩爾定律的指導(dǎo)下迅速發(fā)展，不斷地提高集成電路的性能和集成密度，同時盡可能的減小集成電路的功耗。因此，制備高性能，低功耗的超短溝器件將成為未來半導(dǎo)體制造業(yè)的焦點。當(dāng)進(jìn)入到22納米技術(shù)節(jié)點以后，傳統(tǒng)平面場效應(yīng)晶體管的泄漏電流不斷增加，以及日益嚴(yán)重的短溝道效應(yīng)，漏致勢壘降低(DIBL)效應(yīng)，不能很好的適應(yīng)半導(dǎo)體制造的發(fā)展。為了克服上述一系列問題，一大批新結(jié)構(gòu)半導(dǎo)體器件開始嶄露頭角，如 Double Gate FET, FinFET, Tri-Gate FET, Gate-all-around (GAA) Nanowire (NW) FET等，逐漸引起廣泛的關(guān)注。通過多柵結(jié)構(gòu)，能夠很好的加強(qiáng)柵對于溝道的控制能力，使得電場線難以從漏端直接穿過溝道到達(dá)源端，這樣就能大幅度的改善漏致勢壘降低效應(yīng)，減小泄漏電流，并且很好的抑制短溝道效應(yīng)。正是由于柵結(jié)構(gòu)導(dǎo)致良好的柵控能力，溝道區(qū)域不需要像傳統(tǒng)平面場效應(yīng)晶體管一樣進(jìn)行重?fù)诫s來抑制短溝道效應(yīng)，輕摻雜溝道區(qū)域的優(yōu)勢在于減小了散射帶來的遷移率的下降，從而使多柵結(jié)構(gòu)器件的遷移率得到大幅度改善。因此，F(xiàn)inFET作為一種新結(jié)構(gòu)器件，將是一個很有潛力的能夠替代傳統(tǒng)平面場效應(yīng)晶體管的選擇。Hasimoto 等人在 1998 年的 IEDM 會議上提出了 “folded-channel MOSFETs” 的概念。1999年，Heang等人在IEDM會議上公布50nm以下溝道長度的FinFET。這是FinFET第一次采用傳統(tǒng)硅工藝，被成功的集成在襯底上。Hu等人的U. S. Pat. No. 6413802中揭開了 FinFET的結(jié)構(gòu)，以及制備FinFET的工藝。在SOI襯底上最容易形成FinFET，工藝相對簡單，只需要在SOI襯底的頂硅層上光刻刻蝕出Fin條形狀，然后再經(jīng)過一系列柵工藝，源漏工藝以及后端的介質(zhì)層和金屬互聯(lián)就可以形成FinFET。但是它的缺點是(1)工藝成本太高，SOI襯底相當(dāng)昂貴；(2)需要進(jìn)行源漏抬升技術(shù)，否則源漏的擴(kuò)展電阻過大導(dǎo)致開態(tài)電流過小，器件性能較差；(3)沒有體引出，這樣就無法通過襯底偏置效應(yīng)調(diào)節(jié)閾值電壓。在鍺，三五族體襯底上形成FinFET，具有如下優(yōu)點(1)工藝成本相對較小，因為均在體襯底上完成，相比SOI片廉價很多；(2)由于采用鍺、三五族襯底，所以器件的遷移率比較高，因此可以獲得較大的開態(tài)電流；(3)在體襯底上制備FinFET，可以獲得體引出，從而可以通過襯底偏置效應(yīng)調(diào)節(jié)器件的閾值電壓。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出了與常規(guī)硅基超大規(guī)模集成電路制造技術(shù)兼容的鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，本發(fā)明通過如下技術(shù)方案予以實現(xiàn)一種鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，包括如下步驟
a)形成源漏和連接源漏的細(xì)條狀(Fin條)的圖形結(jié)構(gòu)該步驟主要目的是利用電子束光刻在硬掩膜上形成源漏和連接源漏的細(xì)條狀圖形結(jié)構(gòu)，利用電子束光刻可以使形成的細(xì)條狀結(jié)構(gòu)寬度20-40納米左右。i.在硅襯底上采用離子增強(qiáng)化學(xué)氣相淀積氧化硅、氮化硅作為硬掩膜；i i通過一次電子束光刻，刻蝕氮化硅、氧 化硅工藝，在硬掩膜上形成源漏和連接源漏的Fin條的圖形結(jié)構(gòu)；iii.去掉電子束光刻膠；iv.各向異性干法刻蝕鍺、三五族襯底，將硬掩膜上的圖形結(jié)構(gòu)轉(zhuǎn)移到襯底材料上；b)形成氧化隔離層該步驟主要目的是在Fin條下面和Fin條兩側(cè)襯底表面形成氧化層，使得這層氧化隔離層能夠起到抑制了襯底平面晶體管的開啟，防止電流從源端通過襯底到達(dá)漏端的作用。從而降低泄露電流，降低器件的功耗。方案一i.采用離子增強(qiáng)化學(xué)氣相淀積一層新的氧化硅，作為氧化隔離層；ii CMP化學(xué)機(jī)械拋光，使氧化硅平坦化，并且停止在Fin條頂部氮化硅硬掩膜表面；iii.利用濕法腐蝕回刻新淀積的氧化硅直Fin條露出設(shè)計的高度作為溝道區(qū)域；方案二i.淀積一層新的氮化娃；ii利用各項異性干法刻蝕刻蝕新的氮化硅，在Fin條兩側(cè)形成氮化硅側(cè)墻；iii.利用各項異性干法刻蝕刻蝕Fin條兩側(cè)裸露出來的鍺、三五族襯底；iv.利用各項同性干法刻蝕刻蝕Fin條兩側(cè)裸露凹陷下去的鍺、三五族襯底和Fin條底部的鍺、三五族半導(dǎo)體材料襯底；如果完全刻蝕掉Fin條底部的鍺、三五族半導(dǎo)體材料，使得Fin條不再與襯底相連，那么可以更好的抑制短溝道效應(yīng)；如果部分刻蝕掉Fin條底部的鍺、三五族半導(dǎo)體材料，使得Fin條仍然與襯底相連，那么可以使器件具有襯底偏置效應(yīng)，更容易設(shè)計閾值電壓。V.采用離子增強(qiáng)化學(xué)氣相淀積一層新的氧化硅，作為氧化隔離層；vi. CMP化學(xué)機(jī)械拋光，使氧化硅平坦化，并且停止在Fin條頂部氮化硅硬掩膜表面；vii利用濕法腐蝕回刻新淀積的氧化硅直Fin條露出設(shè)計的高度作為溝道區(qū)域；c)制備柵結(jié)構(gòu)和源漏結(jié)構(gòu)該步驟主要目的是形成柵結(jié)構(gòu)，其中柵結(jié)構(gòu)需要用電子束光刻來定義，這主要是因為電子束光刻能容易的將柵線條寬度控制在22納米左右，這是我們需要的溝道長度。另夕卜，如果增加CMP化學(xué)機(jī)械拋光使得Fin條兩側(cè)的柵結(jié)果分離，相互獨立，從而得到獨立雙柵結(jié)構(gòu)的FinFET。i. ALD淀積一層?xùn)沤橘|(zhì)層；ii PVD淀積一層?xùn)挪牧希?br> iii.通過電子束光刻，刻蝕柵材料，形成柵線條；iv.通過離子增強(qiáng)化學(xué)汽相淀積以及回刻，形成氧化硅的側(cè)墻；V.進(jìn)行離子注入和退火，形成源漏結(jié)構(gòu)；該步驟中，如果在光刻柵材料之前先進(jìn)行一次CMP使得柵材料平坦化，并且平面表面為Fin條頂部氧化娃硬掩膜表面，然后再通過光刻刻蝕技術(shù)，在Fin條兩側(cè)形成兩個相互不連接，獨立的柵線條，從而成為多閾值電壓器件。d)形成金屬接觸和金屬互聯(lián)該步驟主要目的是引出源漏端和柵端，方便測試和形成大規(guī)模電路結(jié)構(gòu)。本發(fā)明具有如下技術(shù)效果
該工藝流程完全與常規(guī)硅基超大規(guī)模集成電路制造技術(shù)兼容，制備過程具有簡單、方便、周期短的特點。此外，采用此工藝制備出的FinFET最小寬度可以控制在二十納米左右，多柵結(jié)構(gòu)可以提供很好的柵控制能力，非常適合于制備超短溝器件，進(jìn)一步縮小器件尺寸。最后，此方法制備形成的FinFET，具有較低的功耗，這主要由兩個原因一是因為Fin條下面和Fin條兩側(cè)襯底表面形成氧化層起到隔離作用，抑制了襯底平面晶體管的開啟，防止電流從源端通過襯底到達(dá)漏端；二是因為獨立雙柵結(jié)構(gòu)可以用于制備動態(tài)閾值電壓場效應(yīng)晶體管，在保持高性能的同時進(jìn)一步降低功耗。


圖1-11是本發(fā)明提出的鍺、三五族半導(dǎo)體材料襯底上制備FinFET的工藝流程示意圖。工藝流程的簡要說明如下圖I為淀積氧化硅氮化硅薄膜作為硬掩膜以后的結(jié)構(gòu)示意圖；圖2為進(jìn)行電子束光刻圖形，并通過各項異性干法刻蝕將圖形轉(zhuǎn)移到鍺、三五族半導(dǎo)體材料襯底上之后的結(jié)構(gòu)示意圖；圖3為方案一中淀積氧化硅并進(jìn)行CMP之后的結(jié)構(gòu)示意圖；圖4為方案一中中各向同性濕法腐蝕氧化硅至露出一定高度的Fin條之后的結(jié)構(gòu)示意圖；圖5為方案二中淀積氮化硅并各向異性干法刻蝕氮化硅，形成氮化硅側(cè)墻之后的結(jié)構(gòu)示意圖；圖6為方案二中各項異性干法刻蝕鍺、三五族半導(dǎo)體材料襯底之后的結(jié)構(gòu)示意圖；圖7為方案二中各項同性干法刻蝕鍺、三五族半導(dǎo)體材料襯底，使Fin條懸空之后的結(jié)構(gòu)示意圖；圖8為方案二中去掉氮化硅層之后的結(jié)構(gòu)示意圖；圖9為方案二中淀積氧化硅、進(jìn)行CMP、然后各向同性濕法腐蝕氧化硅至露出一定高度的Fin條之后的結(jié)構(gòu)示意圖；圖10為進(jìn)過柵介質(zhì)層淀積，柵材料淀積以及后續(xù)的CMP工藝之后，對柵線條進(jìn)行電子束光刻和各項異性干法刻蝕之后的結(jié)構(gòu)示意圖；圖11為進(jìn)行側(cè)墻工藝以及源漏注入、退火工藝之后的最終器件結(jié)構(gòu)示意圖。圖中1 一錯、二五族半導(dǎo)體材料襯底；2—氧化娃3一氣化娃；4一氣化欽。
具體實施例方式下面結(jié)合附圖和具體實施例對本發(fā)明進(jìn)行詳細(xì)說明，具體給出一實現(xiàn)本發(fā)明提出的鍺、三五族半導(dǎo)體材料襯底上制備FinFET的工藝方案，但不以任何方式限制本發(fā)明的范圍。根據(jù)下列步驟制備Fin條厚度約為20納米，溝道長度約為32納米的η型鍺、三五族FinFET的方案一
I.在硅襯底上離子增強(qiáng)化學(xué)氣相沉積氧化硅300 A;2.在氧化硅上離子增強(qiáng)化學(xué)氣相沉積氮化硅1000 A Jn圖I所示；3.電子束光刻定義源漏和連接源漏的細(xì)條狀圖形結(jié)構(gòu)，其中細(xì)條狀圖形結(jié)構(gòu)的寬度為20納米；4.各向異性干法刻蝕IOOOiA氮化硅；5.各向異性干法刻蝕300 A氧化硅；6.去掉光刻膠；7.各項異性干法刻蝕1000 A鍺、三五族襯底，將圖形轉(zhuǎn)移到硅襯底上，如圖2所 示；8.在硅襯底上離子增強(qiáng)化學(xué)氣相沉積氧化硅5000 A;9. CMP化學(xué)機(jī)械拋光，使氧化硅平坦化，并且停止在Fin條頂部氮化硅硬掩膜表面，如圖3所示；10.各向同性濕法腐蝕氧化硅，直至裸露出500 A高度的Fin條，如圖4所示；11.用HF溶液對Fin條進(jìn)行表面清洗；12. ALD 淀積 High-k 材料，如 HfO2,厚度為 5nm ；13.濺射1000 A氮化鈦，作為柵材料；14.電子束光刻定義柵細(xì)線條，柵條的寬度為32納米；15.各項異性干法刻蝕1000 A氮化鈦，形成柵細(xì)線條，如圖10所示；16.離子增強(qiáng)化學(xué)汽相沉積氧化硅200 A，作為側(cè)墻材料；17.各向異性干法刻蝕200 A氧化層，形成側(cè)墻；18.源漏離子注入，注As，注入能量為50keV，注入劑量為4el5cm_2 ；19. RTP退火，1050度，5秒，在氮氣氛圍下，如圖11所示；根據(jù)下列步驟制備Fin條厚度約為30納米，溝道長度約為32納米的η型鍺、三五族FinFET的方案二 I.在硅襯底上離子增強(qiáng)化學(xué)氣相沉積氧化硅300 42.在氧化硅上離子增強(qiáng)化學(xué)氣相沉積氮化硅1000 Α,如圖I所示；3.電子束光刻定義源漏和連接源漏的細(xì)條狀圖形結(jié)構(gòu)，其中細(xì)條狀圖形結(jié)構(gòu)的寬度為20納米；4.各向異性干法刻蝕1000 A氮化硅；5.各向異性干法刻蝕300 A氧化硅；6.去掉光刻膠；7.各項異性干法刻蝕1000 A鍺、三五族襯底，將圖形轉(zhuǎn)移到硅襯底上，如圖2所示；8.在硅襯底上離子增強(qiáng)化學(xué)氣相沉積氮化硅500 ??；9.各向異性干法刻蝕氮化硅500 Α,如圖5所示，在Fin條兩側(cè)形成氮化硅側(cè)墻；10.各向異性干法刻蝕1000 A鍺、三五族襯底，如圖6所示，刻蝕Fin條兩側(cè)裸露出來的鍺、三五族襯底；11.各向同性干法刻蝕1000 A鍺、三五族襯底，如圖7所示，刻蝕Fin條兩側(cè)裸露凹陷下去的鍺、三五族襯底和Fin條底部的鍺、三五族半導(dǎo)體材料襯底。如果完全刻蝕掉Fin條底部的鍺、三五族半導(dǎo)體材料，使得Fin條不再與襯底相連，那么可以更好的抑制短溝道效應(yīng)；如果部分刻蝕掉Fin條底部的鍺、三五族半導(dǎo)體材料，使得Fin條仍然與襯底相連，那么可以使器件具有襯底偏置效應(yīng)，更容易設(shè)計閾值電壓。12.各向同性濕法腐蝕去掉1000 A氮化硅，如圖8所示；13.在硅襯底上離子增強(qiáng)化學(xué)氣相沉積氧化硅5000 A；14. CMP化學(xué)機(jī)械拋光，使氧化硅平坦化，并且停止在Fin條頂部氮化硅硬掩膜表面；15.各向同性濕法腐蝕氧化硅，直至裸露出500 A高度的Fin條，如圖9所示；16.用HF溶液對Fin條進(jìn)行表面清洗；
17. ALD 淀積 High-k 材料，如 HfO2,厚度為 5nm ；18.濺射1000 A氮化鈦，作為柵材料；19.電子束光刻定義柵細(xì)線條，柵條的寬度為32納米；20.各項異性干法刻蝕1000 A氮化鈦，形成柵細(xì)線條，如圖10所示；21.離子增強(qiáng)化學(xué)汽相沉積氧化硅200 A作為側(cè)墻材料；22.各向異性干法刻蝕200 A氧化層，形成側(cè)墻；23.源漏離子注入，注As，注入能量為50keV，注入劑量為4el5cm_2 ；24. RTP退火，1050度，5秒，在氮氣氛圍下，如圖11所示。最后需要注意的是，公布實施方式的目的在于幫助進(jìn)一步理解本發(fā)明，但是本領(lǐng)域的技術(shù)人員可以理解在不脫離本發(fā)明及所附的權(quán)利要求的精神和范圍內(nèi)，各種替換和修改都是可能的。因此，本發(fā)明不應(yīng)局限于實施例所公開的內(nèi)容，本發(fā)明要求保護(hù)的范圍以權(quán)利要求書界定的范圍為準(zhǔn)。
權(quán)利要求
1. 一種鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，包括如下步驟 a)形成源漏和連接源漏的細(xì)條狀的圖形結(jié)構(gòu) i.在鍺、三五族襯底上采用離子增強(qiáng)化學(xué)氣相淀積氧化硅、氮化硅作為硬掩膜； .通過一次電子束光刻，刻蝕氮化硅、氧化硅工藝，在硬掩膜上形成源漏和連接源漏的Fin條的圖形結(jié)構(gòu)； iii.去掉電子束光刻膠； iv.各向異性干法刻蝕鍺、三五族襯底，將硬掩膜上的圖形結(jié)構(gòu)轉(zhuǎn)移到襯底材料上； b)形成氧化隔離層的方案 i.采用離子增強(qiáng)化學(xué)氣相淀積一層新的氧化硅，作為氧化隔離層；ii.CMP化學(xué)機(jī)械拋光，使氧化硅平坦化，并且停止在Fin條頂部氮化硅硬掩膜表面； iii.利用濕法腐蝕回刻新淀積的氧化硅直Fin條露出設(shè)計的高度作為溝道區(qū)域； c)形成柵結(jié)構(gòu)和源漏結(jié)構(gòu) 1.ALD淀積一層?xùn)沤橘|(zhì)層； ii.PVD淀積一層?xùn)挪牧希? iii.通過電子束光刻，刻蝕柵材料，形成柵線條； iv.通過離子增強(qiáng)化學(xué)汽相淀積以及回刻； v.進(jìn)行離子注入和退火，形成源漏結(jié)構(gòu)。
2.—種鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，包括如下步驟 a)形成源漏和連接源漏的細(xì)條狀的圖形結(jié)構(gòu) i.在硅襯底上采用離子增強(qiáng)化學(xué)氣相淀積氧化硅、氮化硅作為硬掩膜； ii.通過一次電子束光刻，刻蝕氮化硅、氧化硅工藝，在硬掩膜上形成源漏和連接源漏的Fin條的圖形結(jié)構(gòu)； iii.去掉電子束光刻膠； iv.各向異性干法刻蝕鍺、三五族襯底，將硬掩膜上的圖形結(jié)構(gòu)轉(zhuǎn)移到襯底材料上； b)形成氧化隔離層的方案 i.淀積一層新的氮化娃; ii.利用各項異性干法刻蝕刻蝕新的氮化娃，在Fin條兩側(cè)形成氮化娃側(cè)墻； iii.利用各項異性干法刻蝕刻蝕Fin條兩側(cè)裸露出來的鍺、三五族半導(dǎo)體材料襯底； iv.利用各項同性干法刻蝕刻蝕Fin條兩側(cè)裸露凹陷下去的鍺、三五族半導(dǎo)體材料襯底，以及完全刻蝕掉或部分刻蝕掉Fin條底部的鍺、三五族半導(dǎo)體材料襯底； V.采用離子增強(qiáng)化學(xué)氣相淀積一層新的氧化硅，作為氧化隔離層；vi.CMP化學(xué)機(jī)械拋光，使氧化硅平坦化，并且停止在Fin條頂部氮化硅硬掩膜表面； vii.利用濕法腐蝕回刻新淀積的氧化硅直Fin條露出設(shè)計的高度作為溝道區(qū)域； c)形成柵結(jié)構(gòu)和源漏結(jié)構(gòu) i.ALD淀積一層?xùn)沤橘|(zhì)層； ii.PVD淀積一層?xùn)挪牧希? iii.通過電子束光刻，刻蝕柵材料，形成柵線條； iv.通過離子增強(qiáng)化學(xué)汽相淀積以及回刻； v.進(jìn)行離子注入和退火，形成源漏結(jié)構(gòu)。
3.如權(quán)利要求I或2所述的鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，其特征在于所屬步驟c)中，High-k柵介質(zhì)和金屬柵材料分別由ALD和PVD完成。
4.如權(quán)利要求I或2所述的鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，其特征在于所屬步驟c)中，在光刻柵材料之前先進(jìn)行一次CMP使得柵材料平坦化，并且平面表面為Fin條頂部氧化硅硬掩膜表面，然后再通過光刻刻蝕技術(shù)，在Fin條兩側(cè)形成兩個相互不連接，獨立的柵線條。
5.如權(quán)利要求I或2所述的鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，其特征在于所述步驟a)、c)中，光刻形成源漏和連接源漏的細(xì)條狀圖形結(jié)構(gòu)，采用電子束光刻技術(shù)形成細(xì)柵圖形結(jié)構(gòu)。
6.如權(quán)利要求I或2所述的鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，其特征在于所述步驟a)、b)中，淀積工藝采用PECVD技術(shù)。
7.如權(quán)利要求I或2所述的鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，其特征在于所述步驟c)中，涉及的退火工藝為低溫退火，退火溫度范圍為300°C -500°C。
全文摘要
本發(fā)明公開了一種鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，主要的工藝流程包括形成源漏和連接源漏的細(xì)條狀的圖形結(jié)構(gòu)；形成氧化隔離層；形成柵結(jié)構(gòu)和源漏結(jié)構(gòu)；形成金屬接觸和金屬互聯(lián)。采用此方法可以在鍺、三五族半導(dǎo)體材料襯底上很容易的形成FinFET，而且整個工藝流程雖然在鍺、三五族半導(dǎo)體材料上完成，但是完全與常規(guī)硅基超大規(guī)模集成電路制造技術(shù)類似，制備工藝具有簡單、方便、周期短的特點。此外，采用此工藝制備出的FinFET最小寬度可以控制在二十納米左右，多柵結(jié)構(gòu)可以提供很好的柵控制能力，非常適合于制備超短溝器件，進(jìn)一步縮小器件尺寸。且采用本發(fā)明制備形成的FinFET，具有較低的功耗。
文檔編號H01L21/336GK102832135SQ20121032646
公開日2012年12月19日 申請日期2012年9月5日 優(yōu)先權(quán)日2012年9月5日
發(fā)明者黃如, 樊捷聞, 許曉燕, 李佳, 王潤聲 申請人:北京大學(xué)