專利名稱：一種基于外圍垂直互連技術(shù)的疊層型3d-mcm結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子技術(shù)領(lǐng)域，涉及微電子組裝，特別是多芯片組件MCM，垂直互連疊層型三維多芯片組件3D-MCM技術(shù)，主要應(yīng)用于實現(xiàn)復(fù)雜電子系統(tǒng)的小型化、高性能、高
可靠性。
背景技術(shù)：
微電子組裝技術(shù)是減小電子設(shè)備體積重量、加快運算速度、提高可靠性、減少組裝層次的關(guān)鍵技術(shù)，其中最引人矚目的是多芯片組件MCM，而在多芯片組件MCM基礎(chǔ)上發(fā)展起來的三維多芯片組件3D-MCM以其獨有的優(yōu)勢也越來越多的受到國內(nèi)外的重視。國際上，以美、法等國為首的發(fā)達(dá)國家加強了對三維多芯片組件3D-MCM的研究。美國Honeywell公司采用AIN多層基板制作的航天計算機(jī)用存儲和處理3D-MCM，上層包括兩個雙面組裝的存儲器組件，每面含有八個8X32K的SRAM，一個線性驅(qū)動器IC和一個備用SRAM ;下層包括一個單面組裝的處理器組件，內(nèi)含5個1750A芯片。法國Thomson公司采用3D-MCM技術(shù)實現(xiàn)了便攜式圖像傳輸組件，包含一個微棱鏡、一個312 X 287光電二極管陣列、九個IC芯片和四十個兀件,而體積僅為14mm* 11 mm* 10mm。目前國外3D-MCM主要應(yīng)用于軍用電子、航天電子和大型計算機(jī)等領(lǐng)域，主要產(chǎn)品有存儲器、數(shù)字信號處理器、圖像處理與識別系統(tǒng)、人工神經(jīng)網(wǎng)絡(luò)、大型并行計算機(jī)處理器以及二級緩存等。目前國內(nèi)的多芯片組件MCM研究單位雖然對3D-MCM也進(jìn)行了一些探索，但總體來說尚屬于起步階段。美新半導(dǎo)體公司公開了一種利用PCB基板進(jìn)行垂直互連的三維多芯片組件3D-MCM封裝方法，在PCB基板側(cè)壁和表面貼裝有IC和MEMS等芯片，進(jìn)行垂直方向貼片。中國航天時代電子公司第七七一研究所公開了一種三維多芯片組件3D-MCM的互連及封裝方法，采用該方法的計算機(jī)單位面積連接點數(shù)大于10000個/dm2，熱阻小于O. 450C /W，I/O數(shù)量為256個，組裝效率達(dá)121 %。雖然近年來國內(nèi)3D-MCM的研究小有成就，但是3D-MCM實用化工作方面尚屬于起步階段，與國外的應(yīng)用水平和發(fā)展規(guī)模相比有較遠(yuǎn)距離。為了改變這種現(xiàn)狀，所以展開相關(guān) 研究。

發(fā)明內(nèi)容
本發(fā)明提供了一種基于外圍垂直互連技術(shù)的疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，在多芯片組件MCM的基礎(chǔ)上，采用外圍垂直互連技術(shù)，形成疊層型三維多芯片組件3D-MCM，用于滿足復(fù)雜電子電路系統(tǒng)的小型化、高性能及高可靠性要求。為了實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案—種基于外圍垂直互連技術(shù)的疊層型三維多芯片組件3D-MCM結(jié)構(gòu),包括上層多芯片組件MCM，外圍垂直互連焊柱(I)，下層多芯片組件MCM，封裝殼體(2);所述上層多芯片組件MCM，包括第一芯片放置區(qū)(3)、上層球柵陣列(4)和第一高密度多層互連基板(8);第一芯片放置區(qū)(3)位于第一高密度多層互連基板(8)的上表面；該上層球柵陣列(4)位于第一高密度多層互連基板(8)的下表面；該第一芯片放置區(qū)(3)內(nèi)各個芯片之間的互連通過在第一高密度多層互連基板(8)上布線實現(xiàn)；第一芯片放置區(qū)
(3)內(nèi)各個芯片與下層多芯片組件MCM中各個芯片之間的互連管腳以及與外圍電路的互連管腳均連接到上層球柵陣列(4)；所述外圍垂直互連焊柱(I)是由上層球柵陣列(4)的各個焊球引出到互連球柵陣列(7)的垂直互連金屬柱，所述外圍垂直互連焊柱(I)用于實現(xiàn)上層多芯片組件MCM中各個芯片與下層多芯片組件MCM中各個芯片之間的互連，以及通過該外圍垂直互連焊柱(1)，把上層多芯片組件MCM中各個芯片與外圍電路的互連管腳連接到下層球柵陣列(6)；所述下層多芯片組件MCM，包括第二芯片放置區(qū)(5)、下層球柵陣列(6)、互連球柵陣列(7)和第二高密度多層互連基板(9);第二上層芯片放置區(qū)(5)位于第二高密度多層互連基板(9)的上表面；所述下層球柵陣列(6)位于第二高密度多層互連基板(9)的下表面；所述互連球柵陣列(7)位于第二高密度多層互連基板(9)的上表面和第二芯片放置區(qū)
(5)的外圍；第二芯片放置區(qū)(5)各個芯片之間的互連通過在第二高密度多層互連基板(9)上布線實現(xiàn)；該第二芯片放置區(qū)(5)中各個芯片與外圍電路的互連管腳連接到下層球柵陣列(6)上；下層球柵陣列(7)作為疊層型三維多芯片組件3D-MCM中的所有芯片與外圍電路的互連管腳；所述的封裝殼體(2)，包括四個側(cè)面殼體和一個頂面殼體，疊層型三維多芯片組件3D-MCM中所有芯片均封裝在該封裝殼體(2)中。所述的疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，上層多芯片組件MCM和下層多芯片組件MCM的互連采用外圍互連的形式，上層球柵陣列(4)和互連球柵陣列(7)的陣列結(jié)構(gòu)、焊盤尺寸、數(shù)量、間距完全一致，上層球柵陣列(4)的各個焊球與互連球柵陣列(7)的各個焊球在垂直方向上一一對應(yīng)，采用外圍垂直互連焊柱(I)實現(xiàn)上層多芯片組件MCM和下層多芯片組件MCM的外圍互連。所述的疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，上層多芯片組件MCM和下層多芯片組件MCM中芯片的全部互連管腳均由下層多芯片組件MCM的下層球柵陣列(6)引出。所述的疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，第一高密度多層互連基板(8)板框尺寸比第二高密度多層互連基板(9)板框尺寸小，減小部分的大小為封裝殼體(2)的尺寸。本發(fā)明由于使用了疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，每層中的各元件可以更緊密的相互靠近安裝，提高了組裝效率和組裝密度，上下層多芯片組件MCM之間的垂直互連長度遠(yuǎn)小于傳統(tǒng)的平面互連長度，傳輸信號線長度變短，改善了信號的傳輸特性，提高了信號的質(zhì)量以及傳輸速度，實現(xiàn)了產(chǎn)品的高性能和多功能化，減少了線間串?dāng)_噪聲和組裝層次，有效地提高了可靠性以及抗干擾能力，體積和重量均遠(yuǎn)較傳統(tǒng)結(jié)構(gòu)小，滿足復(fù)雜電子電路系統(tǒng)小型化、高性能及高可靠性要求。


圖1是本發(fā)明疊層型三維多芯片組件3D-MCM結(jié)構(gòu)的示意圖；圖2是芯片放置區(qū)的布局示意圖；圖3是本發(fā)明結(jié)構(gòu)中下層多芯片組件的上表面俯視具體實施例方式以下結(jié)合具體實施例，對本發(fā)明進(jìn)行詳細(xì)說明。將本發(fā)明用于某實時成像系統(tǒng)中信號處理裝置，該信號處理裝置包括8片數(shù)字信號處理器DSP和32片同步動態(tài)隨機(jī)存儲器SDRAM。采用該疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，將8片DSP和32片SDRAM分割成兩個相同結(jié)構(gòu)的3D-MCM ;每個3D-MCM包括有4片DSP和16片SDRAM，分為上層多芯片組件MCM和下層多芯片組件MCM ;上層多芯片組件MCM和下層多芯片組件MCM均分別包括2片DSP和8片SDRAM。參照圖1，本發(fā)明結(jié)構(gòu)包括4部分，第一部分為上層多芯片組件MCM，第二部分為外圍垂直互連焊柱1，第三部分為下層多芯片組件MCM，第四部分是封裝殼體2。第一部分的上層多芯片組件MCM，包括第一芯片放置區(qū)3、上層球柵陣列4和第一高密度多層互連基板8。參照圖2，該第一芯片放置區(qū)3包括2片DSP和8片SDRAM，各個芯 片之間的互連通過在第一高密度多層互連基板8上布線實現(xiàn)；該上層多芯片組件MCM中各個芯片與下層多芯片組件MCM中各個芯片之間的互連管腳，以及與外圍電路的互連管腳均連接到上層球柵陣列4。第二部分的外圍垂直互連焊柱I是由上層球柵陣列4的各個焊球引出到互連球柵陣列7的垂直互連金屬柱，其中互連球柵陣列7的陣列結(jié)構(gòu)、焊盤尺寸、間距、數(shù)量均與上層球柵陣列4完全一致。該外圍垂直互連焊柱I用于實現(xiàn)上層多芯片組件MCM中各個芯片與下層多芯片組件MCM中各個芯片之間的互連，以及通過該外圍垂直互連焊柱1，把上層多芯片組件MCM中各個芯片與外圍電路的互連管腳連接到下層球柵陣列6。第三部分的下層多芯片組件MCM，包括第二芯片放置區(qū)5、下層球柵陣列6、互連球柵陣列7和第二高密度多層互連基板9。參照圖3，該互連球柵陣列7位于第二芯片放置區(qū)5的外圍。該第二芯片放置區(qū)5包括2片DSP和8片SDRAM，其中芯片布局與第一芯片放置區(qū)3的芯片布局相同，各個芯片之間的互連通過在第二高密度多層互連基板9上布線實現(xiàn)；該第二芯片放置區(qū)5中各個芯片與外圍電路的互連管腳連接到下層球柵陣列6上。下層球柵陣列6作為疊層型三維多芯片組件3D-MCM中的所有芯片與外圍電路的互連管腳。第四部分的封裝殼體2，包括四個側(cè)面殼體和一個頂面殼體，疊層型三維多芯片組件3D-MCM中所有芯片均封裝在該封裝殼體2中。對本發(fā)明中數(shù)字信號處理器DSP和同步動態(tài)隨機(jī)存取存儲器SDRAM的關(guān)鍵信號網(wǎng)絡(luò)進(jìn)行測試，其結(jié)果如表1:表一
權(quán)利要求
1.一種基于外圍垂直互連技術(shù)的疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，其特征在于，包括上層多芯片組件MCM，外圍垂直互連焊柱(I)，下層多芯片組件MCM，封裝殼體(2);所述上層多芯片組件MCM，包括第一芯片放置區(qū)(3)、上層球柵陣列(4)和第一高密度多層互連基板(8);第一芯片放置區(qū)(3)位于第一高密度多層互連基板(8)的上表面；該上層球柵陣列(4)位于第一高密度多層互連基板(8)的下表面；該第一芯片放置區(qū)(3)內(nèi)各個芯片之間的互連通過在第一高密度多層互連基板(8)上布線實現(xiàn)；第一芯片放置區(qū)(3) 內(nèi)各個芯片與下層多芯片組件MCM中各個芯片之間的互連管腳以及與外圍電路的互連管腳均連接到上層球柵陣列(4)；所述外圍垂直互連焊柱(I)是由上層球柵陣列(4)的各個焊球引出到互連球柵陣列 (7)的垂直互連金屬柱，所述外圍垂直互連焊柱(I)用于實現(xiàn)上層多芯片組件MCM中各個芯片與下層多芯片組件MCM中各個芯片之間的互連，以及通過該外圍垂直互連焊柱(I)，把上層多芯片組件MCM中各個芯片與外圍電路的互連管腳連接到下層球柵陣列(6)；所述下層多芯片組件MCM，包括第二芯片放置區(qū)(5)、下層球柵陣列(6)、互連球柵陣列 (7)和第二高密度多層互連基板(9);第二上層芯片放置區(qū)(5)位于第二高密度多層互連基板(9)的上表面；所述下層球柵陣列(6)位于第二高密度多層互連基板(9)的下表面；所述互連球柵陣列(7)位于第二高密度多層互連基板(9)的上表面和第二芯片放置區(qū)(5)的外圍；第二芯片放置區(qū)(5)各個芯片之間的互連通過在第二高密度多層互連基板(9)上布線實現(xiàn)；該第二芯片放置區(qū)(5)中各個芯片與外圍電路的互連管腳連接到下層球柵陣列(6) 上；下層球柵陣列(6)作為疊層型三維多芯片組件3D-MCM中的所有芯片與外圍電路的互連管腳；所述的封裝殼體(2)，包括四個側(cè)面殼體和一個頂面殼體，疊層型三維多芯片組件 3D-MCM中所有芯片均封裝在該封裝殼體(2)中。
2.根據(jù)權(quán)利要求1所述的疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，其特征在于，上層多芯片組件MCM和下層多芯片組件MCM的互連采用外圍互連的形式，上層球柵陣列(4)和互連球柵陣列(7)的陣列結(jié)構(gòu)、焊盤尺寸、數(shù)量、間距完全一致，上層球柵陣列(4)的各個焊球與互連球柵陣列(7)的各個焊球在垂直方向上一一對應(yīng)，采用外圍垂直互連焊柱(I)實現(xiàn)上層多芯片組件MCM和下層多芯片組件MCM的外圍互連。
3.根據(jù)權(quán)利要求1所述的疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，其特征在于，上層多芯片組件MCM和下層多芯片組件MCM中芯片的全部互連管腳均由下層多芯片組件MCM的下層球柵陣列(6)引出。
4.根據(jù)權(quán)利要求1所述的疊層型三維多芯片組件3D-MCM結(jié)構(gòu)，其特征在于，第一高密度多層互連基板(8)板框尺寸比第二高密度多層互連基板(9)板框尺寸小，減小部分的大小為封裝殼體(2)的尺寸。
全文摘要
本發(fā)明公開了一種基于外圍垂直互連技術(shù)的疊層型3D-MCM結(jié)構(gòu)，包括上層多芯片組件MCM，外圍垂直互連焊柱(1)，下層多芯片組件MCM，封裝殼體(2)。上層多芯片組件是由上層芯片放置區(qū)、上層球柵陣列和高密度多層互連基板構(gòu)成。下層多芯片組件是由下層芯片放置區(qū)、下層球柵陣列、互連球柵陣列和高密度多層互連基板構(gòu)成。采用外圍垂直互連焊柱的形式實現(xiàn)上下層多芯片組件間的互連，共用一個封裝殼體，形成三維多芯片組件3D-MCM。所發(fā)明結(jié)構(gòu)能滿足復(fù)雜電子電路系統(tǒng)小型化、高性能和高可靠性要求。
文檔編號H01L25/00GK103022005SQ201210595679
公開日2013年4月3日 申請日期2012年12月22日 優(yōu)先權(quán)日2012年12月22日
發(fā)明者董剛, 劉全威, 楊銀堂 申請人:西安電子科技大學(xué)