專利名稱：疊層中的垂直電互連的制作方法
技術(shù)領域：
本發(fā)明涉及具有至少兩個相互部分或全部重疊的疊置層的存儲器和/或數(shù)據(jù)處理器件，其中所述層由襯底支撐或通過交替地形成所述疊置層的夾層結(jié)構(gòu)的自支撐結(jié)構(gòu)，并且其中疊層中的至少兩層包括電連接到至少另一層和/或襯底中存儲器和/或處理電路的存儲器和/或處理電路；以及制造這種器件的方法。
現(xiàn)代的電子微電路通常在一系列的處理步驟中一層接一層地形成在硅芯片上，其中絕緣層將通過各種淀積和腐蝕技術(shù)構(gòu)圖和處理包括含金屬材料、絕緣材料和半導電材料的各層分開。整體地使結(jié)構(gòu)保證位于襯底中和襯底頂部層中的元件和分支電路之間的電連接。稱為通路(vias)的這些連接，通常為金屬柱或線，穿透一個或多個將要連接部件分離開的插入材料層。這種通路可以在層形成工藝期間制成，或通過穿過層產(chǎn)生溝槽(例如通過腐蝕)之后將金屬栓塞填充到溝槽內(nèi)使它們插入已存在的各層中。
目前現(xiàn)有技術(shù)的硅芯片包含20-30個掩蔽步驟，包含直接或間接連接到通路的構(gòu)圖的金屬內(nèi)層引線的各層數(shù)量通常為3-5。每個通路需要在要橫貫或連接的每個層中占據(jù)一定量的區(qū)域除了通路自身的金屬橫界面之外，在它周圍必須設置有緩沖區(qū)，將通路與不能直接接觸通路的相鄰電路絕緣開，必須考慮為構(gòu)圖每層限定的精度以及構(gòu)圖掩模的對準精度。
以上提及的現(xiàn)有技術(shù)已證明通常適用于以上提到的形成在硅襯底上的器件，這里層和通路的數(shù)量少而適量，超高精度的光刻(lithography)技術(shù)為芯片制造工藝的整體部分。然而，通路為整個制造工藝中相當復雜的結(jié)構(gòu)，影響了產(chǎn)量和成本。此外，對于競爭激烈的大商家，希望在未來的幾年中對于電子數(shù)據(jù)處理和存儲器件能出現(xiàn)完全新型的器件結(jié)構(gòu)和制造方法。這種新結(jié)構(gòu)的共同特征是它們在含非常大量層的致密疊層中引入薄膜電子器件。在許多情況中，這些器件能夠通過大規(guī)模生產(chǎn)技術(shù)例如薄聚合物襯底上進行的卷裝進出(roll-to-roll)工藝制造。在本文中，傳統(tǒng)的通路連接技術(shù)在技術(shù)上完全不適合并且成本高。
本發(fā)明的主要目的是提供一種在引入含相互部分或完全重疊的兩片或多片或膜形功能部分的疊層的存儲器和/或處理器件中，在各層之間和/或各層和下襯底之間產(chǎn)生電互連的方法和技術(shù)措施。
本發(fā)明的另一目的是提供一種當這種片或膜形功能部分的數(shù)量變大，通常超過5-10時能夠?qū)崿F(xiàn)的方法和技術(shù)措施。
本發(fā)明的再一目的是提供一種當通過大規(guī)模低成本技術(shù)制造這種片或膜形功能部分和組裝器件時能夠?qū)崿F(xiàn)的方法和技術(shù)措施。
根據(jù)本發(fā)明可以實現(xiàn)以上提到的器件和方法的各目的和其它特點和優(yōu)點，器件的特征在于所述層相對設置使鄰近的層至少在所述器件的一個邊緣上形成交錯結(jié)構(gòu)，所述結(jié)構(gòu)中至少兩層的邊緣形成一組有角度或傾斜的臺階，其中每個臺階具有對應于每層的高度，并且提供至少一個邊緣電導體越過一層的邊緣并一次下降一個臺階，能夠連接到交錯結(jié)構(gòu)中任何層中的一個電導體；方法的特征在于包括步驟連續(xù)地添加所述各層，一次一層使各層形成交錯結(jié)構(gòu)；每層提供有至少一個電接觸焊盤，用于連接到一個或多個層間邊緣連接體。
在根據(jù)本發(fā)明器件的一個優(yōu)選實施例中，包括至少一個電導體，該電導體越過所述交錯結(jié)構(gòu)的邊緣并電連接到兩層或更多甚至多個鄰接層的層間導體，一次越過一個臺階。
在所述連接中，優(yōu)選所述層間導體形成越過臺階直到鄰接層以上和/或向下到鄰接層以下的電導體之間的電連接。
在根據(jù)本發(fā)明方法的第一優(yōu)選實施例中，所述層提供在支撐襯底上，并將所述交錯結(jié)構(gòu)形成階梯形金字塔。
在方法的第二優(yōu)選實施例中，所述層提供在支撐襯底上，所述交錯結(jié)構(gòu)形成為倒置的金字塔，每個所述層借助所述邊緣電連接體越過一個臺階連接到所述襯底。
最后，在根據(jù)本發(fā)明的方法中，優(yōu)選在選自下面的一個工藝形成所述邊緣連接體即，光刻、干蝕刻、噴墨印刷、絲網(wǎng)印刷、軟(soft)光刻、電解或原位轉(zhuǎn)換。
現(xiàn)在參考附圖詳細介紹本發(fā)明，其中

圖1a示出了這里稱為“金字塔”型的通用(generic)器件的側(cè)視圖。它由位于安裝在基底襯底上分離但相互粘接的片或膜層上的疊置功能單元組成。給定層上表面上的電路電連接到該片露出的邊緣區(qū)域上的局部接觸焊盤。
圖1b和1c示出了與圖1a中側(cè)視圖一致的兩個備選結(jié)構(gòu)的俯視圖。在圖1b中，結(jié)構(gòu)在一個方向為臺階狀，在圖1c中為兩個方向。
圖2示出了與圖1a所示結(jié)構(gòu)類似的結(jié)構(gòu)，但現(xiàn)在每層的邊緣為傾斜或錐形。
圖3示出了與圖1c所示結(jié)構(gòu)類似的結(jié)構(gòu)，但現(xiàn)在多個接觸焊盤提供在每個臺階上，產(chǎn)生修補(patching)內(nèi)層和層間連接的可能性。
圖4a-c示出了與圖1a所示結(jié)構(gòu)類似的結(jié)構(gòu)，但此時疊層為自支撐，即沒有支撐襯底。
圖4d也示出了一個自支撐結(jié)構(gòu)。此時每層的兩個側(cè)邊分別設置通路。
圖5a-e示出了產(chǎn)生圖1a所示類型結(jié)構(gòu)的制造步驟的一個例子。
圖6a-d示出了產(chǎn)生圖1a所示類型結(jié)構(gòu)的制造步驟的另一個例子。此時，一次制成一個臺階，以至與例如邊緣連接的制造中使用高清晰度光刻時限制的場深度一致。
圖7示出了這里稱為“倒金字塔”型的通用器件的側(cè)視圖。與金字塔型器件一樣，它由位于分離但安裝在基底襯底上的粘接片的疊置功能單元組成。然而此時，疊層中每層的面積隨與襯底的距離增加而增加。每層具有到襯底內(nèi)/襯底上指定焊盤的分離通路。
圖8a-g示出了產(chǎn)生圖7所示類型結(jié)構(gòu)的制造順序的一個例子。
圖9a-b示出了分別對應于“金字塔”和“倒金字塔”，通過與疊層中各層平面傾斜的角度構(gòu)圖，用適當?shù)膱錾疃纫蠛拖鄳母叻直媛士梢垣@得橫跨疊層邊緣上連接器的構(gòu)圖。
圖10示出了現(xiàn)有技術(shù)無源矩陣布局。
圖11a-m示出了疊置的無源矩陣尋址存儲器的制造步驟的一個例子。為簡化起見，示出的器件僅有2個字線、3個位線和3個存儲層。
根據(jù)本發(fā)明，越過疊層的臺階形或傾斜的邊緣產(chǎn)生疊層中各層之間和/或所述層與支撐襯底之間的電連接，如圖1a-c中示意性的所示。
圖1a示出了疊層的側(cè)視圖，其中共同的連接器提供了襯底中露出的接觸焊盤和疊層的臺階上露出導體之間的電接觸。
圖1b示出了圖1a中疊層的俯視圖，每個給定層中露出的接觸焊盤通過層間導體電連接到該層中電路的特定部分。在圖中，頂層中的電路顯示為用交叉平行線畫出陰影的區(qū)域。后者當然表示一個或多個物理分離的部件或電路的網(wǎng)絡，顯示在圖中的到襯底的兩個連接通路連接到層間電路的不同部分。
圖1c示出了也與圖1a中側(cè)視圖一致的不同疊層的俯視圖。此時，疊層在兩個相互垂直的方向中步進，增加了露出的臺階面積，用于連接目的以及分散開襯底上接觸焊盤的位置。顯然，在3，4，5等方向中交替臺階形結(jié)構(gòu)的數(shù)量可以按這里介紹的原則直接延伸。
為了減少連接體爬升給定臺階的位置處電氣連接斷裂的危險，臺階可以環(huán)繞在邊緣或形成緩坡，參見圖2。
圖1和2中所示的普通邊緣連通性可以由單個電極淀積步驟(參考圖5e)或淀積操作順序(參考圖6b-d)之一實現(xiàn)。在后一種情況中，每個淀積操作包括越過總邊緣高度的較小部分，例如邊緣結(jié)構(gòu)中的單個臺階，跨越幾個臺階的電連接的連續(xù)性通過連續(xù)淀積的電極之間的重疊獲得。
疊層中每層自身為層狀結(jié)構(gòu)的子層，含導線管、有源電路和功能材料，例如用于數(shù)據(jù)存儲目的的存儲體。根據(jù)選擇的技術(shù)，在制成疊層之前，每層可以預制在支撐膜部件上，或者通過一個或一系列的淀積工藝淀積到疊層自身的表面上構(gòu)成。在前一種情況中，每層具有的厚度下限由支撐膜的結(jié)構(gòu)強度限定，與預制和疊層添加工藝期間受到的應力有關(guān)。在后一種情況中，層厚度可以較小，小到單層的厚度范圍。
雖然可以將本發(fā)明的原則與現(xiàn)有的穿透通路結(jié)合，但應該注意某些突出的特點將兩種性質(zhì)分開-在本發(fā)明中，疊層中垂直的連通性以及層內(nèi)接線可以在疊層中的各層已設置之后在制造操作中獲得，增加了選擇制造策略(材料兼容性問題；器件的定制，例如后層疊)的靈活性。
-在本發(fā)明中，不需要腐蝕、鉆孔或類似的操作穿過疊層中的各層開出連接槽。
-本發(fā)明提供了低成本、大規(guī)模操作例如基于聚合物器件的卷裝進出制造，朝大規(guī)模制造疊層器件的實用方向發(fā)展。
隨著使用無機、低聚物或聚合物的基于薄膜的有源電路進入商業(yè)電子的主流，期望具有“智能”層的疊層器件，即具有單獨的處理能力的各層將能隨時得到。除了增強了疊層概念中固有的可能性，這意味著總線型邊緣連接承載了在疊層上整體分布的信息并由計劃的那些層選擇性地選取信息。另一方面，本發(fā)明的互連概念涉及含有不帶譯碼電路的各片或各層的疊層，其中提供到這些片的指定邊緣連接。后者的極端情況為所有的層都“沉默”(dumb)，每層具有在電纜連接的位置其它處驅(qū)動支撐襯底或電路上的電路的指定電連接。在下文中，各層中可能的電容量的這些不同方面不再進行進一步的詳細說明，是由于根據(jù)本發(fā)明的解決措施的適當選擇對本領域中的技術(shù)人員來說是顯而易見的。
在更細致地討論涉及的優(yōu)選實施例之前，先指出本發(fā)明的一些通用方面這些例子顯示在圖1、2和3中。通過分配用于接觸目的的層的邊緣區(qū)域建立疊層中給定層上的邊緣連接，在一系列的臺階中相互排列疊層中的各層。疊層僅在一個方向中呈臺階狀，如圖1b所示，或者可以在兩個或更多方向中呈臺階狀(參考例如圖1c)。在制造接觸期間，這些臺階露出，但隨后由涂層等保護。
通過技術(shù)范圍進行施加內(nèi)層和/或?qū)拥揭r底接觸線，從大量生產(chǎn)、低成本到精確、高成本。如果精度沒有成本重要，那么就可以優(yōu)選印刷技術(shù)(噴墨、絲網(wǎng)、沖壓、靜電淀積)，條件是如此產(chǎn)生的邊緣導體必須能夠越過疊層中的各臺階。在高密度的器件中，必須高精度地限定邊緣連接體，不僅是它們連接到給定層的臺階上小的接觸區(qū)域，而且是它們爬升疊層的邊緣并侵占每邊盡可能小的區(qū)域。由此，疊層的單個邊緣含有上百個或上千個爬升邊緣的平行導體(由于實際的原因，這里僅在圖中示出了單個或幾個導線)。
高精度地形成邊緣連接體的技術(shù)包括用濕或干蝕刻的先刻技術(shù)，以及微粒研磨、高精度沖壓例如“軟光刻”和電解。大多數(shù)高分辨率技術(shù)的共同之處為限定的景深(depth of field)，限制了每個臺階的高度和/或能在單個制造步驟中電橋接的臺階數(shù)量。此時，可以使用一個單獨提供的共同的導體(電源；總線...)，如圖5所示，其中圖5a示出了形成疊層之前的襯底，電路連接到接觸焊盤。
圖5b示出了絕緣層如何未掩蔽能化學或電干擾疊層的部分襯底，使接觸焊盤露出。第一層電路施加到絕緣層上，接觸焊盤靠近邊緣。
圖5c示出了在施加了在第二絕緣層和連接靠近邊緣的焊盤的隨后的電路之后的狀態(tài)。
圖5d示出了施加第三絕緣層和電路之后的疊層，露出的接觸焊盤沿樓梯形邊緣依次設置。
圖5e示出了如何沿臺階上的每一行連接焊盤施加導線，將這些焊盤連接到襯底中的連接焊盤。
單個步驟施加中間層和層-襯底連接可以由圖6a-d中所示的逐個步驟代替圖6a示出了帶電路和連接焊盤的襯底，與圖5a的類似。
圖6b示出了施加了絕緣層，電路和連接焊盤位于頂部。
圖6c示出了襯底中的連接焊盤和疊層中第一層邊緣處的對應焊盤之間建立了電連接。
圖6c示出了施加了頂部有電路的第二絕緣層之后的狀態(tài)，電路借助連接焊盤連接到下面臺階露出的導體上。
圖6d類似地示出了已形成了疊層中的第三層，電連接到下面的層并從那連接到襯底。
以此方式，在每個接觸操作中僅越過每個臺階的高度，可以隨意重復以獲得任何需要的總疊層高度。另一方案顯示在圖9a-b中這里，設置疊層一邊上的各臺階以呈現(xiàn)線性傾斜?？梢钥闯?，通過以傾斜的角度處理邊緣，可以對在疊層的整個高度上應用導體的區(qū)域的需要深度制得很小。不需要規(guī)則的臺階高度，參考圖9a。
為了使疊層中各層的可用區(qū)域最大，由臺階露出部分占據(jù)的任何給定層上的區(qū)域可以保持很小，但這肯定對易于制造器件不利淺臺階使接觸工序的公差較小，使疊層的邊緣傾斜更陡。當需要通過以斜交角施加導體產(chǎn)生邊緣連接的一些情況中，后一方案已證實不利(參考以上的圖9a-b)。在臺階變無限淺的極限情況中，疊層具有一個直邊，必須通過延伸到該層邊緣的電布線并提供橫向地距該邊緣的露出的電接觸材料接觸給定層中的電路。
請參考圖7。此時，在襯底上一層接一層地形成疊層，襯底提供物理支撐并且它的表面上有電接觸區(qū)，如圖所示。每個隨后的層在臺階形邊緣延伸超出前一層，通常使每層的總面積隨與襯底的距離增加。除了為每層提供直接接觸襯底中可能的驅(qū)動電路之外，當襯底為硅芯片時，襯底中的導線借助顯示的接觸焊盤將疊層中的各層相互電連接。
用于倒金字塔型的疊層的制造順序的一個例子顯示在圖8a-g中，其中具體地圖8a示出了帶連接焊盤的襯底，圖8b示出了已添加絕緣層，襯底的掩蔽部分由疊層覆蓋，但接觸焊盤露出，圖8c示出了在第一疊層中施加一組電極之后的狀態(tài)，電極連接到襯底上第一列接觸焊盤，圖8d示出了第二絕緣層如何未掩蔽第一層電極，留下第二層和隨后層的電極露出在襯底上，圖8e示出了施加了第二層電極組，從襯底上的連接焊盤爬升了兩個臺階，圖8f示出了施加了第三絕緣層之后的狀態(tài)，襯底上第三層連接焊盤露出，以及圖8g示出了施加最后一組電極，提供了到襯底中適合的連接焊盤的電連接。
可以看出，后一工序提供了到疊層中各層的單獨接觸，與圖5和6示出的例子相反。
如圖4a-d所示，可以不用支撐襯底形成疊層，具有結(jié)合基于以上襯底變型所討論的直接延伸推導出的性質(zhì)。自支撐結(jié)構(gòu)的特別之處是增加了到露出邊緣的接觸，提供了兩側(cè)接觸的機會，如圖4d所示。
無源矩陣布局顯示在圖10中該布局提供了簡單、致密的結(jié)構(gòu)，提供了位于字線和位線之間交叉點處的尋址單元，并且用于包括存儲器件和顯示器的應用中。
具體地，本例的優(yōu)選實施例集中在存儲器件，但基本原則也適用于其它類型的器件交叉點電極將存儲材料的整個層夾在中間，存儲單元形成在字線和位線的每個交點之間的體積內(nèi)。通過激活在該單元交叉的字線和位線電極可以寫入、讀取和擦除給定的單元(在圖10中，激活線顯示在暗色中)。包含夾在字線和位線之間的存儲材料片的存儲矩陣在每個方向中包含上百或上千個這種線，并在肉眼可見距離上(毫米到厘米)橫向延伸。然而，該結(jié)構(gòu)的厚度通常很小，為微米數(shù)量級以下。通過在含有一個矩陣的每層與疊層中其它層的串擾電絕緣的單片電路結(jié)構(gòu)中相互的頂部疊置這種矩陣，可以獲得存儲單元極高的體密度。
在大規(guī)模矩陣的高密度疊層中，必須連接到適宜驅(qū)動電路的器件中矩陣線的數(shù)量非常大。如果疊層中的各層無源，那么用于開關(guān)、多路復用、檢測或處理的所有有源電路位于支撐襯底中，疊層中各層和襯底之間的之間電連接數(shù)量可與器件中矩陣線的總數(shù)相比較，制造也極其重要。
圖11a-m示出了如何在一系列的制造步驟中制造無源矩陣器件的致密疊層的例子，提供了到襯底的高密度電連接。在本例中，各層中的對應字線連接到公共導體，同時為每層提供單獨的位線組。
圖11a示出了淀積疊層之前的襯底，接觸焊盤露出。
圖11b示出了帶絕緣層的襯底，以保護不受襯底和疊層之間電或化學干擾。
圖11c示出了疊層中用于第一層的位線已設置，連接到襯底中第一行位線連接焊盤。
圖11d示出了功能材料膜，此時為具有存儲能力的膜，已淀積在位線的頂部。
圖11e示出了字線已設置，連接到襯底中的一行字線連接焊盤。
圖11f示出了絕緣層施加之后的狀態(tài)，未掩蔽襯底中第一行位線連接焊盤并完成了疊層中第一存儲器件。
圖11g示出了第二存儲器件的位線已施加以連接到襯底中的第二行位線焊盤。
圖11h示出了具有存儲能力的膜已施加在位線頂部。
圖11i示出了字線已施加，并連接到下面層中露出的字線段，由此接觸到襯底中的接觸焊盤。
圖11j示出了絕緣膜已施加，未掩蔽襯底中第二行位線焊盤。
圖11k示出了疊層的第三存儲矩陣中位線的補充部分已施加，連接到襯底中第三行位線焊盤。
圖11l示出了具有存儲能力的膜已施加在位線頂部。
圖11m示出了疊層中第三存儲矩陣器件提供有連接到下面層中露出字線段的位線，提供了到襯底中字線接觸焊盤的向下電接觸。
顯然，以上制造步驟的詳細說明僅代表根據(jù)形成疊置的存儲矩陣系列的本發(fā)明的幾個備選工藝中的一個。由此，在某些情況中優(yōu)選在單個步驟中形成字線，通過類似于圖5a-e中顯示的工藝。類似地，施加圖11k所示的位線意味著在單個制造步驟中各層的數(shù)量必須協(xié)商。如果這代表一個問題，那么存在備選例如圖9b中所示，或與圖6a-d中所示類似地使用配置到較低臺階的順序連接。
權(quán)利要求
1.一種存儲器和/或數(shù)據(jù)處理器件，具有至少兩個相互部分或完全重疊的疊層，其中所述層由襯底支撐或通過交替地形成所述疊置層的夾層的自支撐結(jié)構(gòu)，并且其中疊層中的至少兩層包括電連接到至少另一層和/或所述襯底中的存儲器和/或處理電路的存儲器和/或處理電路，特征在于所述層相互關(guān)聯(lián)設置，使鄰接層在所述器件的至少一個邊緣形成交錯結(jié)構(gòu)，所述結(jié)構(gòu)中至少兩層的邊緣形成一組傾角或傾斜的臺階，其中每個臺階具有對應于每層厚度的高度，并且提供至少一個邊緣電導體越過一層的邊緣并一次下降一個臺階，能連接到交錯結(jié)構(gòu)中隨后的任何層中的電導體。
2.根據(jù)權(quán)利要求1的存儲器和/或數(shù)據(jù)處理器件，特征在于提供所述至少一個導電體越過所述交錯結(jié)構(gòu)的邊緣，并電連接到兩層或更多甚至多個鄰接層的層間導體，一次越過一個臺階。
3.根據(jù)權(quán)利要求2的存儲器和/或數(shù)據(jù)處理器件，特征在于所述層間導體形成越過臺階直到上面的鄰接層和/或向下到下面的鄰接層的電導體之間的電連接。
4.一種存儲器和/或數(shù)據(jù)處理器件的制造方法，所述器件具有至少兩個相互部分或完全重疊的疊層，其中所述層由襯底支撐或通過交替地形成所述疊置層的夾層的自支撐結(jié)構(gòu)，并且其中疊層中的至少兩層包括電連接到至少另一層和/或襯底中的存儲器和/或處理電路的存儲器和/或處理電路，其中方法的特征在于包括以下步驟連續(xù)地添加所述各層，一次一層使各層形成交錯結(jié)構(gòu)；提供的一層或多層具有至少一個電接觸焊盤，該電接觸焊盤用于連接到一個或多個層間邊緣連接體。
5.根據(jù)權(quán)利要求4的方法，特征在于所述層提供在支撐襯底上，并將所述交錯結(jié)構(gòu)形成階梯形金字塔。
6.根據(jù)權(quán)利要求4的方法，特征在于所述層提供在支撐襯底上，所述交錯結(jié)構(gòu)形成為倒金字塔，每個所述層借助所述邊緣電連接體越過一個臺階連接到所述襯底。
7.根據(jù)權(quán)利要求4的方法，特征在于在選自下面的一個工藝形成所述邊緣連接體即，光刻、干法腐蝕、噴墨印刷、絲網(wǎng)印刷、軟光刻、電解、靜電淀積或原位轉(zhuǎn)換。
全文摘要
在具有至少兩個疊置層的存儲器和/或數(shù)據(jù)處理器件中，該疊置層由襯底支撐或形成夾層的自支撐結(jié)構(gòu)，其中所述層包括具有層間的相互連接和/或相互連接到襯底中的電路的存儲器和/或處理電路，各層相互關(guān)聯(lián)設置，使鄰接層在器件的至少一個邊緣形成交錯結(jié)構(gòu)，并提供至少一個邊緣電導體越過一層的邊緣并一次下一個臺階，能連接到疊層中隨后的任何層中的電導體。一種制造這種器件的方法包括以下步驟連續(xù)地添加所述各層，一次一層使各層形成交錯結(jié)構(gòu)，提供的一層或多層具有至少一個電接觸焊盤，該電接觸焊盤用于連接到一個或多個層間邊緣連接體。
文檔編號H01LGK1418374SQ01806547
公開日2003年5月14日 申請日期2001年3月15日 優(yōu)先權(quán)日2000年3月15日
發(fā)明者P·-E·諾達爾, H·G·古德森, G·I·雷斯塔德, G·古斯塔夫森 申請人:薄膜電子有限公司