具有連接內(nèi)部和外部基極的鏈路區(qū)域的雙極結(jié)型晶體管的制作方法
【專利摘要】本發(fā)明涉及具有連接內(nèi)部和外部基極的鏈路區(qū)域的雙極結(jié)型晶體管。用于制造雙極結(jié)型晶體管的方法、通過該方法制作的雙極結(jié)型晶體管以及用于雙極結(jié)型晶體管的設(shè)計結(jié)構(gòu)。雙極結(jié)型晶體管（80）包括內(nèi)部基極（84）上的介電層（32）以及通過介電層與內(nèi)部基極至少部分隔開的外部基極（82）。發(fā)射極開口（52）延伸通過外部基極和介電層。介電層相對于發(fā)射極開口橫向凹陷，以在內(nèi)部基極和外部基極之間限定腔體（60a、60b）。該腔體利用物理鏈接外部基極和內(nèi)部基極的半導(dǎo)體層（64）填充。
【專利說明】具有連接內(nèi)部和外部基極的鏈路區(qū)域的雙極結(jié)型晶體管
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般涉及半導(dǎo)體器件制造，并且更具體地，涉及雙極結(jié)型晶體管、雙極結(jié)型晶體管的制造方法以及用于雙極結(jié)型晶體管的設(shè)計結(jié)構(gòu)。
【背景技術(shù)】
[0002]雙極結(jié)型晶體管典型地常見于要求苛刻類型的集成電路，尤其是用于高頻應(yīng)用的集成電路。雙極結(jié)型晶體管的一種應(yīng)用是用在無線通信系統(tǒng)中的射頻集成電路(RFIC)、蜂窩電話中的功率放大器，以及其它類型的高速集成電路。雙極結(jié)型晶體管還可以在雙極互補金屬氧化物半導(dǎo)體(BiCMOS)集成電路中與互補金屬氧化物半導(dǎo)體(CMOS)場效應(yīng)晶體管結(jié)合，這在集成電路的構(gòu)造中利用了兩種晶體管類型的正面特性。
[0003]常規(guī)的雙極結(jié)型晶體管是包括三個半導(dǎo)體區(qū)域，即發(fā)射極、基極和集電極區(qū)域的三端子電子器件。總的來說，雙極結(jié)型晶體管包括一對P-η結(jié)，即集電極-基極結(jié)和發(fā)射極-基極結(jié)。異質(zhì)結(jié)雙極結(jié)型晶體管是一種采用至少兩種半導(dǎo)體材料的器件類型，這兩種半導(dǎo)體材料的特征在于用于發(fā)射極和基極區(qū)域的不同帶隙，由此產(chǎn)生異質(zhì)結(jié)。例如，異質(zhì)結(jié)雙極結(jié)型晶體管的發(fā)射極可以由硅組成而異質(zhì)結(jié)雙極結(jié)型晶體管的基極可以由硅鍺組成，其中硅鍺擁有比硅窄的帶隙。
[0004]對于雙極結(jié)型晶體管，需要改進的器件結(jié)構(gòu)、制造方法與設(shè)計結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0005]在本發(fā)明的一種實施例中，提供了用于制造雙極結(jié)型晶體管的方法。所述方法包括在內(nèi)部基極層上形成介電層并且在介電層上形成外部基極層。外部基極層和內(nèi)部基極層被介電層彼此隔開。所述方法進一步包括形成延伸通過外部基極層和介電層的發(fā)射極開口。介電層相對于發(fā)射極開口橫向凹陷，以限定內(nèi)部基極層和外部基極層之間的并且通向發(fā)射極開口的腔體。所述腔體利用物理耦合或鏈接外部基極層與內(nèi)部基極層的半導(dǎo)體層填充。
[0006]在本發(fā)明的一種實施例中，提供了用于雙極結(jié)型晶體管的器件結(jié)構(gòu)。所述器件結(jié)構(gòu)包括內(nèi)部基極、外部基極以及內(nèi)部基極和外部基極之間的介電層。發(fā)射極開口延伸通過外部基極和介電層到達內(nèi)部基極。發(fā)射極位于發(fā)射極開口中。所述器件結(jié)構(gòu)進一步包括發(fā)射極和內(nèi)部基極之間的半導(dǎo)體層。所述半導(dǎo)體層相對于發(fā)射極開口橫向延伸，以在外部基極和內(nèi)部基極之間建立物理鏈路。
[0007]在本發(fā)明的一種實施例中，硬件描述語言(HDL)設(shè)計結(jié)構(gòu)在機器可讀數(shù)據(jù)存儲介質(zhì)上編碼。所述HDL設(shè)計結(jié)構(gòu)包括當(dāng)在計算機輔助設(shè)計系統(tǒng)中被處理時生成雙極結(jié)型晶體管的機器可執(zhí)行表示的元件。所述HDL設(shè)計結(jié)構(gòu)包括內(nèi)部基極、外部基極以及內(nèi)部基極和外部基極之間的介電層。發(fā)射極開口延伸通過外部基極和介電層到達內(nèi)部基極。發(fā)射極位于發(fā)射極開口中。所述設(shè)計結(jié)構(gòu)進一步包括發(fā)射極和內(nèi)部基極之間的半導(dǎo)體層。所述半導(dǎo)體層相對于發(fā)射極開口橫向延伸，以在外部基極和內(nèi)部基極之間建立物理鏈路。所述HDL設(shè)計結(jié)構(gòu)可以包括網(wǎng)表(netlist)。所述HDL設(shè)計結(jié)構(gòu)還可以作為用于集成電路布局數(shù)據(jù)的交換的數(shù)據(jù)格式駐留在存儲介質(zhì)上。所述HDL設(shè)計結(jié)構(gòu)可以駐留在可編程門陣列中。
【專利附圖】

【附圖說明】
[0008]結(jié)合到本說明書并且構(gòu)成其一部分的【專利附圖】

【附圖說明】了本發(fā)明的各種實施例，并且與以上給出的本發(fā)明的通用描述和以下給出的實施例的具體描述一起，用來解釋本發(fā)明的實施例。
[0009]圖1-9是根據(jù)本發(fā)明一種實施例、處于制造器件結(jié)構(gòu)的處理方法相繼制造階段的一部分襯底的橫截面視圖。
[0010]圖5A是圖5的一部分的放大視圖。
[0011]圖5B是根據(jù)本發(fā)明一種備選實施例、類似于圖5A的放大視圖。
[0012]圖5C是根據(jù)本發(fā)明另一種備選實施例、類似于圖5A和5B的放大視圖。
[0013]圖是根據(jù)本發(fā)明另一種備選實施例、類似于圖5A-5C的放大視圖。
[0014]圖6A是圖6的一部分的放大視圖并且示出了處于后續(xù)制造階段的圖5A的實施例。
[0015]圖6B是類似于圖6A的放大視圖并且示出了處于后續(xù)制造階段的圖5B的實施例。
[0016]圖6C是類似于圖6A和6B的放大視圖并且示出了處于后續(xù)制造階段的圖5C的實施例。
[0017]圖6D是類似于圖6A-6C的放大視圖并且示出了處于后續(xù)制造階段的圖的實施例。
[0018]圖10是用在半導(dǎo)體設(shè)計、制造和/或測試中的設(shè)計過程的流程圖。
【具體實施方式】
[0019]參考圖1并且根據(jù)本發(fā)明的一種實施例，襯底10由半導(dǎo)體材料組成。襯底10可以是任何合適的大塊襯底，包括本領(lǐng)域普通技術(shù)人員認為適合形成集成電路的半導(dǎo)體材料。例如，襯底10可以由含單晶硅的晶片組成，諸如具有(100)晶格取向的單晶硅。襯底10中所包含的單晶娃半導(dǎo)體材料可以包含一定的缺陷密度(defect concentration)并且仍然被認為是單晶。包括襯底10的半導(dǎo)體材料可以輕微摻雜一些雜質(zhì)，以更改其電屬性，并且可以包括外延層。例如，襯底10可以輕微摻雜p型的雜質(zhì)種類(諸如硼)以便使其最初是p型。
[0020]溝槽隔離區(qū)12是在襯底10中作為隔離結(jié)構(gòu)由常規(guī)工藝形成的。在一種實施例中，溝槽隔離區(qū)12可以是由依賴于光刻和干蝕刻工藝的淺溝槽隔離(STI)技術(shù)形成的隔離結(jié)構(gòu)，這種技術(shù)在襯底中限定閉合底部的溝槽、用電介質(zhì)填充溝槽并且利用化學(xué)機械拋光(CMP)工藝使到襯底10的頂表面14的層平坦。電介質(zhì)可以是硅的氧化物，諸如通過化學(xué)汽相沉積(CVD)沉積的致密正娃酸乙酯(densified tetraethy1rthosiIicate) (TEOS)或者利用等離子輔助沉積的高密度等離子(HDP)氧化物。溝槽隔離區(qū)12環(huán)繞并且電隔離襯底10的器件區(qū)域16，該器件區(qū)域16在制造雙極結(jié)型晶體管80 (圖9)中使用。
[0021]雙極結(jié)型晶體管80 (圖9)的集電極區(qū)域18和子集電極區(qū)域20在襯底10中作為摻雜雜質(zhì)的區(qū)域給出。集電極區(qū)域18和子集電極區(qū)域20利用不同濃度的電活性摻雜劑摻雜，諸如對賦予η型傳導(dǎo)率有效的來自元素周期表V族的雜質(zhì)種類(例如，砷)，其中電子是主要載體并且控制半導(dǎo)體材料的電導(dǎo)率。集電極區(qū)域18和子集電極區(qū)域20可以利用本領(lǐng)域技術(shù)人員熟悉的技術(shù)和條件由η型摻雜劑的離子植入形成并且退火，以便激活摻雜劑。例如，集電極區(qū)域18可以包括通過把具有選定劑量和動能的η型摻雜劑植入器件區(qū)域16的中心部分而形成的選擇性植入的集電極(SIC)，并且可以在工藝流中任何合適的點形成。在該處理方法的過程當(dāng)中，集電極區(qū)域18中的摻雜劑將橫向和縱向擴散，使得器件區(qū)域16的基本上整個中心部分都變得被摻雜并且在結(jié)構(gòu)上與子集電極區(qū)域20是連續(xù)的。
[0022]由適于形成雙極結(jié)型晶體管80 (圖9)的內(nèi)部基極84的材料組成的內(nèi)部基極層22作為連續(xù)的附加層(additive layer)沉積在襯底10的頂表面14上并且特別是襯底10的器件區(qū)域16的頂表面14上。在一種具有代表性的實施例中，內(nèi)部基極層22與器件區(qū)域16的頂表面14和溝槽隔離區(qū)12的頂表面直接接觸。內(nèi)部基極層22可以由包括硅(Si)和鍺(Ge)的半導(dǎo)體材料SixGei_x組成，其中鍺的含量(l_x)從5原子百分比到50原子百分比變化，而硅的含量(X)從95原子百分比到50原子百分比變化。內(nèi)部基極層22的鍺的含量可以是統(tǒng)一的或者內(nèi)部基極層22的鍺的含量可以在內(nèi)部基極層22的厚度上逐步變化或階梯形變化。內(nèi)部基極層22可以用一種或多種雜質(zhì)種類，諸如硼和/或碳，摻雜。
[0023]內(nèi)部基極層22是利用低溫外延(LTE)生長工藝形成的(一般是在從400° C到850° C變化的生長溫度)。外延生長工藝是在溝槽隔離區(qū)12已經(jīng)形成之后執(zhí)行的。外延生長工藝是非選擇性的，因為單晶半導(dǎo)體材料(例如，單晶硅或者SiGe)外延沉積在任何暴露的晶體表面上，諸如器件區(qū)域16暴露的頂表面14，并且非單晶半導(dǎo)體材料(例如，多晶硅或者多晶SiGe)非外延地沉積在溝槽隔離區(qū)12或者已經(jīng)存在多晶半導(dǎo)體材料的區(qū)域(未示出)的非晶體材料上。
[0024]由于外延生長工藝的非選擇性，內(nèi)部基極層22包括凸起區(qū)域24、包圍凸起區(qū)域24的未凸起區(qū)域26以及凸起區(qū)域24和未凸起區(qū)域26之間的刻面區(qū)域28。內(nèi)部基極層22的凸起區(qū)域24由單晶半導(dǎo)體材料組成并且橫向定位成與襯底10的集電極區(qū)域18和器件區(qū)域16垂直對準。內(nèi)部基極層22的未凸起區(qū)域26由多晶半導(dǎo)體材料組成并且在凸起區(qū)域24附近覆蓋在溝槽隔離區(qū)12之上。內(nèi)部基極層22的刻面區(qū)域28可以在刻面區(qū)域28中由多晶與單晶材料的混合物或者主要由單晶材料組成。內(nèi)部基極層22的厚度可以從大約IOnm至大約600nm變化，最大的層厚度在凸起區(qū)域24中并且未凸起區(qū)域26的層厚度小于凸起區(qū)域24的層厚度。這里的層厚度是在與襯底10的頂表面14正交的方向估計的?？堂鎱^(qū)域28具有在從與凸起區(qū)域24鄰接到與未凸起區(qū)域26鄰接的方向單調(diào)變化的厚度。隨著內(nèi)部基極層22的厚度增加，凸起區(qū)域24的寬度也同樣增加，使得刻面區(qū)域28相對于凸起區(qū)域24的中心線橫向向外移動。
[0025]參考圖2，其中相同的附圖標記指圖1中的相同特征并且處于后續(xù)的制造階段，基極介電層32在內(nèi)部基極層22的頂表面30上形成，并且在這種具有代表性的實施例中，直接接觸頂表面30?；鶚O介電層32可以是具有電介質(zhì)介電常數(shù)(例如，電容率)特性的絕緣材料。在一種實施例中，基極介電層32可以是在500° C或更高利用快速熱處理(RTP)沉積的高溫氧化物(ΗΤ0)，并且可以由硅的氧化物諸如額定介電常數(shù)為3.9的二氧化硅(SiO2)組成。作為替代，如果基極介電層由氧化物組成，則基極介電層32的材料可以通過不同的沉積工藝或者硅的熱氧化，諸如高壓蒸汽(HPIOX)的氧化，或者本領(lǐng)域普通技術(shù)人員已知的以上氧化物形成技術(shù)的組合沉積。
[0026]參考圖3，其中相同的附圖標記指圖2中的相同特征并且處于后續(xù)的制造階段，夕卜部基極層36在基極介電層32的頂表面34上形成，并且在這種具有代表性的實施例中，直接接觸頂表面34。外部基極層可以由與底層基極介電層32具有不同蝕刻選擇性的材料組成。在一種實施例中，外部基極層36可以由通過CVD工藝沉積的多晶半導(dǎo)體材料(例如，多晶硅或者多晶SiGe)組成。外部基極層36可以在沉積過程中原位(in situ)摻雜一定濃度的摻雜劑，諸如對賦予P型傳導(dǎo)率有效的來自元素周期表III族的雜質(zhì)種類(例如，硼)。作為沉積工藝和外部基極層36在其上形成的基極介電層32的非晶本質(zhì)的結(jié)果，整個外部基極層36是由多晶半導(dǎo)體材料組成的。底層內(nèi)部基極層22的不均勻拓撲結(jié)構(gòu)在外部基極層36中再現(xiàn)，使得外部基極層36具有覆蓋內(nèi)部基極層22的凸起區(qū)域24的凸起區(qū)域35 (圖4)。
[0027]然后，由介電層40、44、48組成的發(fā)射極介電堆41在外部基極層36上形成并且也再現(xiàn)底層內(nèi)部基極層22的拓撲結(jié)構(gòu)。介電層40在外部基極層36的頂表面38上形成，并且在這種具有代表性的實施例中，直接接觸頂表面38。介電層40可以由與底層介電層40具有不同蝕刻選擇性的介電材料組成。在一種實施例中，介電層40可以由通過CVD或者另一種合適的沉積工藝沉積的SiO2組成。層44在介電層40的頂表面42上形成，并且在這種具有代表性的實施例中，直接接觸頂表面42。層44可以由與底層介電層40具有不同蝕刻選擇性的介電材料組成。在一種實施例中，層44可以由利用CVD或者另一種合適的沉積工藝沉積的氮化硅(Si3N4)組成。介電層48沉積在介電層44的頂表面46上，并且在這種具有代表性的實施例中，直接接觸頂表面46，其中介電層48可以由與介電層44具有不同成分并且與層40具有相同成分的介電材料組成。介電層48可以由與底層44具有不同蝕刻選擇性的介電材料組成。在一種實施例中，介電層48可以由通過CVD或者另一種合適的沉積工藝沉積的SiO2組成。
[0028]參考圖4，其中相同的附圖標記指圖3中的相同特征并且處于后續(xù)的制造階段，發(fā)射極介電堆41的介電層40、44、48利用光刻和減成法蝕刻(subtractive etching)工藝構(gòu)圖，以限定與內(nèi)部基極層22的凸起區(qū)域24對準的發(fā)射極開口 52。為此，發(fā)射極介電堆41利用構(gòu)圖的蝕刻掩模(未示出)來遮蔽。在一種實施例中，蝕刻層可以是由犧牲有機材料組成的光致抗蝕劑層，其中犧牲有機材料通過旋涂涂覆到介電層48的頂表面。光刻工藝使得把光致抗蝕劑層暴露給通過光掩模成像的輻射并且在暴露的光致抗蝕劑中顯影所得到的潛在特征圖樣以便在用于發(fā)射極開口 52的預(yù)期位置限定窗口成為必需。
[0029]減成法蝕刻工藝，諸如反應(yīng)性離子蝕刻(RIE)工藝，用于順序地除去表面區(qū)域之上通過該窗口暴露并且不被蝕刻掩模保護的每個介電層40、44、48的一個區(qū)域。例如，蝕刻工藝的初始片段具有除去介電層48不受保護的區(qū)域并且停在層44的頂表面46上的蝕刻化學(xué)品。蝕刻化學(xué)品可以被改變，以除去底層44不被保護的區(qū)域并且停在介電層40的頂表面42上。蝕刻化學(xué)品可以被再次改變，以除去底層介電層40不被保護的區(qū)域并且停在外部基極層36的頂表面38上。作為替代，可能使用包括更少蝕刻步驟的更簡單的蝕刻化學(xué)品。
[0030]減成法蝕刻工藝，諸如RIE工藝，用于跨發(fā)射極開口 52內(nèi)部暴露的頂表面38的表面區(qū)域部分地除去外部基極層36的凸起區(qū)域35的厚度。減成法蝕刻工藝被控制成使得發(fā)射極開口 52只部分地延伸通過外部基極層36的厚度。在蝕刻之后，凸起區(qū)域35中外部基極層36的頂表面38相對于受發(fā)射極介電堆41和蝕刻掩模保護的區(qū)域中外部基極層36的頂表面38凹陷。在發(fā)射極開口 52內(nèi)部其表面區(qū)域之上，外部基極層36的凸起區(qū)域35具有與頂表面38正交測量的厚度t2。厚度t2小于發(fā)射極開口 52外面的外部基極層36(以及凸起區(qū)域35)的厚度，這造成厚度差。在一種實施例中，減成法蝕刻工藝被控制成使得發(fā)射極開口 52大約延伸通過基極介電層32的層厚度的一半，并且因此，厚度h是厚度t2的大約兩倍。在減成法蝕刻工藝結(jié)束后，蝕刻掩模被除去，并且如果由光致抗蝕劑組成的話，蝕刻掩?？梢酝ㄟ^氧氣等離子灰化或化學(xué)剝離來除去。
[0031]隔離片54a、54b在與發(fā)射極開口 52接界的層36、40、44、48的垂直側(cè)壁上形成。隔離片54a、54b垂直地延伸到發(fā)射極開口 52的底部，以便直接接觸外部基極層36凹陷的頂表面38。在一種具有代表性的實施例中，隔離片54a、54b可以通過沉積由非傳導(dǎo)性的介電材料組成的蓋層(未示出)并且利用各向異性蝕刻工藝(諸如RIE工藝)使蓋層成形而形成，其中各向異性蝕刻工藝優(yōu)先從水平表面除去組成的介電材料。在各向異性蝕刻工藝結(jié)束時，隔離片54a、54b由垂直表面上駐留的殘留介電材料以層36、40、44、48的側(cè)壁的形式構(gòu)成。包括隔離片54a、54b的介電材料可以是例如通過CVD沉積的Si3N4，在這種情況下，隔離片54a、54b由與介電層44相同的介電材料組成。
[0032]參考圖5、5A，其中相同的附圖標記指圖4中的相同特征并且處于后續(xù)的制造階段，各向異性蝕刻工藝，諸如RIE工藝，隨后用于繼續(xù)跨頂表面38在發(fā)射極開口 52中暴露的表面區(qū)域除去外部基極層36的凸起區(qū)域35。該蝕刻工藝選擇性地(例如，以更高的蝕刻速率)對包括隔離片54a、54b和基極介電層32的材料除去外部基極層36的材料。該蝕刻工藝停在基極介電層32上并且暴露發(fā)射極開口 52內(nèi)部基極介電層32的頂表面34。跨發(fā)射極開口 52內(nèi)部凸起區(qū)域35的表面區(qū)域，外部基極層36被完全除去。與發(fā)射極開口 52相鄰并且在隔離片54a、54b下面，外部基極層36的部分37a、37b保留厚度t2(圖4)。部分37a的側(cè)壁61a與和發(fā)射極開口 52接界的隔離片54a的側(cè)壁的相鄰部分垂直對準。部分37b的側(cè)壁61b與和發(fā)射極開口 52接界的隔離片54b的側(cè)壁的相鄰部分垂直對準。外部基極層36在通過部分37a、37b與發(fā)射極開口隔開的部分39之上保留原始厚度(圖4)。
[0033]各向同性蝕刻工藝，諸如濕化學(xué)蝕刻工藝，用于除去基極介電層32在發(fā)射極開口52內(nèi)部的區(qū)域并且停在內(nèi)部基極層22的頂表面30上。除去基極介電層32的這個區(qū)域暴露了凸起區(qū)域24的一部分之上內(nèi)部基極層22的頂表面30。各向同性蝕刻工藝選擇性地對包括隔離片54a、54b、外部基極層36和內(nèi)部基極層22的材料除去基極介電層32的材料。蝕刻劑通過發(fā)射極開口 52到達基極介電層32。在一種實施例中，濕化學(xué)蝕刻工藝可以使用稀釋的氫氟酸(DHF)或者緩沖氫氟酸(BHF)作為蝕刻劑，諸如濕氫氟酸(HF)氧化物溶液(dip)。如果介電層48由氧化物組成并且依賴于蝕刻條件，則各向同性蝕刻工藝可以部分地從介電層44除去介電層48，如在這種具有代表性的實施例中所示出的，或者可以從介電層44完全除去介電層48。
[0034]通過對基極介電層32執(zhí)行的各向同性蝕刻工藝,腔體60a、60b在外部基極層36的部分37a、37b和內(nèi)部基極層22之間形成。具體而言，各向同性蝕刻工藝使基極介電層32在外部基極層36的部分37a、37b下面橫向后退，并且更具體地說，分別使基極介電層32的側(cè)壁59a、59b相對于部分37a、37b的對應(yīng)側(cè)壁61a、61b橫向后退。在這種具有代表性的實施例中，基極介電層32的側(cè)壁59a、59b每個都分別相對于部分37a、37b的側(cè)壁61a、61b凹陷一個距離d。在這種具有代表性的實施例中，由基極介電層32的橫向凹陷形成的腔體60a、60b只部分地跨內(nèi)部基極層22的凸起區(qū)域24延伸。腔體60a、60b在內(nèi)部基極層22和外部基極層36之間提供了開放的體積。
[0035]蝕刻偏置可以在蝕刻過程中被控制，以調(diào)節(jié)基極介電層32的橫向凹陷，并且由此調(diào)節(jié)基極介電層32的側(cè)壁59a、59b的位置。在一種備選實施例中，由基極介電層32的橫向凹陷形成的腔體60a、60b可以跨凸起區(qū)域24從發(fā)射極開口 52延伸到大約與內(nèi)部基極層22的刻面區(qū)域28的邊界，如圖5B中所示。在另一種備選實施例中，由基極介電層32的橫向凹陷形成的腔體60a、60b可以從發(fā)射極開口 52延伸通過凸起區(qū)域24和刻面區(qū)域28之間的邊界并且因此部分地跨刻面區(qū)域28，如圖5C中所示。但是，蝕刻工藝被控制成使得由基極介電層32的橫向凹陷形成的腔體60a、60b不像內(nèi)部基極層22的未凸起區(qū)域26延伸得那么遠。
[0036]因為外部基極層36的頂表面38在隔離片54a、54b形成之前凹陷，所以部分37a、37b的厚度小于發(fā)射極開口 52附近外面的外部基極層36的剩余部分的厚度。在一種具有代表性的實施例中，部分37a、37b可以是外部基極層36剩余部分的厚度的一半，其中外部基極層36的剩余部分的厚度額定地等于原始沉積厚度。部分37a、37b可以在發(fā)射極開口52的周邊周圍延伸并且可以連接到一起。
[0037]參考圖并且根據(jù)一種備選實施例，部分37a、37b可以是器件結(jié)構(gòu)所缺少的并且隔離片54a、54b可以垂直延伸以占用這個空間。圖4的減成法蝕刻工藝被更改，使得外部基極層36的凸起區(qū)域35的整個厚度跨發(fā)射極開口 52內(nèi)部暴露的頂表面38的表面區(qū)域被除去(即，厚度t2=0)。在蝕刻之后，介電層32的頂表面34暴露。圖4中在與發(fā)射極開口 52接界的層36、40、44、48的垂直側(cè)壁上形成的隔離片54a、54b將垂直地延伸，以便直接接觸介電層32的頂表面34。用于除去基極介電層32在發(fā)射極開口 52中暴露的區(qū)域的各向同性蝕刻工藝通過使基極介電層32在隔離片54a、54b下面橫向凹陷而形成腔體60a、60b?；鶚O介電層32的凹陷使得腔體60a、60b在外部和內(nèi)部基極22、36之間部分地延伸。
[0038]參考圖6、6A，其中相同的附圖標記指圖5、5A中的相同特征并且處于后續(xù)的制造階段，半導(dǎo)體層64作為附加層在內(nèi)部基極層22的頂表面30上形成，并且在這種具有代表性的實施例中，直接在頂表面30上形成。半導(dǎo)體層64由通過非選擇性沉積工藝，諸如超高真空化學(xué)汽相沉積(UHV-CVD)，或者通過諸如選擇性沉積工藝的不同工藝沉積的半導(dǎo)體材料組成。包括半導(dǎo)體層64的半導(dǎo)體材料可以在沉積過程中或者之后摻雜，或者作為替代可以不摻雜。半導(dǎo)體層64可以具有與內(nèi)部基極層22或外部基極層36不同的成分。
[0039]在沉積工藝中，半導(dǎo)體層64的半導(dǎo)體材料在內(nèi)部基極層22的半導(dǎo)體材料上成核并且獲得內(nèi)部基極層22的晶態(tài)。例如，內(nèi)部基極層22的凸起區(qū)域24可以充當(dāng)用于半導(dǎo)體層64生長的晶體模板，其中該凸起區(qū)域24由單晶半導(dǎo)體材料組成。沉積條件被修整，以便提供成核延遲，使得，如果有的話，隔離片54a、54b和介電層48 (或者，如果之前已經(jīng)除去了介電層48的話，是介電層44)上的成核滯后于暴露表面(諸如內(nèi)部基極層22和層36的部分37a、37b的底部表面)上半導(dǎo)體材料的成核。換句話說，成核延遲代表在任何顯著數(shù)量的半導(dǎo)體材料開始在隔離片54a、54b和/或介電層48上形成之前允許腔體60a、60b被半導(dǎo)體層64填充的時間延遲。在與頂表面30正交的方向測量到的半導(dǎo)體層64的厚度可以是至少4nm。
[0040]半導(dǎo)體層64的外圍部分66a、66b分別占據(jù)腔體60a、60b (圖5)并且限定物理地率禹合內(nèi)部基極層22和外部基極層36的鏈路,其中外圍部分66a、66b位于沿半導(dǎo)體層64的外周界或邊緣。半導(dǎo)體層64的外圍部分66a、66b和外部基極層36彼此直接接觸，就像外圍部分66a、66b和內(nèi)部基極層22的頂表面30那樣。外圍部分66a、66b分別從發(fā)射極開口52橫向延伸至基極介電層32的側(cè)壁59a、59b。該鏈路提供了用于外部基極層36和內(nèi)部基極層22之間電流流動的直接連接。半導(dǎo)體層64的外圍部分66a、66b和基極介電層32可以具有大致相等的層厚度，并且優(yōu)選地，具有等效的層厚度，因為腔體60a、60b是由基極介電層32的橫向凹陷形成的并且隨后分別被半導(dǎo)體層64的外圍部分66a、66b填充。半導(dǎo)體層64的中心部分66c不位于腔體60a、60b內(nèi)部，其中該中心部分66c位于外圍部分66a、66b之間并且與外圍部分66a、66b連續(xù)。
[0041]如果發(fā)射極開口 52具有閉合的幾何形狀(例如，矩形)，則基極介電層32的側(cè)壁59a可以通過基極介電層32的附加側(cè)壁(未示出)與基極介電層32的側(cè)壁59b結(jié)合，并且腔體60a通過附加的腔體與腔體60b結(jié)合，使基極介電層32凹陷。但是，如果發(fā)射極開口52缺少閉合的幾何形狀，則基極介電層32的側(cè)壁59a不與基極介電層32的側(cè)壁59b結(jié)合，并且腔體60a不與腔體60b結(jié)合。
[0042]半導(dǎo)體材料還在外部基極層36的部分37a、37b的材料上成核并且橫向向內(nèi)生長，作為進入發(fā)射極開口 52的多晶材料的區(qū)域62a、62b。在這種具有代表性的實施例中，附加區(qū)域62a、62b伸進發(fā)射極開口 52—小段距離，使得發(fā)射極開口 52不被顯著夾斷(pinchedoff)。
[0043]在一種備選實施例中，其中腔體60a、60b近似地延伸到內(nèi)部基極層22的凸起區(qū)域24和刻面區(qū)域28之間的邊界(圖5B),半導(dǎo)體層64的外圍部分66a、66b將同樣近似地橫向延伸到這個邊界，如圖6B中所示。在一種備選實施例中，其中腔體60a、60b延伸通過凸起區(qū)域24和刻面區(qū)域28之間的邊界(圖5C),半導(dǎo)體層64的外圍部分66a、66b將同樣橫向延伸通過這個邊界，如圖6C中所示。在圖的備選實施例中，其中隔離片54a、54b與腔體60a、60b接界，半導(dǎo)體層64的外圍部分66a、66b占據(jù)腔體60a、60b，如圖6D中所示。
[0044]參考圖7，其中相同的附圖標記指圖6中的相同特征并且處于后續(xù)的制造階段，由介電材料組成的層68被保形地沉積并且隔離片70a、70b在隔離片54a、54b上形成，其中介電層68作為中間結(jié)構(gòu)。介電層68可以由介電材料形成，諸如像在500° C或更高溫度通過快速熱處理(RTP)沉積的高溫氧化物(HTO)的一薄層Si02。作為替代，介電層68可以通過不同的沉積工藝或者硅的熱氧化，諸如高壓蒸汽氧化(HIP0X)，或者以上所述本領(lǐng)域普通技術(shù)人員已知的氧化成型技術(shù)的組合沉積。隔離片70a、70b可以按與隔離片54a、54b相似的方式通過蓋層沉積和各向異性蝕刻來形成，其中隔離片70a、70b由對包括介電層68的介電材料進行選擇性蝕刻的介電材料(例如，Si3N4)組成。介電層68的一部分覆蓋發(fā)射極開口52內(nèi)部半導(dǎo)體層64的頂表面63。在一種備選實施例中，隔離片70a、70b可以由Si組成。
[0045]參考圖8，其中相同的附圖標記指圖7中的相同特征并且處于后續(xù)的制造階段，半導(dǎo)體層64的頂表面63 (圖6)通過蝕刻工藝暴露，該蝕刻工藝除去發(fā)射極開口 52內(nèi)部以及橫向地位于介電隔離片70a、70b之間的介電層68的材料。該蝕刻工藝停在構(gòu)成半導(dǎo)體層64的材料上并且由此在到達半導(dǎo)體層64的頂表面63時終止。如果由SiO2組成的話，則該蝕刻工藝可以是除去介電層68的材料的化學(xué)氧化物去除(COR)，在介電隔離片70a、70b下面有最小化的底切。COR工藝可以利用比率為1:10到10:1的氟化氫(HF)和氨水(NH3)的混合流并且可以在減小的壓力(例如，大約ImTorr至大約IOmTorr)和大約室溫執(zhí)行。介電層48的殘余和駐留在介電層48上的介電層68的部分也通過該蝕刻工藝被除去，以顯露介電層44的頂表面46。可選的HF化學(xué)清洗過程可以跟在蝕刻工藝之后。隔離片72a、72b是由在蝕刻工藝執(zhí)行期間被介電隔離片70a、70b屏蔽的介電層68的部分形成的并且分別位于隔尚片54a、54b和隔尚片70a、70b之間。
[0046]然后，雙極結(jié)型晶體管80的發(fā)射極74在發(fā)射極開口 52的內(nèi)部由重摻雜的半導(dǎo)體材料(諸如以一定濃度的摻雜劑重摻雜的多晶硅)組成的蓋層形成，其中摻雜劑是諸如對賦予η型傳導(dǎo)率有效的元素周期表V族的雜質(zhì)種類(例如，砷)，其中電子是主要的載體并且控制半導(dǎo)體材料的電導(dǎo)率?？蛇x的介電帽76可以在發(fā)射極74的頭上由介電材料(諸如Si3Ν4)組成的一層形成，其中這一層沉積在重摻雜的半導(dǎo)體材料層上。這些沉積的層利用光刻和蝕刻工藝構(gòu)圖，以便限定發(fā)射極74和發(fā)射極74上的介電帽76。從重摻雜的半導(dǎo)體材料層形成發(fā)射極74的光刻過程可以利用蝕刻掩模來只保護填充發(fā)射極開口 52的這部分之上的一條重摻雜的半導(dǎo)體材料。選擇蝕刻化學(xué)品停在介電層44的材料上的減成法蝕刻工藝來從受保護的一條重摻雜的半導(dǎo)體材料成形發(fā)射極74的頭部。蝕刻掩模可以在成形發(fā)射極74之后從表面除去，這重新暴露了介電層44的頂表面46。
[0047]外部基極36自對準到發(fā)射極74。自對準是由于使用隔離片54a、54b來確立發(fā)射極74相對于外部基極36的橫向位置。隔離片54a、54b、70a、70b、72a、72b電隔離發(fā)射極74與外部基極36。隔離片70a、70b、72a、72b確立發(fā)射極74與外部基極36之間的距離。
[0048]發(fā)射極74通過半導(dǎo)體層64與內(nèi)部基極層22耦合。位于發(fā)射極開口 52內(nèi)部的發(fā)射極74的底部接觸半導(dǎo)體層64的頂表面63。在一種實施例中，發(fā)射極74的底部直接接觸半導(dǎo)體層64的頂表面63并且間接接觸內(nèi)部基極層22的頂表面30。具體而言，發(fā)射極74接觸半導(dǎo)體層64的中心部分66c。發(fā)射極74的頭部突出到發(fā)射極開口 52的外面并且包括與介電層44的頂表面46部分重疊的橫向臂。發(fā)射極74的頭部的維度設(shè)計成提供覆蓋邊際，以確保重疊的互連觸點落在發(fā)射極74上。
[0049]參考圖9，其中相同的附圖標記指圖8中的相同特征并且處于后續(xù)的制造階段，襯底10上雙極結(jié)型晶體管80的覆蓋區(qū)是通過利用常規(guī)的光刻與蝕刻工藝構(gòu)圖層22、32、36、40、44來限定的。首先，介電層40、44利用用于形成發(fā)射極74和介電帽76相同的蝕刻掩?；蛘咭灶愃品绞叫纬傻牟煌g刻掩模來構(gòu)圖。減成法蝕刻工藝的初始階段具有停留在介電層40的材料上的蝕刻化學(xué)品并且用于修剪介電層44，其中所述減成法蝕刻工藝可以是RIE工藝。具有停留在外部基極層36的材料上的不同蝕刻化學(xué)品的蝕刻工藝用于修剪介電層40。蝕刻掩模在成形介電層40、44之后被除去。如果由光致抗蝕劑組成的話，則蝕刻掩?？梢酝ㄟ^氧氣等離子灰化或者化學(xué)剝離除去。
[0050]然后，層22、32、36被構(gòu)圖，以從外部基極層36限定雙極結(jié)型晶體管80的外部基極82并且從內(nèi)部基極層22限定雙極結(jié)型晶體管80的內(nèi)部基極84。蝕刻掩模在依賴減成法蝕刻工藝(諸如RIE工藝)的構(gòu)圖過程中使用，具有適合蝕刻層22、32、36的對應(yīng)蝕刻化學(xué)性質(zhì)。在減成法蝕刻工藝結(jié)束之后，蝕刻掩模被除去，并且如果由光致抗蝕劑組成的話，可以通過氧氣等離子灰化或者化學(xué)剝離除去。[0051]在構(gòu)圖之后，雙極結(jié)型晶體管80具有垂直架構(gòu)，其中內(nèi)部基極84位于發(fā)射極74和集電極區(qū)域18之間，并且發(fā)射極74、內(nèi)部基極84的凸起區(qū)域24以及集電極區(qū)域18垂直對準。在雙極結(jié)型晶體管80的垂直架構(gòu)中，外部基極82通過基極介電層32與內(nèi)部基極84隔開。為子集電極區(qū)域20、發(fā)射極74和外部基極82提供了各種觸點(未示出)，以便提供到雙極結(jié)型晶體管80必不可少的電連接。
[0052]構(gòu)成發(fā)射極74的半導(dǎo)體材料以及構(gòu)成外部基極82和內(nèi)部基極84的半導(dǎo)體材料的導(dǎo)通類型是相反的。內(nèi)部基極84的半導(dǎo)體材料可以具有比發(fā)射極74和集電極區(qū)域18的材料(例如硅)更窄的帶隙，其中內(nèi)部基極84的半導(dǎo)體材料可以是摻雜了硼和/或碳的SixGei_x，在這種情況下，雙極結(jié)型晶體管80具有Si/SiGe異質(zhì)結(jié)。雙極結(jié)型晶體管80可以包括在器件摻雜時可能發(fā)生的NPN器件或PNP器件。
[0053]由半導(dǎo)體層64、外部基極82和內(nèi)部基極84提供的鏈路共同給出了一種新的外延基極結(jié)構(gòu)，其中該鏈路提供外部基極82到內(nèi)部基極84的自對準且降低寄生的連接，以便為雙極結(jié)型晶體管獲得特征在于高的結(jié)構(gòu)。一般來說特征在于度量fMX的功率增益是雙極/BiCMOS性能的一個重要參數(shù)。雙極結(jié)型晶體管80是利用用于形成內(nèi)部基極84的一層(例如，SiGe)，然后是包括用于形成外部基極82的層和提供薄連接的半導(dǎo)體層64在內(nèi)的雙聚自對準狀結(jié)構(gòu)的非選擇性沉積制造的。
[0054]在一種實施例中，非選擇性的外延生長工藝，諸如UHV/CVD，用于形成半導(dǎo)體層6LUHV/CVD工藝的特征在于比常規(guī)減壓外延沉積技術(shù)更小的熱循環(huán)，這種常規(guī)的技術(shù)還需
要預(yù)焙。
[0055]在制造過程的生產(chǎn)線前端(front-end-of-line) (FEOL)部分中，雙極結(jié)型晶體管80的器件結(jié)構(gòu)跨襯底10的表面區(qū)域的至少一部分復(fù)制。在BiCMOS集成電路中，互補金屬氧化物半導(dǎo)體(CMOS)晶體管(未示出)是利用襯底10的其它區(qū)域形成的。因此，雙極和CMOS晶體管都可以在同一個襯底10上獲得。
[0056]接下來是標準的生產(chǎn)線后端(back-end-of-line) (BEOL)處理，它包括用于局部互連結(jié)構(gòu)的觸點和布線的成型，以及介電層、插孔的成型，以及通過與雙極結(jié)型晶體管80的互連布線的耦合用于互連結(jié)構(gòu)的布線的成型，以及用于像襯底10上所制造的其它電路中所包括的雙極結(jié)型晶體管80和CMOS晶體管(未示出)的附加器件結(jié)構(gòu)的其它類似觸點的成型。其它有源和無源電路元件，諸如二極管、電阻器、電容器、變?nèi)荻O管和電感器，可以在襯底10上制造并且可以在BiCMOS集成電路中使用。
[0057]圖10示出了用在例如半導(dǎo)體IC邏輯設(shè)計、模擬、測試、布局和制造中的示例性設(shè)計流程100的框圖。設(shè)計流程100包括用于處理設(shè)計結(jié)構(gòu)或器件以便生成以上所述并在圖9中所示設(shè)計結(jié)構(gòu)和/或器件的邏輯或者以別的方式功能上等效的表示的過程、機器和/或機制。被設(shè)計流程100處理和/或生成的設(shè)計結(jié)構(gòu)可以在機器可讀的傳輸或存儲介質(zhì)上編碼，以便包括當(dāng)在數(shù)據(jù)處理系統(tǒng)上被執(zhí)行或以別的方式處理時生成硬件部件、電路、器件或系統(tǒng)的邏輯、結(jié)構(gòu)、機械或以別的方式功能上等效的表示的數(shù)據(jù)和/或指令。機器包括但不限于，用在IC設(shè)計過程中的任何機器，諸如設(shè)計、制造或模擬電路、部件、器件或系統(tǒng)。例如，機器可以包括:光刻機、用于生成掩模的機器和/或裝備(例如，電子束書寫機)、用于模擬設(shè)計結(jié)構(gòu)的計算機或裝備、用在制造或測試過程中的任何裝置，或者用于把設(shè)計結(jié)構(gòu)的功能等效表示編程到任何介質(zhì)中的任何機器(例如，用于編程可編程門陣列的機器)。[0058]設(shè)計流程100可隨被設(shè)計的表示類型而不同。例如，用于構(gòu)建專用IC (ASIC)的設(shè)計流程100可能不同于用于設(shè)計標準組件的設(shè)計流程100，或不同于用于將設(shè)計實例化到可編程陣列(例如，由Altera? inc.或Xilinx? inc.提供的可編程門陣列(PGA)或現(xiàn)場可編程門陣列(FPGA))中的設(shè)計流程100。
[0059]圖10示出了多個此類設(shè)計結(jié)構(gòu)，其中包括優(yōu)選地由設(shè)計過程104處理的輸入設(shè)計結(jié)構(gòu)102。設(shè)計結(jié)構(gòu)102可以是由設(shè)計過程104生成和處理以產(chǎn)生硬件器件的邏輯上等效的功能表示的邏輯仿真設(shè)計結(jié)構(gòu)。設(shè)計結(jié)構(gòu)102還可以或備選地包括數(shù)據(jù)和/或程序指令，所述數(shù)據(jù)和/或程序指令由設(shè)計過程104處理時，生成硬件器件的物理結(jié)構(gòu)的功能表示。無論表示功能和/或結(jié)構(gòu)設(shè)計特性，均可以使用例如由核心開發(fā)人員/設(shè)計人員實施的電子計算機輔助設(shè)計(ECAD)生成設(shè)計結(jié)構(gòu)102。當(dāng)編碼在機器可讀數(shù)據(jù)傳輸、門陣列或存儲介質(zhì)上時，設(shè)計結(jié)構(gòu)102可以由設(shè)計過程104內(nèi)的一個或多個硬件和/或軟件模塊訪問和處理以仿真或以其他方式在功能上表示例如圖9中示出的那些電子組件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。因此，設(shè)計結(jié)構(gòu)102可以包括文件或其他數(shù)據(jù)結(jié)構(gòu)，其中包括人類和/或機器可讀源代碼、編譯結(jié)構(gòu)和計算機可執(zhí)行代碼結(jié)構(gòu)，當(dāng)所述文件或其他數(shù)據(jù)結(jié)構(gòu)由設(shè)計或仿真數(shù)據(jù)處理系統(tǒng)處理時，在功能上仿真或以其他方式表示電路或其他級別的硬件邏輯設(shè)計。此類數(shù)據(jù)結(jié)構(gòu)可以包括硬件描述語言(HDL)設(shè)計實體或遵循和/或兼容更低級HDL設(shè)計語言(例如Verilog和VHDL)和/或更高級設(shè)計語言(例如C或C++)的其他數(shù)據(jù)結(jié)構(gòu)。
[0060]設(shè)計過程104優(yōu)選地采用和結(jié)合硬件和/或軟件模塊，所述模塊用于合成、轉(zhuǎn)換或以其他方式處理圖9中示出的組件、電路、器件或邏輯結(jié)構(gòu)的設(shè)計/仿真功能等價物以生成可以包含設(shè)計結(jié)構(gòu)(例如設(shè)計結(jié)構(gòu)102)的網(wǎng)表106。網(wǎng)表106例如可以包括編譯或以其他方式處理的數(shù)據(jù)結(jié)構(gòu)，所述數(shù)據(jù)結(jié)構(gòu)表示描述與集成電路設(shè)計中的其他元件和電路的連接的線纜、分立組件、邏輯門、控制電路、I/O設(shè)備、模型等的列表。網(wǎng)表106可以使用迭代過程合成，其中網(wǎng)表106被重新合成一次或多次，具體取決于器件的設(shè)計規(guī)范和參數(shù)。對于在此所述的其他設(shè)計結(jié)構(gòu)類型，網(wǎng)表106可以記錄在機器可讀數(shù)據(jù)存儲介質(zhì)上或編程到可編程門陣列中。所述介質(zhì)可以是非易失性存儲介質(zhì)，例如磁或光盤驅(qū)動器、可編程門陣列、壓縮閃存或其他閃存。此外或備選地，所述介質(zhì)可以是可在其上經(jīng)由因特網(wǎng)或其他適合聯(lián)網(wǎng)手段傳輸和中間存儲數(shù)據(jù)分組的系統(tǒng)或高速緩沖存儲器、緩沖器空間或?qū)щ娀蚬鈱?dǎo)器件和材料。
[0061]設(shè)計過程104可以包括用于處理包括網(wǎng)表106在內(nèi)的各種輸入數(shù)據(jù)結(jié)構(gòu)類型的硬件和軟件模塊。此類數(shù)據(jù)結(jié)構(gòu)類型例如可以駐留在庫元件108內(nèi)并包括一組常用元件、電路和器件，其中包括給定制造技術(shù)(例如，不同的技術(shù)節(jié)點，32納米、45納米、90納米等)的模型、布圖和符號表示。所述數(shù)據(jù)結(jié)構(gòu)類型還可包括設(shè)計規(guī)范110、特征數(shù)據(jù)112、檢驗數(shù)據(jù)114、設(shè)計規(guī)則116和測試數(shù)據(jù)文件118，它們可以包括輸入測試模式、輸出測試結(jié)果和其他測試信息。設(shè)計過程104還可例如包括標準機械設(shè)計過程，例如用于諸如鑄造、成型和模壓成形等操作的應(yīng)力分析、熱分析、機械事件仿真、過程仿真。機械設(shè)計領(lǐng)域的技術(shù)人員可以在不偏離本發(fā)明的范圍和精神的情況下理解在設(shè)計過程104中使用的可能機械設(shè)計工具和應(yīng)用的范圍。設(shè)計過程104還可包括用于執(zhí)行諸如定時分析、檢驗、設(shè)計規(guī)則檢查、放置和布線操作之類的標準電路設(shè)計過程的模塊。[0062]設(shè)計過程104采用并結(jié)合邏輯和物理設(shè)計工具(例如HDL編譯器)以及仿真建模工具以便與任何其他機械設(shè)計或數(shù)據(jù)(如果適用)一起處理設(shè)計結(jié)構(gòu)102連同示出的部分或全部支持數(shù)據(jù)結(jié)構(gòu)，從而生成第二設(shè)計結(jié)構(gòu)120。設(shè)計結(jié)構(gòu)120以用于機械設(shè)備和結(jié)構(gòu)的數(shù)據(jù)交換的數(shù)據(jù)格式(例如以IGES、DXF、Parasolid XT、JT、DRG或任何其他用于存儲或呈現(xiàn)此類機械設(shè)計結(jié)構(gòu)的適合格式)駐留在存儲介質(zhì)或可編程門陣列上。類似于設(shè)計結(jié)構(gòu)102，設(shè)計結(jié)構(gòu)120優(yōu)選地包括一個或多個文件、數(shù)據(jù)結(jié)構(gòu)或其他計算機編碼的數(shù)據(jù)或指令，它們駐留在傳輸或數(shù)據(jù)存儲介質(zhì)上，并且在由ECAD系統(tǒng)處理時生成圖9中示出的本發(fā)明的一個或多個實施例的邏輯上或以其他方式在功能上等效的形式。在一個實施例中，設(shè)計結(jié)構(gòu)120可以包括在功能上仿真圖9中示出的器件的編譯后的可執(zhí)行HDL仿真模型。
[0063]設(shè)計結(jié)構(gòu)120還可以采用用于集成電路的布圖數(shù)據(jù)交換的數(shù)據(jù)格式和/或符號數(shù)據(jù)格式(例如以⑶SII (⑶S2)、GLU OASIS、圖文件或任何其他用于存儲此類設(shè)計數(shù)據(jù)結(jié)構(gòu)的適合格式存儲的信息)。設(shè)計結(jié)構(gòu)120可以包括信息，例如符號數(shù)據(jù)、圖文件、測試數(shù)據(jù)文件、設(shè)計內(nèi)容文件、制造數(shù)據(jù)、布局參數(shù)、線纜、金屬級別、通孔、形狀、用于在整個生產(chǎn)線中布線的數(shù)據(jù)，以及制造商或其他設(shè)計人員/開發(fā)人員制造上述以及圖9中示出的器件或結(jié)構(gòu)所需的任何其他數(shù)據(jù)。設(shè)計結(jié)構(gòu)120然后可以繼續(xù)到階段122，例如，設(shè)計結(jié)構(gòu)120:繼續(xù)到流片(tape-out),被發(fā)布到制造公司、被發(fā)布到掩模室(mask house)、被發(fā)送到其他設(shè)計室，被發(fā)回給客戶等。
[0064]上述方法用于集成電路芯片制造。制造者可以以原始晶片形式(即，作為具有多個未封裝芯片的單晶片)、作為裸小片或以封裝的形式分發(fā)所得到的集成電路芯片。在后者的情況中，以單芯片封裝(例如，引線固定到母板的塑料載體或其他更高級別的載體)或多芯片封裝(例如，具有一個或兩個表面互連或掩埋互連的陶瓷載體)來安裝芯片。在任何情況下，所述芯片然后都作為(a)中間產(chǎn)品(如母板)或(b)最終產(chǎn)品的一部分與其他芯片、分立電路元件和/或其他信號處理裝置集成。最終產(chǎn)品可以是任何包括集成電路芯片的產(chǎn)品，范圍從玩具和其他低端應(yīng)用到具有顯示器、鍵盤或其他輸入設(shè)備以及中央處理器的高級計算機廣品。
[0065]應(yīng)當(dāng)理解，當(dāng)一個元件被描述為“連接到”或“耦合到”另一個元件時，它可以直接連接或耦合到這另一個元件，或者代替地，可以存在一個或多個中間元件。相反，當(dāng)一個元件被描述為“直接連接到”或“直接耦合到”另一個元件時，不存在中間元件。當(dāng)一個元件被描述為“間接連接到”或“間接耦合到”另一個元件時，至少存在一個中間元件。
[0066]本文所使用的術(shù)語僅僅是為了描述特定的實施例，而不是要作為本發(fā)明的限制。如本文所使用的，除非上下文明確地另外指示，否則單數(shù)形式“一個”和“這個”也要包括復(fù)數(shù)形式。還將進一步理解，當(dāng)在本說明書中使用時，術(shù)語“包括”和/或“保含”規(guī)定所述特征、整數(shù)、步驟、操作、元素和/或部件的存在，但是并不排除一個或多個其它特征、整數(shù)、步驟、操作、元素、部件和/或其組的存在或添加。
[0067]以下權(quán)利要求中所有裝置或步驟加功能元素的對應(yīng)結(jié)構(gòu)、材料、動作及等價物都是要包括用于結(jié)合具體所述的其它所述元素執(zhí)行所述功能的任何結(jié)構(gòu)、材料或行為。已經(jīng)為了說明和描述給出了本發(fā)明的描述，但這不是詳盡的或者要把本發(fā)明限定到所公開的形式。在不背離本發(fā)明范圍與主旨的情況下，許多修改和變化對本領(lǐng)域普通技術(shù)人員都將是顯而易見的。實施例的選擇和描述是為了最好地解釋本發(fā)明的原理和實踐應(yīng)用，并使本領(lǐng)域普通技術(shù)人員能夠理解本發(fā)明具有適于預(yù)期特定使用的各種修改的各種實施例。
【權(quán)利要求】
1.一種制造雙極結(jié)型晶體管的方法，所述方法包括: 形成內(nèi)部基極層； 在內(nèi)部基極層上形成介電層； 在介電層上形成外部基極層并且通過介電層與內(nèi)部基極層隔開； 形成延伸通過外部基極層和介電層到達內(nèi)部基極的發(fā)射極開口； 相對于發(fā)射極開口使介電層橫向凹陷，以限定內(nèi)部基極層和外部基極層之間的并且通向發(fā)射極開口的腔體；以及 利用物理耦合外部基極層和內(nèi)部基極層的半導(dǎo)體層填充腔體。
2.如權(quán)利要求1所述的方法，其中外部基極層具有與發(fā)射極開口接界的側(cè)壁，并且形成延伸通過外部基極層和介電層的發(fā)射極開口包括: 部分地蝕刻穿過外部基極層；以及 在外部基極層被部分蝕刻之后，在外部基極層的側(cè)壁上形成隔離片。
3.如權(quán)利要求2所述的方法，其中形成延伸通過外部基極層和介電層的發(fā)射極開口進一步包括: 在外部基極層的側(cè)壁上形成隔離片之后，利用隔離片作為蝕刻掩模蝕刻穿過外部基極層，以保護外部基極層的底層部分；以及 蝕刻穿過介電層到達內(nèi)部基極層。
4.如權(quán)利要求3所述的方法，其中用于蝕刻穿過介電層到達內(nèi)部基極層的蝕刻工藝使介電層相對于發(fā)射極開口橫向凹陷，以在內(nèi)部基極層和外部基極層之間限定腔體。
5.如權(quán)利要求1所述的方法，其中外部基極層具有與發(fā)射極開口接界的側(cè)壁，并且形成延伸通過外部基極層和介電層的發(fā)射極開口包括: 蝕刻穿過外部基極層到達介電層；以及 在外部基極層被蝕刻之后并且在蝕刻穿過介電層之前，在外部基極層的側(cè)壁上形成隔離片。
6.如權(quán)利要求5所述的方法，進一步包括: 在外部基極層上的層堆中形成多個介電層， 其中發(fā)射極開口延伸通過所述層堆到達外部基極層，并且隔離片是由與層堆中所述多個介電層中的一個相同的材料組成的。
7.如權(quán)利要求1所述的方法，其中形成延伸通過外部基極層和介電層的發(fā)射極開口包括: 蝕刻穿過外部基極層和介電層到達內(nèi)部基極層。
8.如權(quán)利要求1所述的方法，其中發(fā)射極開口與襯底中的集電極區(qū)域?qū)?，?nèi)部基極層在襯底的頂表面上形成并且具有與集電極區(qū)域?qū)实耐蛊饏^(qū)域，并且所述方法進一步包括: 形成與發(fā)射極開口排成一行的隔離片；以及 在發(fā)射極開口中到內(nèi)部基極的凸起區(qū)域的頂表面形成發(fā)射極，所述發(fā)射極通過隔離片與外部基極隔開并且與外部基極層處于自對準關(guān)系。
9.如權(quán)利要求8所述的方法，其中利用物理鏈接外部基極層和內(nèi)部基極層的半導(dǎo)體層填充腔體包括:利用使半導(dǎo)體層在腔體中成核并沉積但不沉積到隔離片上的沉積工藝形成半導(dǎo)體層。
10.如權(quán)利要求1所述的方法，其中相對于發(fā)射極開口使介電層橫向凹陷，以限定內(nèi)部基極層和外部基極層之間的并且通向發(fā)射極開口的腔體包括: 把介電層暴露給通過發(fā)射極開口引入的各向同性蝕刻劑。
11.如權(quán)利要求1所述的方法，其中介電層由二氧化硅組成，并且相對于發(fā)射極開口使介電層橫向凹陷以限定內(nèi)部基極層和外部基極層之間的腔體包括: 把介電層中的二氧化硅暴露給通過發(fā)射極開口引入的濕氫氟酸氧化物溶液。
12.如權(quán)利要求1所述的方法，其中介電層由二氧化硅組成，并且介電層通過沉積、熱氧化或者其組合在內(nèi)部基極層上形成。
13.一種用于雙極結(jié)型晶體管的器件結(jié)構(gòu)，所述器件結(jié)構(gòu)包括: 內(nèi)部基極； 外部基極； 內(nèi)部基極和外部基極之間的介電層； 延伸通過外部基極和介電層到達內(nèi)部基極的發(fā)射極開口 ； 位于發(fā)射極開口中的發(fā)射極；以及 發(fā)射極和內(nèi)部基極之間的半導(dǎo)體層，所述半導(dǎo)體層相對于發(fā)射極開口橫向延伸，以在外部基極和內(nèi)部基極之間建立物理鏈路。
14.如權(quán)利要求13所述的器件結(jié)構(gòu)，其中外部基極包括第一部分和比第一部分厚的第二部分，并且外部基極的第一部分橫向位于發(fā)射極和外部基極的第二部分之間。
15.如權(quán)利要求14所述的器件結(jié)構(gòu)，其中半導(dǎo)體層具有頂表面，并且所述器件結(jié)構(gòu)進一步包括: 與發(fā)射極開口排成一行并且位于發(fā)射極和外部基極的第二部分之間的隔離片，所述隔離片通過外部基極的第一部分與半導(dǎo)體層的頂表面隔開。
16.如權(quán)利要求13所述的器件結(jié)構(gòu)，其中半導(dǎo)體層具有頂表面，并且所述器件結(jié)構(gòu)進一步包括: 與發(fā)射極開口排成一行并且位于發(fā)射極和外部基極之間的隔離片，所述隔離片與半導(dǎo)體層的頂表面具有直接接觸關(guān)系。
17.如權(quán)利要求13所述的器件結(jié)構(gòu)，進一步包括: 與發(fā)射極開口排成一行并且位于發(fā)射極和外部基極之間的隔離片，所述隔離片自對準發(fā)射極和外部基極。
18.如權(quán)利要求13所述的器件結(jié)構(gòu),其中介電層包括相對于發(fā)射極窗口橫向凹陷的側(cè)壁，使得在外部基極與內(nèi)部基極之間限定腔體，并且半導(dǎo)體層包括位于所述腔體中的外圍部分。
19.如權(quán)利要求18所述的器件結(jié)構(gòu)，其中半導(dǎo)體層包括與發(fā)射極開口對準并且被發(fā)射極接觸的中心部分。
20.如權(quán)利要求13所述的器件結(jié)構(gòu)，進一步包括: 器件區(qū)域，由半導(dǎo)體材料組成并且具有頂表面；以及 器件區(qū)域中的集電極； 其中內(nèi)部基極位于器件區(qū)域的頂表面上，并且集電極與發(fā)射極垂直對準。
21.如權(quán)利要求13所述的器件結(jié)構(gòu)，其中半導(dǎo)體層與內(nèi)部基極的半導(dǎo)體材料具有外延關(guān)系。
22.—種在機器可讀數(shù)據(jù)存儲介質(zhì)上編碼的硬件描述語言(HDL)設(shè)計結(jié)構(gòu)，所述HDL設(shè)計結(jié)構(gòu)包括當(dāng)在計算機輔助設(shè)計系統(tǒng)中被處理時生成雙極結(jié)型晶體管的機器可執(zhí)行表示的元件,所述HDL設(shè)計結(jié)構(gòu)包括: 內(nèi)部基極； 外部基極； 內(nèi)部基極和外部基極之間的介電層； 延伸通過外部基極和介電層到達內(nèi)部基極的發(fā)射極開口； 位于發(fā)射極開口中的發(fā)射極；以及 發(fā)射極和內(nèi)部基極之間的半導(dǎo)體層，所述半導(dǎo)體層相對于發(fā)射極開口橫向延伸，以在外部基極和內(nèi)部基極之間建立物理鏈路。
23.如權(quán)利要求22所述的HDL設(shè)計結(jié)構(gòu)，其中所述HDL設(shè)計結(jié)構(gòu)包括網(wǎng)表。
24.如權(quán)利要求22所述的HDL設(shè)計結(jié)構(gòu)，其中所述HDL設(shè)計結(jié)構(gòu)作為用于集成電路布局數(shù)據(jù)的交換的數(shù)據(jù)格式駐留在存儲介質(zhì)上。
25.如權(quán)利要求22所述的HDL設(shè)計結(jié)構(gòu)，其中所述HDL設(shè)計結(jié)構(gòu)駐留在可編程門陣列中。`
【文檔編號】H01L29/73GK103650145SQ201280033354
【公開日】2014年3月19日 申請日期:2012年6月21日 優(yōu)先權(quán)日:2011年7月6日
【發(fā)明者】R·卡米洛-卡斯蒂洛, P·B·格雷, D·L·哈拉梅, A·J·約瑟夫, M·H·卡特, 劉奇志 申請人:國際商業(yè)機器公司